KR100684897B1 - 스플릿 게이트형 비휘발성 메모리 및 그 제조방법 - Google Patents

스플릿 게이트형 비휘발성 메모리 및 그 제조방법 Download PDF

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Abstract

본 발명은 스플릿 게이트형 비휘발성 메모리 및 그 제조방법을 제공한다. 본 발명의 메모리는, 반도체 기판의 소오스 영역상에 소오스 확장부가 구비된다. 상기 소오스 확장부에 의해 소오스 영역이 확대되어, 상기 소오스 영역 및 소오스 확장부를 덮는 부유게이트의 중첩 면적을 증가시킬 수 있다. 이로 인하여, 소오스 영역과 부유게이트간 형성되는 커패시터의 커패시턴스가 증가하여, 보다 낮은 전압에서도 프로그램/소거 동작이 가능하다.

Description

스플릿 게이트형 비휘발성 메모리 및 그 제조방법 {SPLIT GATE TYPE MEMORY AND METHOD OF FABRICATING THE SAME}
도 1은 종래 스플릿 게이트형 비휘발성 메모리를 나타내는 평면도,
도 2는 도 1의 I-I'를 따라 취해진 단면도,
도 3은 본 발명에 따른 스플릿 게이트형 비휘발성 메모리의 평면도,
도 4a 및 4b는 도 3의 II-II'를 따라 취해진 것으로, 본 발명의 실시예에 따른 단면도,
도 5a 내지 5f는 도 4a에 도시된 메모리를 제조하기 위한 공정단면도,
도 6a 내지 6d는 도 4b에 도시된 메모리를 제조하기 위한 공정단면도이다.
♧도면의 주요부분에 대한 부호의 설명♧
10 -- 반도체기판 20 -- 소자분리 영역
30 -- 소오스 영역 40 -- 드레인 영역
50 -- 부유게이트 60 -- 제어게이트
70 -- 게이트 절연막 80,85 -- 부유게이트 폴리 절연막
90 -- 터널링 절연막 100 -- 소오스 확장부
본 발명은 비휘발성 반도체 메모리에 관한 것으로, 보다 상세하게는 스플릿트 게이트형 비휘발성 메모리 및 그 제조방법에 관한 것이다.
반도체 메모리들은 각종 데이터를 저장하기 위해 사용되며, 일반적으로 휘발성(volatile)과 비휘발성(non-volatile)으로 구분된다. 휘발성 메모리는 전원 공급이 중단되면 저장된 데이터도 소멸하지만, 비휘발성 메모리는 전원 공급이 중단되더라도 저장된 데이터를 유지한다. 따라서 휴대 전화나 음악/영상을 저장하는 메모리 카드 등의 응용 장치와 같이, 전원을 계속적으로 사용할 수 없는 경우 비휘발성 메모리는 유용하게 사용된다. 비휘발성 메모리로는, 마스크롬(Mask Rom), 피롬(PROM), 이피롬(EPROM), 이이피롬(EEPROM), 플래쉬 메모리(Flash Memory)등이 있으며, 이 중 플래쉬 메모리는 이피롬과 이이피롬의 장점을 조합한 것이다.
이러한 플래쉬 메모리는 그 셀 구조에 있어, 적층 게이트(stack gate) 구조와 스플릿 게이트(split gate) 구조를 가지는 것으로 구분된다. 상기 적층 게이트 구조의 플래쉬 메모리는 데이터를 소거하는 경우 과잉 소거의 문제가 있으며, 이러한 문제를 해소한 것이 스플릿 게이트 구조이다.
도 1은 종래 스플릿 게이트형 비휘발성 메모리를 나타내는 평면도이며, 도 2는 도 1의 I-I'를 따라 취해진 단면도이다.
도 1을 참조하면, 반도체 기판(1)상에 소자 격리영역(2)에 의해 활성영역이 한정되어 있다. 상기 활성영역에는 소오스 영역(3)과 드레인 영역(4)이 형성되며, 상기 소오스/드레인 영역(3,4)의 사이에는 부유게이트(5)와 제어게이트(6)가 형성 된다. 여기서 상기 소오스 영역(3)은 일방향으로 연결되어 공통 소오스를 형성하며, 상기 제어게이트(6)는 상기 공통 소오스와 나란하게 형성되어 워드라인을 구성한다. 상기한 스플릿 게이트 메모리의 수직 구조는 다음과 같다.
도 2를 참조하면, 반도체 기판(1)에 소오스 영역(3)/드레인 영역(4)이 형성되며, 상기 소오스 영역(3)과 드레인 영역(4)의 사이에는 채널이 형성된다. 상기 반도체 기판(1)상에는 게이트 절연막(7)이 형성되며, 상기 게이트 절연막(7)의 소정 영역에 부유게이트(5)가 형성된다. 상기 부유게이트(5) 상부면에는 통상 로코스(LOCOS)법에 의하여 형성된 부유게이트 폴리 절연막(8)이 형성되며, 상기 부유게이트(5)의 일측벽에는 터널링 절연막(9)이 형성된다. 결국 상기 부유게이트(5)는 게이트 절연막(7)/부유게이트 폴리 절연막(8)/터널링 절연막(9)에 의해 주위와 절연되어 고립된다. 한편, 상기 터널링 절연막(9)과 게이트 절연막(7)상에는 제어게이트(6)가 형성되며, 상기 제어게이트(6)의 일측 끝단은 드레인 영역(4)과 중첩되며 반대측 끝단은 부유게이트(5)와 중첩되도록 배치된다.
상술한 메모리의 동작 과정을 간략하게 살펴본다. 프로그램(program) 동작시에는, 제어게이트(6) 및 소오스 영역(3)에 전압이 인가되어, 채널 핫전자(channel-hot electron, CHE)가 반도체 기판(1)으로부터 게이트 절연막(7)을 통과하며 상기 부유게이트(5)에 적층된다. 소거(erase) 동작에서는 드레인 영역(4) 및 소오스 영역(3)은 접지(ground)되며, 제어게이트(6)에 소정의 전압이 인가된다. 이 때 부유게이트(5)에 축적된 전자는 파울러-노더하임(Fowler-Nordheim, FN) 터널링에 의하여 터널링 절연막(9)을 통과하여 제어게이트(6)로 이동한다.
위와 같은 프로그램/소거와 관련한 동작 특성은, 부유게이트(5)에 커플링되는 전압의 크기에 따라 좌우된다. 도 2에 도시된 바와 같이, 상기 부유게이트(5)와 제어게이트(6) 또는 부유게이트(5)와 반도체 기판(1)은 그 사이에 개재되는 게이트 절연막(7)/부유게이트 폴리 절연막(8)/터널링 절연막(9)에 의해 커패시터를 형성한다. 도 2와 같이, 상기 커패시터의 커패시턴스를 C1, C2, C3, C4라 하고 이들의 총합을 Ct(= C1 + C2 + C3 + C4)라 하면, 프로그램시 소오스 영역(3)에 인가되는 전압에 대하여 C1/Ct 비율의 전압이 상기 부유게이트(5)로 커플링된다. 따라서 상기 C1의 값이 크다면 상기 부유게이트(5)에 보다 높은 전압이 커플링될 수 있으므로, 소오스 영역(3)에 낮은 전압을 인가하더라도 프로그램 동작을 수행할 수 있다. 상기 C1의 값을 증가시키기 위해서는 소오스 영역(3)과 부유게이트(5)가 중첩되는 부분의 면적이 커져야 한다.
마찬가지로 소거 동작의 경우에도, 상기 부유게이트(5)와 소오스 영역(3)의 중첩 면적이 증가한다면, 상기 부유게이트(5)는 상기 소오스 영역(3)의 소거시 접지 전압과 비슷한 낮은 전압 상태를 유지할 수 있다. 이 경우 상기 제어게이트(6)와 부유게이트(5)간에는 높은 전압차가 유지될 수 있고, 상기 부유게이트(5)에서 제어게이트(6)로의 FN 터널링이 용이하게 발생할 수 있다.
결과적으로 프로그램/소거 동작 특성을 향상시키려면 부유게이트(5)와 소오스 영역(3)간 중첩되는 부분의 면적을 증가시키는 것이 바람직하다. 그러나 부유게이트(5)와 소오스 영역(3)간 중첩 부분이 증가하면, 그에 따라 소오스 영역(3)과 드레인 영역(4)간의 거리도 감소하여 단채널 효과 등의 문제가 발생한다. 따라서 종래의 스플릿 게이트형 메모리 구조하에서는 부유게이트(5)와 소오스 영역(3)의 중첩 면적을 증가시키는데 일정한 한계가 있다.
본 발명은 상기한 사정을 감안한 것으로, 본 발명이 이루고자 하는 기술적 과제는 부유게이트와 소오스 영역이 중첩되는 면적을 증가시키면서 동시에 메모리의 크기를 축소시킬 수 있는 스플릿 게이트형 비휘발성 메모리 및 그 제조방법을 제공하는데 있다.
상기한 기술적 과제를 달성하기 위하여 본 발명은 스플릿 게이트형 비휘발성 메모리를 제공한다. 본 발명의 메모리는, 반도체 기판에 형성되는 소오스 영역상에 소오스 확장부가 형성되며, 상기 소오스 확장부를 통하여 소오스 영역이 확장된다.
구체적으로 본 발명의 메모리는, 상기 반도체 기판 및 소오스 확장부상에 게이트 절연막이 형성되고, 상기 게이트 절연막상의 소정 부분에 부유게이트가 형성된다. 또한 상기 부유게이트의 상면 및 측면에 각각 부유게이트 폴리 절연막 및 터널링 절연막이 형성되고, 상기 부유게이트와 중첩되도록 제어게이트가 형성된다. 상기 부유게이트는 소오스 영역 및 소오스 확장부에 중첩되도록 형성되고, 상기 소오스 확장부에 의하여 중첩되는 면적이 증가하게 된다. 상기 부유게이트는, 상기 소오스 확장부의 상부면 일부 및 일측면과 중첩되도록 단차지게 형성될 수 있다. 상기 부유게이트가 상기 소오스 확장부의 상부면에서 중첩되는 영역은 그 범위를 확장시킴에 있어 특별한 제한이 없다. 이에 비하여 상기 부유게이트가 상기 소오스 영역과 중첩되는 영역의 범위를 확장하려면 소오스 영역과 드레인 영역간 거리가 감소하게 되어 바람직하지 않다. 따라서 부유게이트와 소오스간 중첩 범위를 확장함에 있어서, 상기 소오스 확장부의 상부면에서 중첩되는 영역을 크게 하되 상기 소오스 영역과 중첩되는 영역은 작게 형성함이 바람직하다.
상기 소오스 확장부는 도전성 물질로서 소오스 영역과 등전위면을 이룰 수 있다면 그 재질에 제한은 없으나, 제조 공정상 상기 소오스 확장부의 도전성 물질은 불순물 이온으로 도핑된 폴리실리콘인 것이 좋다.
상기 부유게이트 폴리 절연막은 열산화를 이용한 실리콘 산화막으로 구성하거나, 또는 실리콘 산화막과 실리콘 질화막을 적층하여 구성할 수 있다. 전자의 경우 상기 부유게이트 폴리 절연막은 상기 부유게이트의 가장자리에 전하가 집중되는 팁이 형성되도록 할 수 있으며, 후자의 경우에는 상기 부유게이트 폴리 절연막은 상기 부유게이트의 상부면을 따라 균일하게 형성된다.
위와 같은 스플릿 게이트형 비휘발성 메모리는, 반도체 기판의 소정 영역에 소오스 확장부를 형성하는 단계, 상기 반도체 기판 및 소오스 확장부를 따라 게이트 절연막을 형성하는 단계, 상기 게이트 절연막상의 소정 부분에 부유게이트와 부유게이트 폴리 절연막을 형성하는 단계, 상기 부유게이트의 측면을 절연시키는 터널링 절연막을 형성하는 단계, 상기 터널링 절연막과 부유게이트 폴리 절연막상에 상기 부유게이트와 중첩되도록 제어게이트를 형성하는 단계를 통하여 제조될 수 있다.
상기한 방법에 있어서, 상기 부유게이트 폴리 절연막을 형성하는 방법은 다양하다. 가령 게이트 절연막상에 폴리실리콘층을 증착한 후 소정 영역을 노출시켜 노출된 부분에서 산화를 진행하여 부유게이트 폴리 절연막을 형성할 수 있다. 또는 게이트 절연막상에 폴리실리콘층과 부유게이트 폴리 절연막층을 적층한 후 소정 영역을 식각함으로써 부유게이트 폴리 절연막을 형성할 수 있다. 전자의 방법은 부유게이트의 가장자리에 전하가 집중되는 팁을 형성할 수 있는 장점이 있다. 후자의 방법은 소오스 영역을 형성하는 단계를 진행하는 시기상 제한이 없어, 소오스 확장부를 통한 불순물 이온 주입이 용이하다.
이하 첨부한 도면들을 참조하여 본 발명의 실시예를 상세히 살펴보기로 한다. 다만 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다양한 형태로 응용되어 변형될 수도 있다. 오히려 아래의 실시예들은 본 발명에 의해 개시된 기술 사상을 보다 명확히 하고 나아가 본 발명이 속하는 분야에서 평균적인 지식을 가진 당업자에게 본 발명의 기술 사상이 충분히 전달될 수 있도록 제공하는 것일 뿐이므로, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되는 것으로 해석되어서는 안 될 것이다. 또한 하기 실시예와 함께 제시된 도면들에 있어서, 층 및 영역들의 크기는 명확한 설명을 강조하기 위해서 간략화되거나 다소 과장되어진 것이며, 도면상에 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 3은 본 발명에 따른 스플릿 게이트형 비휘발성 메모리의 평면도이다.
도 3을 참조하면, 반도체 기판(10)상에 소자 격리영역(20)에 의해 활성영역이 한정되어 있다. 상기 활성영역에는 소오스 영역(30)과 드레인 영역(40)이 형성되며, 상기 소오스 영역(30)에는 소오스 확장부(100)가 형성된다. 상기 소오스 확장부(100)는 상기 소오스 영역(30)에 접하여 반도체 기판(10)상에 형성되는 것으로, 상기 소오스 확장부(100)에 의해 소오스 영역(30)이 수직으로 확장된다. 상기 소오스/드레인 영역(30,40)의 사이에는 부유게이트(50)와 제어게이트(60)가 형성된다. 상기 소오스 영역(30)은 일방향으로 연결되어 공통 소오스를 형성하며, 상기 제어게이트(60)는 상기 공통 소오스와 나란하게 형성되어 워드라인을 구성한다. 상기한 스플릿 게이트 메모리의 수직 구조는 다음과 같다.
도 4a 및 4b는 도 3의 II-II'를 따라 취해진 것으로, 본 발명의 실시예에 따른 단면도이다.
도 4a를 참조하면, 반도체 기판에 소오스/드레인 영역(30,40)이 형성되며, 상기 소오스 영역(30)과 드레인 영역(40)의 사이에는 채널이 형성된다. 상기 소오스 영역(30)상에는 소오스 확장부(100)가 형성되며, 상기 반도체 기판(10)과 소오스 확장부(100)상에는 게이트 절연막(70)이 형성된다. 상기 게이트 절연막(70)상에는 부유게이트(50)가 형성되는데, 상기 부유게이트(50)는 소오스 확장부(100)의 상부면 일부분에서 상기 채널 영역에 걸쳐 위치한다. 상기 부유게이트(50)의 드레인 영역(40)에 근접한 일측면에는 터널링 절연막(90)이 형성되며, 상부면에는 부유게이트 폴리 절연막(80)이 형성된다. 따라서 상기 부유게이트(50)는 게이트 절연막(70)/부유게이트 폴리 절연막(80)/터널링 절연막(90)에 의해 주위와 절연되고 고립 된다. 한편 상기 터널링 절연막(90)과 부유게이트 폴리 절연막(80)상에는 제어게이트(60)가 형성되며, 상기 제어게이트(60)는 일측 끝단이 드레인 영역(30)과 중첩되며 반대측 끝단은 상기 부유게이트(50)와 중첩되도록 배치된다.
통상 스플릿 게이트형 메모리에서는 상기 부유게이트(50)와 소오스 영역(30)간에 중첩되는 부분의 면적이 커질수록 여러가지 측면에서 유리하다. 그런데 상기 소오스 확장부(100)를 도전성 물질로 구성하는 경우, 상기 소오스 확장부(100)는 상기 소오스 영역(30)상에 접하여 형성되므로 상기 소오스 확장부(100)와 소오스 영역(30)은 등전위면을 형성한다. 따라서 상기 부유게이트(50)와 소오스 영역(30)간 중첩되는 부분을 고려할 때는, 실질적으로 상기 소오스 확장부(100)와 중첩되는 부분도 포함해야 한다. 이러한 관점에서 도 4a를 참조하면, 상기 부유게이트(50)는 상기 소오스 영역(30)외에 상기 소오스 확장부(100)의 일측면 및 상부면에서 중첩되어 중첩 면적이 크게 증가함을 확인할 수 있다. 이와 같이 소오스 확장부(100)에 의하여 부유게이트(50)와 중첩 면적이 증가하여 얻어지는 효과에 대해 보다 구체적으로 살펴본다.
프로그램 동작과 관련해서는, 앞서 도 2를 참조하여 살펴 본 바와 같이, 부유게이트(50)와 소오스 영역(30) 사이에 형성되는 커패시터의 커패시턴스 값이 클수록 유리하다. 즉, 상기 커패시턴스 값이 크면 상기 소오스 영역(30)에 동일한 전압을 인가하더라도 상기 부유게이트(50)에는 보다 높은 전압이 커플링되고, 이는 프로그램 동작시 반도체 기판(10)에서 부유게이트(50)로 효과적인 전하의 이동을 촉진한다. 그런데 일반적으로 두 개의 도전체와 그 사이에 채워진 유전체로 이루어 진 커패시터에 있어서, 커패시턴스는 도전체의 면적에 비례한다. 이를 소오스 영역(30)과 부유게이트(50) 및 그 사이에 개재되는 게이트 절연막(70)으로 이루어진 커패시터에 적용하면, 두 개의 도전체는 각각 부유게이트(50)와 소오스 확장부(100)를 포함하는 소오스 영역(30)에 대응되며 상기 유전체는 게이트 절연막(70)에 대응된다. 따라서 도전체의 면적에 해당하는 부유게이트(50)와 소오스 영역(30)간 중첩 부분의 면적을 증가시킨다면 커패시턴스가 증가하여, 낮은 전압으로도 프로그램 동작이 가능해진다.
프로그램 동작에 대한 것은 소거 동작시에도 적용된다. 소거 동작에서는 소오스 영역(30)은 접지되고 제어게이트(60)에 소정의 전압이 인가되어 부유게이트(50)에 축적된 전자가 FN 터널링에 의해 제어게이트(60)로 이동한다. 따라서 제어게이트(60)와 부유게이트(50) 사이에 높은 전압차가 유지될 수록 전자의 이동이 촉진되는데, 만약 부유게이트(50)와 소오스 영역(30) 사이의 중첩되는 면적이 크다면 부유게이트(50)는 소오스 영역(30)의 접지 전압에 근사한 낮은 전압을 유지할 수 있게 된다. 결과적으로, 프로그램 또는 소거 동작시 부유게이트(50)에 소오스 영역(30)에 인가되는 전압과 근접한 전압이 커플링될 수 있도록, 부유게이트(50)와 소오스 영역(30)간 중첩 면적을 증가시키는 것이 유리하다. 그런데 본 발명에서는 소오스 영역(30)과 등전위면을 형성하는 별도의 소오스 확장부(100)를 추가하여, 상기 소오스 확장부(100)와 부유게이트(50)가 중첩되는 면적을 증가시켰고, 이로 인하여 낮은 전압으로도 프로그램/소거가 가능하다.
도 4a에 도시된 바와 같이, 상기 부유게이트(50)는 단일한 소오스 영역(30) 에 대해 좌우로 한쌍이 대칭적으로 형성된다. 상기 한쌍의 부유게이트(50)는 각각 데이터를 저장하는데 사용되므로 이들은 서로 소정 간격 이격된다. 상기 한쌍의 부유게이트(50)의 이격 간격에 대해서는 특별한 제한이 없으므로, 간격을 다소 좁히거나 넓혀도 무방하다. 그런데 상기 한쌍의 부유게이트(50)간 이격 간격을 좁힐수록 부유게이트(50)와 소오스 확장부(100)가 중첩되는 부분의 면적을 증가시킬 수 있어 유리하다. 이에 비하여 부유게이트(50)와 소오스 영역(30)간에 중첩되는 부분의 면적을 증가시키려면, 소오스 영역(30)과 드레인 영역(40)이 근접하게 되어 단채널 효과 등 여러가지 문제가 발생한다. 따라서 소오스 확장부(100)를 통하여 중첩되는 면적을 증가시키되 소오스 영역(30)에 대해서는 중첩되는 면적을 감소시킴이 바람직하다. 따라서, 도 4a와 같이, 상기 부유게이트(50)가 소오스 확장부(100)의 상부면과 측면에서 중첩되도록 단차지게 형성된 경우라면, 상기 부유게이트(50)가 상기 소오스 확장부(100)의 상부면과 중첩되는 영역의 면적은 상기 부유게이트(50)가 상기 소오스 영역(30)과 중첩되는 영역의 면적보다 크게 형성함이 바람직하다. 이 때 상기 소오스 확장부(100)의 두께를 증가시켜, 상기 부유게이트(50)가 소오스 확장부(100)의 측면으로 중첩되는 면적을 증가시킬 수도 있다. 이와 같이 상기 소오스 확장부(100)에서 충분한 정도의 중첩 영역을 확보할 수 있으므로, 상기 부유게이트(50)와 소오스 영역(30)간의 중첩 영역은 종래에 비해 다소 감소시켜도 무방하다. 이 경우 부유게이트(50)의 크기나 소오스 영역(30)의 형성 범위를 감소시킬 수 있으므로, 전체 메모리의 크기를 줄일 수 있는 장점이 있다.
도 4a와 도 4b는 본 발명의 다른 실시예를 나타낸 것으로, 양자의 주요한 차 이는 부유게이트(50)의 상부면에 형성되는 부유게이트 폴리 절연막(80)과 관련된다.
도 4a에서, 부유게이트 폴리 절연막(80)은 부유게이트(50)의 상부면에 다소 경사지고 불균일하게 형성된다. 상기 부유게이트 폴리 절연막(80)은 부유게이트(50)를 산화하여 형성되는 실리콘 산화막으로 구성되며, 소거 동작시 FN 터널링이 용이하게 발생할 수 있도록 상기 부유게이트 폴리 절연막(80)과 터널링 절연막(90)이 인접하는 영역에 전자가 집중되도록 팁(55)이 형성된다. 이에 비하여, 도 4b의 구조에서는, 부유게이트 폴리 절연막(85)이 부유게이트(50)의 상부면을 균일하게 덮도록 형성된다. 상기 부유게이트 폴리 절연막(85)은 실리콘 산화막과 실리콘 질화막을 적층하여 형성할 수 있으며, 도 4a와 달리 부유게이트(50)에 전하가 집중될 수 있는 팁 부분이 형성되지는 않는다. 따라서 동작 특성상으로는 도 4a의 구조가 유리하나, 제조 공정상으로는 도 4b의 구조에 장점이 있다. 이하에서는 도면을 참조하여, 상기한 각 구조의 메모리에 대한 제조 방법을 살펴본다.
도 5a 내지 5f는 도 4a에 도시된 메모리를 제조하기 위한 공정단면도이다.
도 5a를 참조하면, 반도체 기판(10)상에 소오스 확장부(100)를 형성한다. 상기 소오스 확장부(100)는 소오스 영역과 등전위면을 형성하며, 도전성 물질 특히 제조 공정상으로는 불순물이 주입된 폴리실리콘을 사용하는 것이 바람직하다. 폴리실리콘을 사용하는 경우, 반도체 기판(10)의 전면에 폴리실리콘층을 증착한 후 이를 패터닝하여 소오스 확장부(100)를 형성할 수 있다. 또는 소오스 확장부(100)가 형성되어야 하는 영역에 대해 선택적 에피택시 성장 방법 등을 적용하여 소오스 확장부(100)만 돌출되도록 형성할 수 있다.
도 5b를 참조하면, 상기 반도체 기판(10) 및 소오스 확장부(100)를 따라 게이트 절연막(70)을 형성한다. 이어서 상기 게이트 절연막(70)상에 부유게이트용 폴리실리콘층(50a)을 형성한다. 상기 게이트 절연막(70)은 열산화법을 이용하여 형성할 수 있으며, 상기 소오스 확장부(100)를 폴리실리콘으로 사용한다면 상기 소오스 확장부(100)의 측면과 상부면에도 산화막이 형성된다.
도 5c를 참조하면, 상기 부유게이트용 폴리실리콘층(50a)의 소정 영역을 노출시키는 마스크(101)를 형성한다. 상기 마스크(101)는 실리콘 질화막을 증착한 후 이를 패터닝하여 형성할 수 있으며, 상기 실리콘 질화막에 의해 노출되는 영역은 부유게이트 폴리 절연막 및 부유게이트가 형성될 영역에 해당한다. 한편, 상기 실리콘 질화막과 폴리실리콘층(50a)의 사이에 실리콘 산화막을 형성하여 상기 실리콘 질화막에 의한 응력(stress)을 감소시킬 수 있다.
도 5d를 참조하면, 산화 공정을 진행하여 상기 마스크(101)에 의해 노출된 영역에 부유게이트 폴리 절연막(80)을 형성한다. 상기 마스크(101)는 실리콘 질화막 성분이므로 마스크(101)상에서는 산화가 발생되지 않고, 상기 마스크(101)로 노출된 실리콘만이 반응하여 실리콘 산화막을 형성하게 된다. 이어서 상기 마스크(101)를 제거하고 동시에 상기 마스크(101) 하부의 폴리실리콘층(50a)을 제거하여 부유게이트(50)를 형성한다. 이 때 상기 마스크(101)로 노출되는 영역은 부유게이트(50)가 형성되는 위치를 결정하므로, 상기 마스크(101)를 형성할 때 소오스 확장 부(100)의 상부면에 적층되어 있는 폴리실리콘층(50a)이 보다 많이 노출되도록 한다면, 부유게이트(50)와 소오스 확장부(100)가 중첩되는 면적을 넓힐 수 있다.
상기 부유게이트(50)는 상기 소오스 확장부(100)의 상부면과 일측면을 따라 단차지게 형성되며, 상기 부유게이트 폴리 절연막(80)은 편편하지 않고 다소 경사지게 형성된다. 또한 폴리실리콘층(50a)의 전면에 대해서 산화가 진행되지 않고 특정 부분만 노출시킨 상태에서 산화가 진행되므로, 산화막의 두께가 각 부위별로 다소 차이가 난다. 따라서 도 5d와 같이, 부유게이트(50)의 가장자리에는 상기 부유게이트 폴리 절연막(80)에 의해 팁(55)이 형성된다. 상기 팁(55)에는 전하가 집중되어 소거 동작시 비교적 저전압하에서도 용이하게 FN 터널링이 발생할 수 있다.
도 5e를 참조하면, 상기 부유게이트(50)/부유게이트 폴리 절연막(80)이 형성된 반도체 기판(10)상에 터널링 절연막(90)을 형성한다. 터널링 절연막(90)을 열산화를 이용하여 형성하는 경우, 상기 부유게이트(50)의 양 측면에서 산화가 발생한다. 또한 게이트 절연막(70)은 두께가 수십 옹그스트롬 정도의 얇은 막으로 형성되므로 상기 게이트 절연막(70)상에도 터널링 절연막(90)이 형성될 수 있다. 다만 부유게이트 폴리 절연막(80)은 900 ~ 1200 옹그스트롬 정도의 상당한 두께로 형성되기 때문에 상기 부유게이트 폴리 절연막(80)의 상부로는 산화가 거의 발생하지 않는다. 열산화로 형성되는 터널링 산화막(90)의 두께가 충분하지 않은 경우 화학기상증착(CVD; Chemical Vapor Deposition)법을 추가로 사용할 수 있으며, 이 때는 부유게이트 폴리 절연막(80)상에도 산화막이 증착될 수 있다. 상기 터널링 산화막(90) 중 일부는 후속 공정에서 제거된다.
도 5f를 참조하면, 터널링 절연막(90)을 형성한 후 그 상부로 제어게이트용 폴리실리콘층(60a)을 증착한다. 이 후 상기 폴리실리콘층(60a)을 패터닝하여 제어게이트를 형성하는 등의 일반적인 공정을 진행하면, 도 4a와 같은 스플릿 게이트형 비휘발성 메모리가 완성된다.
도 5a 내지 도 5f에 도시된 제조 공정에는, 소오스/드레인 영역을 형성하기 위한 불순물 이온 주입 공정이 추가된다. 만약 소오스 확장부(100)를 폴리실리콘으로 형성하는 경우에는 상기 소오스 확장부(100)에도 불순물 이온이 주입된다. 도 4a를 재차 참조하면, 소오스 확장부(100)와 소오스 영역(30)은 상하로 인접해 있어 상기 소오스 확장부(100)로 불순물 이온을 주입한 후 이를 확산시킴으로써 소오스 영역(30)을 형성할 수 있다. 이와 같이 이온 주입 및 확산 공정을 병행하는 경우를 포함하여, 상기 소오스 영역(30)을 형성하는 단계는 적어도 부유게이트 폴리 절연막(80)이 형성된 이후에 진행함이 좋다. 왜냐하면 부유게이트 폴리 절연막(80)을 형성하기 이전에 소오스 영역(30)을 형성하면, 부유게이트 폴리 절연막(80)을 형성하기 위해 고온에서 열산화가 진행되는 동안 불순물 이온의 확산이 발생할 수 있기 때문이다. 즉, 소오스 영역(30)이 형성된 상태에서 재차 불순물 이온이 확산되면서 소오스 영역(30)이 원하지 않는 범위로 확장될 수 있다. 따라서 본 실시예에서는, 부유게이트 폴리 절연막(80)을 형성한 이후, 별도의 마스크를 사용하여 상기 소오스 확장부(100)로 불순물 이온을 주입하고 이를 확산시키는 방법 등을 적용하여 소오스 영역(30)을 형성한다.
이하에서는 도 4b의 실시예에 도시된 메모리를 제조하는 방법을 살펴본다. 도 4b이 실시예는 부유게이트 폴리 절연막으로 두꺼운 열산화막을 사용하지 않기 때문에, 불순물 이온을 주입하여 소오스 영역을 형성하는 절차를 진행하기 시기에 있어서 특별한 제한은 없다. 도 6a 내지 6d는 상기 실시예를 제조하기 위한 공정단면도이다.
먼저 도 5a 내지 5b까지의 절차를 진행한다. 반도체 기판(10)상에 소오스 확장부(100)를 형성하고, 게이트 절연막(70)과 부유게이트용 폴리실리콘층(50a)을 순차적으로 형성한다. 다음으로, 도 6a를 참조하면, 상기 폴리실리콘층(50a)의 상부면으로 절연체를 증착한 후 이를 패터닝하여 부유게이트 폴리 절연막(85)을 형성한다. 상기 부유게이트 폴리 절연막(85)의 절연체로는 실리콘 질화막을 사용할 수 있으며, 상기 실리콘 질화막과 폴리실리콘과의 직접적인 접촉을 피하고 상기 실리콘 질화막에 의한 응력을 감소시킬 목적으로 실리콘 산화막을 추가할 수 있다.
도 6b를 참조하면, 상기 부유게이트 폴리 절연막(85)을 마스크로 폴리실리콘층(50a)을 식각하여 부유게이트(50)를 형성한다. 여기서 상기 부유게이트(50)와 소오스 확장부(100)가 중첩되는 영역을 넓히려면, 상기 부유게이트 폴리 절연막(85)이 상기 소오스 확장부(100) 상부면의 넓은 영역에 형성되도록 패터닝한다.
도 6c를 참조하면, 상기 부유게이트(50)/부유게이트 폴리 절연막(85)이 형성된 반도체 기판(10)상에 터널링 절연막(90)을 형성한다. 터널링 절연막(90)은 열산화를 이용한 실리콘 산화막으로 형성할 수 있다. 이 경우 상기 부유게이트(50)의 양 측면에서 주로 산화가 발생하며, 상기 부유게이트 폴리 절연막(85)은 실리콘 질 화막으로 이루어지므로, 상기 부유게이트 폴리 절연막(85)의 상부로는 산화가 발생하지 않는다.
도 6d를 참조하면, 터널링 절연막(90)을 형성한 후 그 상부로 제어게이트용 폴리실리콘층(60a)을 증착한다. 이 후 상기 폴리실리콘층(60a)을 패터닝하여 제어게이트를 형성하는 등의 일반적인 공정을 진행하면, 도 4b와 같은 스플릿 게이트형 비휘발성 메모리가 완성된다.
도 4b를 재차 참조하면, 본 실시예에서는 부유게이트 폴리 절연막(85)으로 두꺼운 열산화막을 사용하지 않는다. 따라서 소오스 영역(30)을 형성하는 단계를 부유게이트 폴리 절연막(85)을 형성한 이후에 진행해야 하는 것은 아니다. 그런데 부유게이트 폴리 절연막(85)을 형성한 후에는, 상기 부유게이트 폴리 절연막이 소오스 확장부(100)의 상부면을 덮는다. 따라서 불순물 이온을 주입하는 경우라도, 상기 불순물 이온이 소오스 확장부(100)의 전영역으로 주입될 수 없다. 이에 비하여 반도체 기판(10)상에 소오스 확장부(100)를 형성한 후 곧바로 불순물 이온을 주입한다면, 소오스 확장부(100)의 전면이 드러나게 되므로 불순물 이온의 주입이 용이한 장점이 있다.
이상으로 도 4a 또는 도 4b에 도시된 메모리를 제조하기 위한 제조 과정을 살펴보았지만, 상기한 제조 과정은 도 4a 또는 도 4b의 구조를 구현할 수 있는 다양한 방법 중의 하나일 뿐, 본 발명의 스플릿 게이트형 비휘발성 메모리가 도 5a 내지 도 5f/도 6a 내지 6d에 의한 방법으로만 제조되는 것은 아니다.
이상에서 살펴 본 바와 같이 본 발명의 스플릿 게이트형 비휘발성 메모리 및 그 제조방법에 의하면, 종래에 비하여 낮은 전압에서도 프로그램/소거 동작을 실행할 수 있다. 또한 소오스 영역과 부유게이트간 중첩되는 영역을 감소시킬 수 있어 전체적인 메모리 크기를 줄일 수 있는 효과가 있다.

Claims (15)

  1. 반도체 기판에 소정 간격 이격되어 형성되는 소오스 영역/드레인 영역;
    상기 소오스 영역상에 형성되는 소오스 확장부;
    상기 반도체 기판 및 소오스 확장부상에 형성되는 게이트 절연막;
    상기 소오스 확장부 및 소오스 영역과 중첩되도록 상기 게이트 절연막상에 형성되는 부유게이트;
    상기 부유게이트의 상면 및 측면에 각각 형성되는 부유게이트 폴리 절연막 및 터널링 절연막;
    상기 부유게이트와 중첩되도록 형성되는 제어게이트를 포함하는 스플릿 게이트형 비휘발성 메모리.
  2. 제 1항에 있어서, 상기 부유게이트는, 상기 소오스 확장부의 상부면 일부 및 일측면과 중첩되도록 단차지게 형성된 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  3. 제 2항에 있어서, 상기 부유게이트가 상기 소오스 확장부의 상부면과 중첩되는 영역의 면적은, 상기 부유게이트가 상기 소오스 영역과 중첩되는 영역의 면적보다 큰 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  4. 제 1항 또는 제 2항에 있어서, 상기 소오스 확장부는 도전체로 이루어진 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  5. 제 4항에 있어서, 상기 소오스 확장부의 도전체는 불순물 이온으로 도핑된 폴리실리콘인 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  6. 제 1항 또는 제 2항에 있어서, 상기 부유게이트는 상기 터널링 절연막과 부유게이트 폴리 절연막이 인접한 가장자리에 전하가 집중되는 팁이 형성된 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  7. 제 6항에 있어서, 상기 부유게이트 폴리 절연막은 실리콘 산화막으로 이루어진 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  8. 제 1항 또는 제 2항에 있어서, 상기 부유게이트 폴리 절연막은 상기 부유게이트의 상부면을 따라 균일하게 형성된 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  9. 제 8항에 있어서, 상기 부유게이트 폴리 절연막은 실리콘 산화막과 실리콘 질화막이 적층되어 이루어진 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리.
  10. 반도체 기판의 소정 영역에 소오스 확장부를 형성하는 단계;
    상기 반도체 기판 및 소오스 확장부를 따라 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상의 소정 부분에 부유게이트와 부유게이트 폴리 절연막을 형성하는 단계;
    상기 부유게이트의 측면을 절연시키는 터널링 절연막을 형성하는 단계;
    상기 터널링 절연막과 부유게이트 폴리 절연막상에 상기 부유게이트와 중첩되도록 제어게이트를 형성하는 단계를 포함하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
  11. 제 10항에 있어서, 상기 부유게이트 및 부유게이트 폴리 절연막을 형성하는 단계는;
    상기 게이트 절연막상에 폴리실리콘층을 증착하는 단계,
    상기 폴리실리콘층의 소정 영역을 노출시키는 마스크를 형성하는 단계,
    상기 마스크로 노출된 부분을 산화하여 부유게이트 폴리 절연막을 형성하는 단계,
    상기 마스크를 제거하고 상기 부유게이트 폴리 절연막을 이용하여 상기 폴리실리콘층을 식각하여 부유게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
  12. 제 10항 또는 제 11항에 있어서, 상기 부유게이트 형성 단계 후, 상기 소오스 확장부로 불순물 이온을 주입하는 단계 및 상기 불순물 이온을 확산시켜 상기 소오스 확장부에 접하는 반도체 기판에 소오스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
  13. 제 10항에 있어서, 상기 부유게이트 및 부유게이트 폴리 절연막을 형성하는 단계는;
    상기 게이트 절연막상에 폴리실리콘층을 증착하는 단계,
    상기 폴리실리콘층상에 부유게이트 폴리 절연막층을 적층하는 단계,
    상기 부유게이트 폴리 절연막층의 소정 영역을 식각하여 부유게이트 폴리 절연막을 형성하는 단계,
    상기 부유게이트 폴리 절연막을 마스크로 상기 폴리실리콘층을 식각하여 부유게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
  14. 제 13항에 있어서, 상기 부유게이트 폴리 절연막은 실리콘 산화막과 실리콘 질화막이 적층되어 이루어진 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
  15. 제 13항 또는 제 14항에 있어서, 상기 소오스 확장부를 형성한 후, 상기 소 오스 확장부로 불순물 이온을 주입하는 단계 및 상기 불순물 이온을 확산시켜 상기 소오스 확장부에 접하는 반도체 기판에 소오스 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 스플릿 게이트형 비휘발성 메모리의 제조방법.
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