CN114743978A - 分离栅闪存存储器单元及其制作方法 - Google Patents

分离栅闪存存储器单元及其制作方法 Download PDF

Info

Publication number
CN114743978A
CN114743978A CN202110019031.1A CN202110019031A CN114743978A CN 114743978 A CN114743978 A CN 114743978A CN 202110019031 A CN202110019031 A CN 202110019031A CN 114743978 A CN114743978 A CN 114743978A
Authority
CN
China
Prior art keywords
oxide layer
gate
layer
thickness
flash memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN202110019031.1A
Other languages
English (en)
Inventor
李志浩
陈自平
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN202110019031.1A priority Critical patent/CN114743978A/zh
Priority to US17/178,269 priority patent/US11437475B2/en
Publication of CN114743978A publication Critical patent/CN114743978A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32105—Oxidation of silicon-containing layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42324—Gate electrodes for transistors with a floating gate
    • H01L29/42328—Gate electrodes for transistors with a floating gate with at least one additional gate other than the floating gate and the control gate, e.g. program gate, erase gate or select gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
    • H01L29/7881—Programmable transistors with only two possible levels of programmation
    • H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/70—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates the floating gate being an electrode shared by two or more components

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

本发明公开一种分离栅闪存存储器单元及其制作方法，其中该分离栅闪存存储器单元包括一半导体基底，其上具有选择栅极氧化层和浮动栅极氧化层；一浮动栅极，在浮动栅极氧化层上；一橄榄球状氧化层，在浮动栅极上，其中浮动栅极包括在橄榄球状氧化层下方的尖端；一选择栅极，在选择栅极氧化层上并延伸到橄榄球状氧化层上；一栅极间层，在选择栅极和浮动栅极之间，其中栅极间层的厚度小于选择栅极氧化层的厚度；一源极区，设于半导体基底中并与浮动栅极相邻；以及一漏极区，设于半导体基底中并与选择栅极相邻。

Description

分离栅闪存存储器单元及其制作方法
技术领域
本发明涉及半导体技术领域，特别是涉及一种改良的分离栅闪存存储器(split-gate flash memory)元件及其制作方法。
背景技术
已知，分离栅闪存存储器单元抹除操作是通过多晶硅浮动栅极(FG)的尖端(tip)对多晶硅选择栅(WL)的FN隧穿(Fowler-Nordheim Tunneling)来完成的。多晶硅浮动栅极的尖端对多晶硅选择栅的电场高于平面结构，因此可以达到更佳的抹除效率。
现有的分离栅闪存存储器单元通常能够通过2万次抹除写入循环的耐受测试，但是很难通过10万次抹除写入循环的耐受测试。因此，该技术领域仍需要一种改良的分离栅闪存存储器元件及其制作方法，能够克服现有技术的不足。
发明内容
本发明的主要目的在于提供一种改良的分离栅闪存存储器元件及其制作方法，以解决上述现有技术的不足与缺点。
本发明一方面提供一种形成分离栅闪存存储器单元的方法，包括：提供一半导体基底，其上具有在所述半导体基底的主表面上的第一氧化层，在所述第一氧化层上的多晶硅层，以及在所述多晶硅层上的硬掩模层，其中所述第一氧化层具有第一厚度；图案化所述硬掩模层，在所述硬掩模层中形成开口；氧化由所述硬掩模层中的开口暴露出的所述多晶硅层的一部分，以形成橄榄球状氧化层；去除所述硬掩模层；蚀刻未被所述橄榄球状氧化层覆盖的所述多晶硅层，从而在所述橄榄球状氧化层下方形成具有尖端的浮动栅极；部分蚀刻所述第一氧化层，在所述半导体基底上形成具有一剩余厚度的一剩余氧化层；形成第二氧化层，共形地覆盖所述剩余氧化层、所述浮动栅极的侧壁和所述橄榄球状氧化层的顶表面，其中所述第二氧化层具有第二厚度；进行氧化处理，在所述浮动栅极的侧壁上形成具有第三厚度的第三氧化层，在所述半导体基底上形成经由对所述第二氧化层和所述剩余氧化层氧化而成的具有第四厚度的第四氧化层，其中第四厚度大于第三厚度；在所述第三氧化层和所述第四氧化层上形成选择栅极，其中所述选择栅极延伸到橄榄球状氧化层上；以及在所述半导体基底中形成源极区和漏极区。
根据本发明实施例，所述第一厚度小于100埃，例如介于70～100埃。
根据本发明实施例，所述剩余厚度小于70埃，例如介于20～70埃。
根据本发明实施例，所述第二厚度小于180埃，例如介于120～180埃。
根据本发明实施例，所述第三厚度小于190埃，例如介于130～190埃。
根据本发明实施例，所述第四厚度小于200埃，例如介于140～200埃。
根据本发明实施例，形成所述第二氧化层，共形地覆盖所述第一氧化层、所述浮动栅极的侧壁和所述橄榄球状氧化层的上表面之后，该方法还包括：在所述浮动栅极的下部拐角的第二氧化层上形成间隙壁。
根据本发明实施例，在所述浮动栅极的下部拐角的所述第二氧化层上形成间隙壁的步骤包括：在所述第二氧化层上共形地沉积间隙壁材料层；以及各向异性地蚀刻所述间隙壁材料层。
根据本发明实施例，所述间隙壁材料层包括氮化硅层。
根据本发明实施例，所述硬掩模层包括氮化硅层。
本发明另一方面提供一种分离栅闪存存储器单元，包括：一半导体基底，其上具有选择栅极氧化层和浮动栅极氧化层；一浮动栅极，设置在所述浮动栅极氧化层上；一橄榄球状氧化层，设置在所述浮动栅极上，其中所述浮动栅极包括在橄榄球状氧化层下方的尖端；一选择栅极，设置在所述选择栅极氧化层上并延伸到所述橄榄球状氧化层上；一栅极间层，在所述选择栅极和所述浮动栅极之间，其中所述栅极间层的厚度小于所述选择栅极氧化层的厚度；一源极区，设于所述半导体基底中并与所述浮动栅极相邻；以及一漏极区，设于所述半导体基底中并与所述选择栅极相邻。
根据本发明实施例，所述浮动栅极氧化层的厚度小于100埃，例如介于70～100埃。
根据本发明实施例，所述选择栅极氧化层的厚度小于200埃，例如介于140～200埃。
根据本发明实施例，所述栅极间层的厚度小于190埃，例如介于130～190埃。
根据本发明实施例，所述的分离栅闪存存储器单元，还包括：一间隙壁，设置在所述浮动栅极的下部拐角处的所述栅极间层上。
根据本发明实施例，所述间隙壁是氮化硅间隙壁。
根据本发明实施例，所述栅极间层将所述选择栅极与所述浮动栅极分离。
附图说明
图1为本发明实施例所绘示的一种分离栅闪存存储器单元的剖面示意图；
图2至图8为本发明实施例所绘示的一种形成分离栅闪存存储器单元的方法示意图。
主要元件符号说明
1 分离栅闪存存储器单元
100 半导体基底
100a 主表面
101 第一氧化层(浮动栅极氧化层)
101S 剩余氧化层
200 多晶硅层
202 选择栅极
204 浮动栅极
204S 侧壁
205 尖端
214 橄榄球状氧化层
214S 弧形顶表面
230 硬掩模层
230a 开口
302 第二氧化层
303 第三氧化层(栅极间层)
304 第四氧化层(选择栅极氧化层)
306 间隙壁材料层
D 漏极区
S 源极区
SP 间隙壁
t 剩余厚度
具体实施方式
在下文中，将参照附图说明细节，该些附图中的内容也构成说明书细节描述的一部分，并且以可实行该实施例的特例描述方式来绘示。下文实施例已描述足够的细节使该领域的一般技术人士得以具以实施。
当然，也可采行其他的实施例，或是在不悖离文中所述实施例的前提下作出任何结构性、逻辑性、及电性上的改变。因此，下文的细节描述不应被视为是限制，反之，其中所包含的实施例将由随附的权利要求来加以界定。
请参阅图1，其为依据本发明实施例所绘示的一种分离栅闪存存储器单元的剖面示意图。如图1所示，分离栅闪存存储器单元1包括一半导体基底100，例如，硅基底，其上具有一选择栅极氧化层304和一浮动栅极氧化层101。根据本发明实施例，例如，选择栅极氧化层304和浮动栅极氧化层101可以是氧化硅层，但不限于此。在浮动栅极氧化层101上，设置有一浮动栅极204。在浮动栅极204上，设置有一橄榄球状氧化层214，其中，浮动栅极204包括在橄榄球状氧化层214下方的一尖端205。
根据本发明实施例，在选择栅极氧化层304上，设置有一选择栅极202，且使选择栅极202延伸到橄榄球状氧化层214上。根据本发明实施例，例如，选择栅极202和浮动栅极204可以是多晶硅层，但不限于此。根据本发明实施例，例如，橄榄球状氧化层214可以是氧化硅层，但不限于此。
根据本发明实施例，在选择栅极202和浮动栅极204之间，设置有一栅极间层(inter-gate layer)303。根据本发明实施例，栅极间层303是一绝缘层，例如，氧化硅层。根据本发明实施例，栅极间层303的厚度小于选择栅极氧化层304的厚度。根据本发明实施例，栅极间层303将选择栅极202与浮动栅极204电性分离。
根据本发明实施例，分离栅闪存存储器单元1还包括一源极区S，设于半导体基底100中并与浮动栅极204相邻。根据本发明实施例，分离栅闪存存储器单元1还包括一漏极区D，设于半导体基底100中并与选择栅极202相邻。根据本发明实施例，例如，半导体基底100可以是一P型硅基底，但不限于此。根据本发明实施例，例如，源极区S和漏极区D可以是N型掺杂区，但不限于此。
根据本发明实施例，例如，浮动栅极氧化层101的厚度较佳大于0埃(angstrom)且小于100埃，最佳例如约介于70～100埃。根据本发明实施例，例如，选择栅极氧化层304的厚度较佳大于0埃且小于200埃，最佳例如约介于140～200埃。根据本发明实施例，例如，栅极间层303的厚度较佳大于0埃且小于190埃，最佳例如约介于130～190埃。
根据本发明实施例，分离栅闪存存储器单元1还包括一间隙壁SP，设置在浮动栅极204的下部拐角处的栅极间层303上。根据本发明实施例，例如，间隙壁SP可以是氮化硅间隙壁，但不限于此。
本发明的优点在于：栅极间层303的厚度被降低至130～190埃之间，因此可以提升选择栅极(或字符线)和浮动栅极之间的电场，故能够达到更加的抹除效率，例如，分离栅闪存存储器单元1可以具有较低的顺向隧穿电压(forward tunneling voltage，FTV)且具有较高的读取电流(cell current，Ir1)。此外，在降低栅极间层303的厚度的同时，并未牺牲掉选择栅极氧化层304的厚度。例如，选择栅极氧化层304的厚度可以被维持在140～200埃，达到高电压操作要求。
请参阅图2至图8，其为依据本发明实施例所绘示的一种形成分离栅闪存存储器单元的方法示意图，其中，相同或类似的区域、层或元件仍沿用相同的符号来表示。
如图2所示，首先提供一半导体基底100，其上具有在半导体基底100的主表面100a上的第一氧化层(浮动栅极氧化层)101，在第一氧化层101上的多晶硅层200，以及在多晶硅层200上的硬掩模层230。根据本发明实施例，硬掩模层230包括氮化硅层。根据本发明实施例，第一氧化层101，例如，氧化硅层，具有第一厚度。根据本发明实施例，例如，第一厚度较佳大于0埃且小于100埃，最佳例如约介于70～100埃。接着，图案化硬掩模层230，例如，利用光学光刻和蚀刻制作工艺，在硬掩模层230中形成开口230a。多晶硅层200的一部分被硬掩模层230的开口230a暴露出来。
根据本发明实施例，上述光学光刻制作工艺可以包括光致抗蚀剂涂布、烘烤、曝光和显影等步骤。根据本发明实施例，上述蚀刻制作工艺可以包括干蚀刻或湿蚀刻等步骤。由于上述光学光刻和蚀刻制作工艺是公知技术，故其细节不另赘述。
如图3所示，进行一氧化步骤，将多晶硅层200被硬掩模层230的开口230a暴露出来的部分氧化成橄榄球状氧化层214。
如图4所示，接着去除硬掩模层230。然后，蚀刻未被橄榄球状氧化层214覆盖的多晶硅层200，从而在橄榄球状氧化层214下方形成具有尖端205的浮动栅极204。根据本发明实施例，浮动栅极204具有约略垂直的侧壁204S。根据本发明实施例，橄榄球状氧化层214具有一上凸的弧形顶表面214S。
接着部分蚀刻未被浮动栅极204覆盖的第一氧化层101，在半导体基底100上形成具有剩余厚度t的剩余氧化层101S。根据本发明实施例，例如，剩余厚度t大于0埃且小于70埃，最佳例如约介于20～70埃，但不限于此。根据本发明实施例，例如，部分蚀刻未被浮动栅极204覆盖的第一氧化层101的方法可以利用湿蚀刻，例如，稀释氢氟酸(DHF)溶液。
如图5所示，接着形成第二氧化层302，例如，氧化硅层，共形地覆盖剩余氧化层101S、浮动栅极204的侧壁204S和橄榄球状氧化层214的顶表面214S。接着，在第二氧化层302上共形的沉积间隙壁材料层306，例如，氮化硅层。根据本发明实施例，第二氧化层302具有第二厚度。根据本发明实施例，例如，第二厚度较佳大于0埃且小于180埃，最佳例如约介于120～180埃。
如图6所示，接着进行各向异性(anisotropic)干蚀刻制作工艺，选择性的蚀刻间隙壁材料层306，在浮动栅极204的下部拐角的第二氧化层302上形成间隙壁SP。
如图7所示，进行氧化处理，在浮动栅极204的侧壁204S上形成具有第三厚度的第三氧化层(栅极间层)303，并且在半导体基底100上形成经由对第二氧化层302和剩余氧化层101S氧化而成的具有第四厚度的第四氧化层(选择栅极氧化层)304。根据本发明实施例，第四厚度大于第三厚度。根据本发明实施例，例如，第三厚度较佳大于0埃且小于190埃，最佳例如约介于130～190埃。根据本发明实施例，例如，第四厚度为较佳大于0埃且小于200埃，最佳例如约介于140～200埃。
如图8所示，在第三氧化层303和第四氧化层304上形成选择栅极202，其中选择栅极202延伸到橄榄球状氧化层214上。最后，利用离子注入制作工艺，在半导体基底100中形成源极区S和漏极区D。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (25)

1.一种形成分离栅闪存存储器单元的方法，包括：
提供半导体基底，其上具有在所述半导体基底的主表面上的第一氧化层，在所述第一氧化层上的多晶硅层，以及在所述多晶硅层上的硬掩模层，其中所述第一氧化层具有第一厚度；
图案化所述硬掩模层，在所述硬掩模层中形成开口；
氧化由所述硬掩模层中的开口暴露出的所述多晶硅层的一部分，以形成橄榄球状氧化层；
去除所述硬掩模层；
蚀刻未被所述橄榄球状氧化层覆盖的所述多晶硅层，从而在所述橄榄球状氧化层下方形成具有尖端的浮动栅极；
部分蚀刻所述第一氧化层，在所述半导体基底上形成具有剩余厚度的剩余氧化层；
形成第二氧化层，共形地覆盖所述剩余氧化层、所述浮动栅极的侧壁和所述橄榄球状氧化层的顶表面，其中所述第二氧化层具有第二厚度；
进行氧化处理，在所述浮动栅极的侧壁上形成具有第三厚度的第三氧化层，在所述半导体基底上形成经由对所述第二氧化层和所述剩余氧化层氧化而成的具有第四厚度的第四氧化层，其中第四厚度大于第三厚度；
在所述第三氧化层和所述第四氧化层上形成选择栅极，其中所述选择栅极延伸到橄榄球状氧化层上；以及
在所述半导体基底中形成源极区和漏极区。
2.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第一厚度小于100埃。
3.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第一厚度介于70～100埃。
4.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述剩余厚度小于70埃。
5.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述剩余厚度介于20～70埃。
6.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第二厚度小于180埃。
7.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第二厚度介于120～180埃。
8.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第三厚度小于190埃。
9.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第三厚度介于130～190埃。
10.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第四厚度小于200埃。
11.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述第四厚度介于140～200埃。
12.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，形成所述第二氧化层，共形地覆盖所述第一氧化层、所述浮动栅极的侧壁和所述橄榄球状氧化层的上表面之后，该方法还包括：
在所述浮动栅极的下部拐角的第二氧化层上形成间隙壁。
13.根据权利要求12所述的形成分离栅闪存存储器单元的方法，其中，在所述浮动栅极的下部拐角的所述第二氧化层上形成间隙壁的步骤包括：
在所述第二氧化层上共形地沉积间隙壁材料层；以及
各向异性地蚀刻所述间隙壁材料层。
14.根据权利要求13所述的形成分离栅闪存存储器单元的方法，其中，所述间隙壁材料层包括氮化硅层。
15.根据权利要求1所述的形成分离栅闪存存储器单元的方法，其中，所述硬掩模层包括氮化硅层。
16.一种分离栅闪存存储器单元，其特征在于，包括：
半导体基底，其上具有选择栅极氧化层和浮动栅极氧化层；
浮动栅极，设置在所述浮动栅极氧化层上；
橄榄球状氧化层，设置在所述浮动栅极上，其中所述浮动栅极包括在橄榄球状氧化层下方的尖端；
选择栅极，设置在所述选择栅极氧化层上并延伸到所述橄榄球状氧化层上；
栅极间层，在所述选择栅极和所述浮动栅极之间，其中所述栅极间层的厚度小于所述选择栅极氧化层的厚度；
源极区，设于所述半导体基底中并与所述浮动栅极相邻；以及
漏极区，设于所述半导体基底中并与所述选择栅极相邻。
17.根据权利要求16所述的分离栅闪存存储器单元，其中，所述浮动栅极氧化层的厚度小于100埃。
18.根据权利要求16所述的分离栅闪存存储器单元，其中，所述浮动栅极氧化层的厚度介于70～100埃。
19.根据权利要求16所述的分离栅闪存存储器单元，其中，所述选择栅极氧化层的厚度小于200埃。
20.根据权利要求16所述的分离栅闪存存储器单元，其中，所述选择栅极氧化层的厚度介于140～200埃。
21.根据权利要求16所述的分离栅闪存存储器单元，其中，所述栅极间层的厚度小于190埃。
22.根据权利要求16所述的分离栅闪存存储器单元，其中，所述栅极间层的厚度为130～190埃。
23.根据权利要求16所述的分离栅闪存存储器单元，还包括：
间隙壁，设置在所述浮动栅极的下部拐角处的所述栅极间层上。
24.根据权利要求23所述的分离栅闪存存储器单元，其中，所述间隙壁是氮化硅间隙壁。
25.根据权利要求16所述的分离栅闪存存储器单元，其中，所述栅极间层将所述选择栅极与所述浮动栅极分离。
CN202110019031.1A 2021-01-07 2021-01-07 分离栅闪存存储器单元及其制作方法 Pending CN114743978A (zh)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202110019031.1A CN114743978A (zh) 2021-01-07 2021-01-07 分离栅闪存存储器单元及其制作方法
US17/178,269 US11437475B2 (en) 2021-01-07 2021-02-18 Split-gate flash memory cell and fabrication method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110019031.1A CN114743978A (zh) 2021-01-07 2021-01-07 分离栅闪存存储器单元及其制作方法

Publications (1)

Publication Number Publication Date
CN114743978A true CN114743978A (zh) 2022-07-12

Family

ID=82219020

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110019031.1A Pending CN114743978A (zh) 2021-01-07 2021-01-07 分离栅闪存存储器单元及其制作方法

Country Status (2)

Country Link
US (1) US11437475B2 (zh)
CN (1) CN114743978A (zh)

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6908813B2 (en) * 2003-04-09 2005-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming tiny silicon nitride spacer for flash EPROM by fully wet etching technology
US7297598B2 (en) 2005-01-28 2007-11-20 Taiwan Semiconductor Manufacturing Company, Ltd. Process for erase improvement in a non-volatile memory device
KR100684897B1 (ko) 2005-04-29 2007-02-20 삼성전자주식회사 스플릿 게이트형 비휘발성 메모리 및 그 제조방법
US10050131B2 (en) * 2015-12-10 2018-08-14 Microchip Technology Incorporated Method of forming a polysilicon sidewall oxide region in a memory cell
US10515971B2 (en) 2017-12-11 2019-12-24 Vanguard International Semiconductor Corporation Flash memories and methods for manufacturing the same
US10468538B1 (en) * 2018-07-17 2019-11-05 United Microelectronics Corp. Method for fabricating semiconductor device
US20200176609A1 (en) 2018-11-29 2020-06-04 Vanguard International Semiconductor Corporation Flash memories and methods for forming the same
CN111384056B (zh) 2018-12-29 2023-02-24 合肥晶合集成电路股份有限公司 非易失性存储器及其形成方法

Also Published As

Publication number Publication date
US11437475B2 (en) 2022-09-06
US20220216311A1 (en) 2022-07-07

Similar Documents

Publication Publication Date Title
KR0142603B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
KR0150048B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US20070034938A1 (en) Non-volatile memory devices and methods of forming non-volatile memory devices
US7214588B2 (en) Methods of forming memory cells with nonuniform floating gate structures
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
US6794710B2 (en) Split-gate flash memory structure and method of manufacture
US6977200B2 (en) Method of manufacturing split-gate memory
KR0168155B1 (ko) 플래쉬 이이피롬 셀 및 그 제조방법
US7811888B2 (en) Method for fabricating semiconductor memory device
JP2000150676A (ja) 不揮発性半導体記憶装置及びその製造方法
TWI770729B (zh) 形成具有薄化隧道氧化物之分離閘記憶體單元的方法
CN111180447B (zh) 非易失性存储器及其制造方法
US20080149985A1 (en) Method for fabricating floating gates structures with reduced and more uniform forward tunneling voltages
US6897116B2 (en) Method and structure to improve the gate coupling ratio (GCR) for manufacturing a flash memory device
JP2003031702A (ja) 不揮発性半導体記憶装置およびその製造方法
US7101759B2 (en) Methods for fabricating nonvolatile memory devices
US6544848B1 (en) Method to form an asymmetrical non-volatile memory device using small in-situ doped polysilicon spacers
CN114743978A (zh) 分离栅闪存存储器单元及其制作方法
KR100687402B1 (ko) 반도체 소자 및 그 제조방법
KR100870321B1 (ko) 플래시 메모리 소자의 제조 방법
US9147577B2 (en) Floating gate flash cell device and method for partially etching silicon gate to form the same
JP2005101599A (ja) スペーサー酸化工程を利用する分離ゲートフラッシュメモリセル製造方法
US8664702B2 (en) Shallow trench isolation for a memory
KR100642383B1 (ko) 개선된 소거효율을 갖는 플래시 메모리소자 및 그 제조방법
TWI815380B (zh) 非揮發性記憶體元件的製造方法

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination