TWI770729B - 形成具有薄化隧道氧化物之分離閘記憶體單元的方法 - Google Patents

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Abstract

一種形成記憶體裝置之方法，其包括於一半導體基板之一記憶體單元區域上形成一浮動閘，該浮動閘具有終止於一邊緣之一上表面。形成一氧化物層，其具有分別沿基板表面之邏輯及記憶體單元區域延伸的第一及第二部分、及沿浮動閘邊緣延伸的第三部分。形成一非等形層，其具有分別覆蓋該氧化物層第一、第二及第三部分的第一、第二及第三部分。一蝕刻移除該非等形層第三部分，及薄化但不完全移除該等非等形層第一及第二部分。一蝕刻減小該氧化物層第三部分之厚度。於移除該等非等形層第一及第二部分後，於該氧化物層第二部分上形成一控制閘及於該氧化物層第一部分上形成一邏輯閘。

Description

形成具有薄化隧道氧化物之分離閘記憶體單元的方法
[優先權聲明] 本申請案主張2020年2月4日提出申請之美國專利申請案第16/781,798號，標題「形成具有薄化隧道氧化物之分離閘記憶體單元的方法(Method Of Forming Split Gate Memory Cells With Thinned Tunnel Oxide)」之優先權。
本發明係關於分離閘非揮發性記憶體單元，及更特定言之係關於形成該等單元之方法。
已知曉分離閘型記憶體單元陣列。舉例來說，美國專利5,029,130 (其針對所有用途以引用的方式併入本文中)揭示一種分離閘記憶體單元及其形成，其包括在基板中形成源極及汲極區域且其間具有一通道區域。一浮動閘設置於通道區域之一部分上方且控制其傳導性，及一控制閘設置於通道區域之其他部分上方且控制其傳導性。控制閘向上且在浮動閘上方延伸。於浮動閘與控制閘之間的絕緣稱為隧道介電材料(例如氧化物)，因為電子在抹除操作期間隧穿此介電材料。
亦知曉於相同晶圓(基板)上形成高電壓邏輯裝置作為分離閘記憶體單元陣列。圖1A至1F顯示根據一習知方法於相同晶圓上形成高電壓邏輯裝置(例如12伏特邏輯裝置)作為分離閘記憶體單元之步驟。矽半導體基板10具有上表面10a、記憶體單元區域14及邏輯區域16。遮蔽半導體基板10，即沉積光阻，使用遮罩選擇性地暴露，及使用光微影製程選擇性地移除，從而留下經殘留光阻覆蓋之底層材料之部分，同時留下底層材料之其他部分(在此為矽半導體基板10)經暴露。將經暴露的基板部分蝕刻掉從而留下溝槽，其隨後經填充介電材料12 (例如氧化物)以於晶圓之邏輯區域16中形成隔離區域，如圖1A所示 (於移除光阻後)。隔離區域12可類似地形成於晶圓之記憶體單元區域14中。
將介電材料(例如二氧化矽)(以下稱為氧化物)18形成於基板10上，將一層多晶矽(以下稱為多晶)20形成於氧化物層18上，及將一層氮化矽(以下稱為氮化物)22形成於多晶層20上，如圖1B所示。利用光阻遮蔽晶圓，及通過記憶體單元區域14中光阻中之開口選擇性地蝕刻氮化物層22，以暴露底層多晶層20之部分。使用氧化製程氧化多晶層20之經暴露部分，從而於多晶層20上形成氧化物區域24，如圖1C所示(於移除光阻後)。
使用氮化物蝕刻來移除殘留的氮化物層22。使用各向異性多晶蝕刻來移除多晶層20之經暴露部分，從而留下位在記憶體單元區域14中之氧化物區域24下方之多晶層20的區塊20a (多晶區塊20a將構成記憶體單元的浮動閘)，如圖1D所示。使用氧化物蝕刻來移除氧化物層18之經暴露部分 (即非位在多晶層20之殘留部分下方的彼等部分)。然後藉由沉積(其亦使氧化物區域24增厚)及/或藉由氧化 (其對氧化物區域24沒有影響)於結構上方形成氧化物層26。接著將多晶層形成於結構上(即於氧化物層26及氧化物區域24上)。然後經由於多晶層上形成及圖案化光阻來將多晶層圖案化從而留下多晶層之部分經暴露。經由多晶蝕刻選擇性地移除多晶層的經暴露部分，從而留下記憶體單元區域中之多晶區塊28a及邏輯區域中之多晶區塊28b，如圖1E所示 (於移除光阻後)。經由絕緣材料沉積及各向異性蝕刻將絕緣間隔件30形成於多晶區塊28a及28b之側面上，及進行植入以於基板10中，於記憶體單元區域14中形成源極區域32及汲極區域34，及於邏輯區域16中形成源極區域36及汲極區域38。最終結構顯示於圖1F。
以上技術在與高電壓邏輯裝置(各具有呈多晶區塊28b形式之邏輯閘、毗鄰邏輯閘之第一及第二端的源極36及汲極38)相同之基板10上產生非揮發性記憶體單元(各浮動閘20a由多晶層20的殘留部分形成、呈多晶區塊28a形式的控制閘、毗鄰浮動閘20a之一端的源極32、及毗鄰控制閘28a之一端的汲極34)。此技術有許多優點。首先，使用單一多晶沉積，使用相同的多晶層來形成記憶體單元之控制閘28a及邏輯裝置之邏輯閘28b兩者。其次，使用相同氧化物層26作為邏輯裝置之閘氧化物(即用來使邏輯閘28b與基板10絕緣的氧化物層)、記憶體單元之字線氧化物(即用來使控制閘28a與基板10絕緣的氧化物層)、及記憶體單元之隧道氧化物(即使浮動閘20a與控制閘28a(電子在抹除操作中隧穿通過其)絕緣的氧化物)。於記憶體單元區域14及邏輯區域16兩者中形成元件的常用製造步驟簡化、促進及降低製造成本。經由氧化形成氧化物區域24導致浮動閘20a具有終止於面向控制閘28a之銳緣20b之內凹上表面，其增進抹除期間的隧穿效能及效率(即抹除操作包括將高電壓置於控制閘28a上以引起電子自浮動閘20a之銳緣20b隧穿通過氧化物層26及至控制閘)。控制閘具有垂直位於基板10上方且與其絕緣之下部部分用來控制其中之通道區域之傳導性，及向上且在浮動閘20a上方延伸用於電壓耦合且鄰近於浮動閘銳緣20b用於抹除的第二部分。
前述技術的一缺點係邏輯裝置及記憶體單元兩者的氧化物層26之厚度必須相容。明確言之，氧化物層26必須對邏輯裝置的高電壓操作而言足夠厚，提供針對控制閘28a的期望效能，同時足夠薄以容許在抹除操作期間自浮動閘20a隧穿至控制閘28a。因此，平衡此等考慮因素，存在由邏輯裝置之高電壓操作驅動之氧化物層26之厚度的下限，其意謂記憶體單元中之隧道氧化物不必要地厚且因此限制抹除效能及效率，及限制耐用效能。然而，自字線氧化物及邏輯閘氧化物分開形成隧道氧化物會顯著地增加製造複雜度、時間及成本。
將期望提高浮動閘與控制閘之間的記憶體單元抹除效率，而不會不利地影響控制閘作為字線之效能或邏輯閘於邏輯裝置中之效能，其中在所有三個位置使用相同的氧化物層。
前述問題及需求藉由一種形成記憶體裝置之方法來解決，該方法包括提供半導體基板，該半導體基板具有包含記憶體單元區域及邏輯區域之基板上表面，形成垂直地設置於基板上表面之記憶體單元區域上方且與其絕緣的浮動閘，其中該浮動閘包括終止於一邊緣之上表面，形成一氧化物層，該氧化物層具有沿基板上表面之邏輯區域延伸的第一部分、沿基板上表面之記憶體單元區域延伸的第二部分、及沿浮動閘之邊緣延伸的第三部分，從而形成具有覆蓋氧化物層第一部分之第一部分、覆蓋氧化物層第二部分之第二部分、及覆蓋氧化物層第三部分之第三部分的非等形層，其中該非等形層之第三部分具有厚度小於該非等形層之第一及第二部分之厚度，進行移除非等形層之第三部分的蝕刻，及薄化但不完全移除非等形層的第一及第二部分，進行減小氧化物層之第三部分之厚度的氧化物蝕刻，其中該氧化物層之第一及第二部分係經保護以免受非等形層之第一及第二部分的氧化物蝕刻，移除非等形層之第一及第二部分，形成具有位在氧化物層之第二部分上之第一部分及向上且在浮動閘上方延伸之第二部分的控制閘，其中該控制閘藉由具有經減小厚度之氧化物層之第三部分與浮動閘之邊緣絕緣，及於氧化物層之第一部分上形成邏輯閘。
一種形成記憶體裝置之方法包括提供半導體基板，該半導體基板具有包含記憶體單元區域及邏輯區域之基板上表面，形成垂直地設置於基板上表面之記憶體單元區域上方且與其絕緣的浮動閘，其中該浮動閘包括終止於一邊緣之上表面，形成第一氧化物層，該第一氧化物層具有沿基板上表面之邏輯區域延伸的第一部分、沿基板上表面之記憶體單元區域延伸的第二部分、及沿浮動閘之邊緣延伸的第三部分，形成具有覆蓋第一氧化物層之第一部分的第一部分、覆蓋第一氧化物層之第二部分的第二部分、及覆蓋第一氧化物層之第三部分的第三部分的非等形層，其中該非等形層之第三部分具有厚度小於該非等形層之第一及第二部分之厚度，進行移除非等形層之第三部分的蝕刻，及薄化但不完全移除非等形層的第一及第二部分，進行移除第一氧化物層之第三部分的氧化物蝕刻，其中該第一氧化物層之第一及第二部分係經保護以免受非等形層之第一及第二部分的氧化物蝕刻，形成沿浮動閘之邊緣延伸的第二氧化物層，其中該第二氧化物層具有厚度小於該第一氧化物層之厚度，移除非等形層之第一及第二部分，形成具有位在第一氧化物層之第二部分上之第一部分及向上且在浮動閘上方延伸之第二部分的控制閘，其中該控制閘藉由第二氧化物層與浮動閘之邊緣絕緣，及於第一氧化物層之第一部分上形成邏輯閘。
本發明之其他目的及特徵將經由檢視說明書、申請專利範圍及隨附圖式而明白。
本發明係一種在共同基板上形成記憶體單元及邏輯裝置之技術，其中使用作為記憶體單元之隧道氧化物及字線氧化物及邏輯裝置之閘氧化物的氧化物層在其通過浮動閘與控制閘之間時於記憶體單元區域中經薄化。
圖2A至2F揭示本發明之方法的步驟。該製程使用以上針對圖1A至1D所述的相同步驟開始。以圖1D中之結構開始，使用氧化物蝕刻來移除氧化物層18之經暴露部分(即不在浮動閘20a下方的彼等部分)。然後經由沉積(其亦使氧化物區域24增厚)及/或經由氧化(其對氧化物區域24沒有影響)於結構上方形成氧化物層26，如圖2A所示。氧化物層26可被視為具有三個部分：沿基板上表面之邏輯區域延伸的第一部分26a、沿基板上表面之記憶體單元區域延伸的第二部分26b、及沿浮動閘之側面及銳緣20b延伸的第三部分26c。然而，在將多晶矽沉積於氧化物層26上方之前，以下列方式選擇性地薄化毗鄰浮動閘20a的氧化物層26。將非等形層50形成於結構上(即於氧化物層26及氧化物區域24上)，其中非等形層50在氧化物層26之平面區域中具有目標厚度T (例如，200 – 1000 埃(Å))，但在底層結構之非平面區域(即沿諸如氧化物區域24及浮動閘20a之高起結構延伸的彼等區域)中具有較小厚度，如圖2B所示。為達成此一變化厚度，較佳使用可流動材料來形成非等形層50。用於非等形層50的一非限制性例示性材料係BARC材料(底部抗反射塗層)，其通常在光微影期間用來減小抗蝕劑界面處的反射性。BARC材料係可流動且可潤濕的，且易經蝕刻及移除，由於其相對於氧化物之高選擇性而具有最少製程損傷。其他可用於非等形層50的材料包括光阻或玻璃層上矽(SOG)。
非等形層50係經形成使得非等形層50之於隧道氧化物部分上之部分(即圍繞浮動閘20a之銳緣20b之氧化物層26c及氧化物區域24的部分)相對於層50之其他(例如，平面)部分係薄的。其後，進行非等形層50的部分蝕刻，以暴露隧道氧化物部分，但在層26之平面部分暴露之前停止蝕刻，如圖2C所示。可於邏輯區域16中形成可選的光阻層但在部分蝕刻層50之前自記憶體單元區域14 移除，以在非等形層50非由光阻形成之情況中，提供非等形層50之額外保護免於此蝕刻用來增加製程邊界。然後於氧化物26/24之經暴露部分上進行氧化物蝕刻以減小層26 (即層部分26c)及毗鄰浮動閘20a之銳緣20b之氧化物區域24的厚度，從而產生將用作用於記憶體單元之隧道氧化物之經薄化的氧化物層26d，如圖2D所示。非等形層50保護層26之平面部分免於此氧化物蝕刻，包括將位於待形成之邏輯閘及控制閘下方的彼等部分。
然後進行蝕刻以移除殘留的部分層50。進行如以上針對圖1E所述之多晶層沉積及圖案化以形成由多晶區塊28a形成之控制閘及由多晶區塊28b形成之邏輯閘，如圖2E所示。控制閘28a藉由經薄化的氧化物層26d與浮動閘銳緣20b間隔開。進行以上針對圖1F所述之剩餘步驟以產生圖2F所示之最終結構。較佳地，使用單一植入來同時形成記憶體單元區域14中之汲極區域34、及邏輯區域16中之源極區域36及汲極區域38。所得結構具有藉由具第一厚度之氧化物層26與基板10絕緣的邏輯閘28b及控制閘28a，及控制閘28a藉由具有小於第一厚度之第二厚度之經薄化部分26d與浮動閘20a之銳緣20b絕緣。此結構增進記憶體單元的抹除效率及效能，而不會損害邏輯裝置的效能或不利地影響控制閘28a控制在控制閘28a下方之基板之通道區域部分之傳導性的能力。
圖3A至3C說明一替代具體例，其以圖2D之結構開始。然而，替代進行氧化物蝕刻以薄化在浮動閘銳緣20b處之氧化物層部分26c，進行蝕刻以完全移除氧化物層部分26c，從而暴露浮動閘20a之銳緣20b，如圖3A所示。然後，經由氧化物沉積及/或氧化於暴露的銳緣20b上形成新的氧化物層52。進行以上針對圖2E及2F所述的其餘加工步驟以產生圖3C之最終結構。新的氧化物層52用作用於記憶體單元之隧道氧化物層。針對此具體例，經由移除於浮動閘銳緣20b上之最初形成的氧化物及用厚度小於原始氧化物厚度且可經選擇而無所形成裝置之其他區域之任何損傷或考慮之新的、較薄氧化物層替代來獲得經薄化的隧道氧化物。
應瞭解本發明並不受限於以上所述及說明於文中的具體例，而係涵蓋任何及所有屬於隨附申請專利範圍之範疇內的變化。舉例來說，文中提及本發明並不意欲限制任何申請專利範圍或請求項的範疇，而僅係提及一或多個可由一或多個請求項涵蓋的特徵。以上說明的材料、製程及數值實例僅係例示性，而不應將其視為限制申請專利範圍。此外，如由申請專利範圍及說明書所明瞭，並非所有方法步驟皆需以所說明或所主張之確切順序進行。
應注意如文中所使用，術語「於…上方」及「於…上」皆包括性地包含「直接位於…上」(其間未設置中間材料、元件或空間)及「間接位於…上」(其間設置中間材料、元件或空間)。同樣地，術語「毗鄰」包括「直接毗鄰」(其間未設置中間材料、元件或空間)及「間接毗鄰」(其間設置中間材料、元件或空間)，「安裝至」包括「直接安裝至」(其間未設置中間材料、元件或空間)及「間接安裝至」(其間設置中間材料、元件或空間)，及「電耦合」包括「直接電耦合」(其間無將元件電連接在一起之中間材料或元件)及「間接電耦合」(其間有將元件電連接在一起之中間材料或元件)。舉例來說，「於一基板上方」形成一元件可包括直接於基板上形成元件，其間沒有中間材料/元件，以及間接地於基板上形成元件，其間具有一或多個中間材料/元件。
10:矽半導體基板 10a:上表面 12:介電材料 14:記憶體單元區域 16:邏輯區域 18:氧化物層 20:多晶矽 20a:浮動閘 20b:銳緣 22:氮化矽 24:氧化物區域 26:氧化物層 26a:第一部分 26b:第二部分 26c:第三部分 26d:經薄化的氧化物層 28a:控制閘 28b:邏輯閘 30:絕緣間隔件 32:源極區域 34:汲極區域 36:源極區域 38:汲極區域 50:非等形層 52:氧化物層
圖1A至1F係說明於共同基板上形成記憶體單元及邏輯裝置之習知步驟的橫截面側視圖。
圖2A至2F係說明根據本發明具體例於共同基板上形成記憶體單元及邏輯裝置之步驟的橫截面側視圖。
圖3A至3C係說明根據本發明具體例於共同基板上形成記憶體單元及邏輯裝置之步驟的橫截面側視圖。
10:矽半導體基板
12:介電材料
14:記憶體單元區域
16:邏輯區域
20a:浮動閘
26:氧化物層
28a:控制閘
28b:邏輯閘
30:絕緣間隔件
32:源極區域
34:汲極區域
36:源極區域
38:汲極區域

Claims (16)

  1. 一種形成記憶體裝置之方法，其包括：提供一半導體基板，該半導體基板具有包含記憶體單元區域及邏輯區域之基板上表面；形成一浮動閘，其垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於一邊緣之一上表面；形成一氧化物層，該氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分、沿該基板上表面之該記憶體單元區域延伸的第二部分、及沿該浮動閘之該邊緣延伸的第三部分；形成一非等形層，該非等形層具有覆蓋該氧化物層第一部分之第一部分、覆蓋該氧化物層第二部分之第二部分、及覆蓋該氧化物層第三部分之第三部分，其中該非等形層之該第三部分的厚度小於該非等形層之該等第一及第二部分的厚度；進行移除該非等形層之該第三部分的蝕刻，及薄化但不完全移除該非等形層的該等第一及第二部分；進行減小該氧化物層之該第三部分之厚度的氧化物蝕刻，其中該氧化物層之該等第一及第二部分係經保護以免受該非等形層之該等第一及第二部分的氧化物蝕刻；移除該非等形層之該等第一及第二部分；形成一控制閘，該控制閘具有位在該氧化物層之該第二部分上之第一部分及向上且在該浮動閘上方延伸之第二部分，其中該控制閘藉由具有經減小厚度之該氧化物層之該第三部分而與該浮動閘之該邊緣絕緣；及 於該氧化物層之該第一部分上形成一邏輯閘；其中，該形成該控制閘及該形成該邏輯閘包括：於該氧化物層之該等第一、第二及第三部分上形成一多晶矽層；選擇性地移除該多晶矽層之部分，從而留下該多晶矽層之第一部分作為所形成的控制閘及留下該多晶矽層之第二部分作為所形成的邏輯閘。
  2. 如請求項1之方法，其進一步包括：氧化該浮動閘之該上表面，使得該浮動閘之該上表面係內凹的且該邊緣係一銳緣。
  3. 如請求項1之方法，其進一步包括：在該基板中毗鄰該浮動閘之一端形成第一源極區域；在該基板中毗鄰該控制閘之一端形成第一汲極區域；在該基板中毗鄰該邏輯閘之第一端形成第二源極區域；及在該基板中毗鄰該邏輯閘之第二端形成第二汲極區域。
  4. 如請求項3之方法，其中，該形成該第一汲極區域、該第二源極區域及該第二汲極區域係藉由植入製程同時地進行。
  5. 如請求項1之方法，其中，該非等形層係由可流動材料形成。
  6. 如請求項1之方法，其中，該非等形層係由BARC材料形成。
  7. 如請求項1之方法，其中，該非等形層係由光阻材料形成。
  8. 如請求項1之方法，其中，該非等形層係由玻璃層上矽 (silicon-on-glass)材料形成。
  9. 一種形成記憶體裝置之方法，其包括：提供一半導體基板，該半導體基板具有包含記憶體單元區域及邏輯區域之基板上表面；形成一浮動閘，該浮動閘垂直地設置於該基板上表面之該記憶體單元區域上方且與其絕緣，其中該浮動閘包括終止於一邊緣之一上表面；形成第一氧化物層，該第一氧化物層具有沿該基板上表面之該邏輯區域延伸的第一部分、沿該基板上表面之該記憶體單元區域延伸的第二部分、及沿該浮動閘之該邊緣延伸的第三部分；形成一非等形層，該非等形層具有覆蓋該第一氧化物層之該第一部分的第一部分、覆蓋該第一氧化物層之該第二部分的第二部分、及覆蓋該第一氧化物層之該第三部分的第三部分，其中該非等形層之該第三部分的厚度小於該非等形層之該等第一及第二部分的厚度；進行移除該非等形層之該第三部分的蝕刻，及薄化但不完全移除該非等形層的該等第一及第二部分；進行移除該第一氧化物層之該第三部分的氧化物蝕刻，其中該第一氧化物層之該等第一及第二部分係經保護以免受該非等形層之該等第一及第二部分的氧化物蝕刻；形成沿該浮動閘之該邊緣延伸的第二氧化物層，其中該第二氧化物層的厚度小於該第一氧化物層的厚度；移除該非等形層之該等第一及第二部分；形成一控制閘，該控制閘具有位在該第一氧化物層之該第二部分上之 第一部分及向上且在該浮動閘上方延伸之第二部分，其中該控制閘藉由該第二氧化物層而與該浮動閘之該邊緣絕緣；及於該第一氧化物層之該第一部分上形成一邏輯閘；其中，該形成該控制閘及該形成該邏輯閘包括：於該第一氧化物層之該等第一、第二及第三部分上形成一多晶矽層；選擇性地移除該多晶矽層之部分，從而留下該多晶矽層之第一部分作為所形成的控制閘及留下該多晶矽層之第二部分作為所形成的邏輯閘。
  10. 如請求項9之方法，其進一步包括：氧化該浮動閘之該上表面，使得該浮動閘之該上表面係內凹的且該邊緣係一銳緣。
  11. 如請求項9之方法，其進一步包括：在該基板中毗鄰該浮動閘之一端形成第一源極區域；在該基板中毗鄰該控制閘之一端形成第一汲極區域；在該基板中毗鄰該邏輯閘之第一端形成第二源極區域；及在該基板中毗鄰該邏輯閘之第二端形成第二汲極區域。
  12. 如請求項11之方法，其中，該形成該第一汲極區域、該第二源極區域及該第二汲極區域係藉由植入製程同時地進行。
  13. 如請求項9之方法，其中，該非等形層係由可流動材料形成。
  14. 如請求項9之方法，其中，該非等形層係由BARC材料形 成。
  15. 如請求項9之方法，其中，該非等形層係由光阻材料形成。
  16. 如請求項9之方法，其中，該非等形層係由玻璃層上矽材料形成。
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