KR20220114106A - 박형화된 터널 산화물을 이용하여 분리형 게이트 메모리 셀을 형성하는 방법 - Google Patents

박형화된 터널 산화물을 이용하여 분리형 게이트 메모리 셀을 형성하는 방법 Download PDF

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Abstract

메모리 디바이스를 형성하는 방법은 반도체 기판의 메모리 셀 영역 상에, 가장자리에서 종단되는 상면을 갖는 플로팅 게이트를 형성하는 단계를 포함한다. 기판 표면의 로직 영역 및 메모리 셀 영역을 따라 각각 연장되는 제1 부분 및 제2 부분, 및 플로팅 게이트의 가장자리를 따라 연장되는 제3 부분을 갖는 산화물 층이 형성된다. 산화물 층의 제1 부분, 제2 부분 및 제3 부분을 각각 덮는 제1 부분, 제2 부분 및 제3 부분을 갖는 비컨포멀 층이 형성된다. 비컨포멀 층의 제3 부분을 제거하고 비컨포멀 층의 제1 부분 및 제2 부분을 박형화하지만 완전히 제거하지 않는 에칭이 수행된다. 산화물 층의 제3 부분의 두께를 감소시키는 에칭이 수행된다. 비컨포멀 층의 제1 부분 및 제2 부분을 제거한 후, 산화물 층의 제2 부분 상에 제어 게이트가 형성되고, 산화물 층의 제1 부분 상에 로직 게이트가 형성된다.

Description

박형화된 터널 산화물을 이용하여 분리형 게이트 메모리 셀을 형성하는 방법
우선권 주장
본 출원은 2020년 2월 4일자로 출원된 발명의 명칭이 "Method Of Forming Split Gate Memory Cells With Thinned Tunnel Oxide"인 미국 특허 출원 제16/781,798호의 우선권을 주장한다.
기술분야
본 발명은 분리형 게이트 비휘발성 메모리 셀에 관한 것으로, 보다 구체적으로는, 그러한 셀을 형성하는 방법에 관한 것이다.
분리형 게이트 타입 메모리 셀 어레이가 공지되어 있다. 예를 들어, 모든 목적을 위해 본원에 인용되어 포함되는 미국 특허 제5,029,130호는 분리형 게이트 메모리 셀 및 그의 형성 방법을 개시하며, 이 형성 방법은 채널 영역을 사이에 개재시켜서 소스 영역과 드레인 영역을 기판에 형성하는 것을 포함한다. 플로팅 게이트는 채널 영역의 한 부분 위에 배치되어 그 한 부분의 전도성을 제어하고, 제어 게이트는 채널 영역의 다른 부분 위에 배치되어 그 다른 부분의 전도성을 제어한다. 제어 게이트는 플로팅 게이트까지 그 위에서 연장된다. 플로팅 게이트와 제어 게이트 사이의 절연 물질은 터널 유전체(예를 들어, 산화물)로 지칭되는데, 왜냐하면 소거 동작 동안 전자들이 이 유전체를 통해 터널링하기 때문이다.
분리형 게이트 메모리 셀 어레이와 동일한 웨이퍼(기판) 상에 고전압 로직 디바이스들을 형성하는 것도 공지되어 있다. 도 1a 내지 도 1f는 종래의 방법에 따라 분리형 게이트 메모리 셀과 동일한 웨이퍼 상에 고전압 로직 디바이스들(예를 들어, 12 볼트 로직 디바이스들)을 형성하는 단계들을 도시한다. 실리콘 반도체 기판(10)은 상면(10a), 메모리 셀 영역(14), 및 로직 영역(16)을 갖는다. 반도체 기판(10)은 마스킹되고, 즉 포토레지스트가 증착되고, 마스크를 사용하여 선택적으로 노출된 후, 포토리소그래피 공정을 사용하여 선택적으로 제거되어, 하지 재료(여기서는 실리콘 반도체 기판(10))의 일부분들은 남아 있는 포토레지스트로 덮인 상태로 되는 반면에 하지 재료의 다른 부분들은 노출된 상태로 된다. 이렇게 노출된 기판 부분들은 에칭되어 트렌치들이 형성되고, 이어서 이 트렌치들에 유전체(12)(예를 들어, 산화물)가 채워져서 (포토레지스트가 제거된 후에는) 도 1a에 도시된 바와 같이 웨이퍼의 로직 영역(16)에 분리 영역들이 형성된다. 분리 영역들(12)은 웨이퍼의 메모리 셀 영역(14)에 위와 유사하게 형성될 수 있다.
도 1b에 도시된 바와 같이, 기판(10) 상에 유전체(예를 들어, 이산화규소)(이하, '산화물'로 지칭됨)(18)가 형성되고, 산화물 층(18) 상에 폴리실리콘(이하, '폴리'로 지칭됨) 층(20)이 형성되고, 폴리 층(20) 상에 질화규소(이하, '질화물' 로 지칭됨) 층(22)이 형성된다. 웨이퍼가 포토레지스트로 마스킹되고, 질화물 층(22)이 메모리 셀 영역(14) 내의 포토레지스트의 개구들을 통해 선택적으로 에칭되어, 하지 폴리 층(20)의 부분들이 노출된다. 폴리 층(20)의 노출된 부분들은 산화 공정을 사용하여 산화되어, (포토레지스트가 제거된 후에는) 도 1c에 도시된 바와 같이 폴리 층(20) 상에 산화물 영역들(24)이 형성된다.
질화물 에칭을 이용하여 남아있는 질화물 층(22)을 제거한다. 이방성 폴리 에칭을 이용하여, 폴리 층(20)의 노출된 부분들을 제거하여, 도 1d에 도시된 바와 같이, 메모리 셀 영역(14) 내의 산화물 영역들(24) 아래에 폴리 층(20)의 블록들(20a)이 남겨지게 한다(폴리 블록들(20a)은 메모리 셀들의 플로팅 게이트들을 구성하게 됨). 산화물 에칭을 이용하여 산화물 층(18)의 노출된 부분들(즉, 폴리 층(20)의 남아있는 부분 아래에 있지 않은 부분들)을 제거한다. 그런 다음, 이 구조물 위에, 산화물 층(26)이 증착(이는 또한 산화물 영역들(24)을 두껍게 함) 및/또는 산화(이는 산화물 영역들(24)에 영향을 미치지 않음)에 의해 형성된다. 그런 다음, 이 구조물 상에(즉, 산화물 층(26) 및 산화물 영역들(24) 상에) 폴리 층이 형성된다. 그런 다음, 폴리 층 상에 포토레지스트를 형성하고 패터닝함으로써 폴리 층이 패터닝되어, 폴리 층의 일부분들이 노출된다. 폴리 층의 노출된 부분들은 폴리 에칭에 의해 선택적으로 제거되어, (포토레지스트가 제거된 후에는) 도 1e에 도시된 바와 같이 메모리 셀 영역 내에 폴리 블록들(28a) 및 로직 영역 내에 폴리 블록들(28b)이 남게 된다. 절연 재료 증착 및 이방성 에칭에 의해 절연 스페이서들(30)이 폴리 블록들(28a 및 28b)의 측면 상에 형성되고, 주입이 수행되어 기판(10)의 메모리 셀 영역(14) 내에 소스 영역들(32) 및 드레인 영역들(34), 및 로직 영역(16) 내에 소스 영역들(36) 및 드레인 영역들(38)을 형성한다. 최종 구조물이 도 1f에 도시되어 있다.
상기 기술은 고전압 로직 디바이스들(각각 폴리 블록(28b) 형태의 로직 게이트, 로직 게이트의 제1 단부 및 제2 단부에 인접한 소스(36) 및 드레인(38)을 가짐)과 동일한 기판(10) 상에 비휘발성 메모리 셀들(각각 폴리 층(20)의 남아 있는 부분으로부터 형성된 플로팅 게이트(20a), 폴리 블록(28a) 형태의 제어 게이트, 플로팅 게이트(20a)의 단부에 인접한 소스(32), 및 제어 게이트(28a)의 단부에 인접한 드레인(34))을 생성한다. 이 기술에는 많은 이점들이 있다. 첫째로, 동일한 폴리 층을 사용하여 메모리 셀들의 제어 게이트들(28a) 및 로직 디바이스들의 로직 게이트들(28b) 모두를 단일 폴리 증착을 사용해 형성할 수 있다. 둘째로, 동일한 산화물 층(26)이 로직 디바이스용 게이트 산화물(즉, 로직 게이트들(28b)을 기판(10)으로부터 절연시키기 위해 사용되는 산화물 층), 메모리 셀용 워드 라인 산화물(즉, 제어 게이트들(28a)을 기판(10)으로부터 절연시키기 위해 사용되는 산화물 층), 및 메모리 셀용 터널 산화물(즉, 소거 동작 시에 전자들이 터널링하는 제어 게이트(28a)로부터 플로팅 게이트(20a)를 절연시키는 산화물)로서 사용된다. 메모리 셀 영역(14) 및 로직 영역(16) 둘 모두에 소자들을 형성하기 위한 공통 제조 단계들은 제조 과정을 단순화 및 신속화하고, 제조 비용을 절감시킨다. 산화를 통해 산화물 영역들(24)을 형성하게 되면, 제어 게이트(28a)를 마주보는 예리한 가장자리(20b)에서 종단되는 오목한 상면을 갖는 플로팅 게이트들(20a)이 형성되며, 이는 소거 시의 터널링 성능 및 효율을 향상시킨다(즉, 소거 동작은 전자들이 플로팅 게이트(20a)의 예리한 가장자리(20b)로부터 산화물 층(26)을 통해 제어 게이트로 터널링하도록 유도하기 위해 제어 게이트(28a) 상에 고전압을 배치하는 것을 포함함). 제어 게이트는, 그 내부의 채널 영역의 전도성을 제어하기 위해 기판(10) 위에 수직으로 배치되고 기판으로부터 절연된 하부 부분, 및 전압 커플링을 위해 플로팅 게이트(20a)까지 그 위에서 연장되고 소거를 위해 플로팅 게이트의 예리한 가장자리(20b)에 근접하는 제2 부분을 갖는다.
위에서 설명된 기술의 한가지 단점은 산화물 층(26)의 두께가 로직 디바이스 및 메모리 셀 둘 모두에 대해 호환가능해야 한다는 것이다. 구체적으로, 산화물 층(26)은 로직 디바이스의 고전압 동작을 위해 충분히 두꺼워야 하고, 제어 게이트(28a)에 대해 원하는 성능을 제공하면서도 소거 동작 동안 플로팅 게이트(20a)로부터 제어 게이트(28a)로의 터널링이 가능하도록 충분히 얇아야 한다. 따라서, 이들 고려사항들의 균형을 맞추기 위해서는, 로직 디바이스의 고전압 동작에 의해 구동되는 산화물 층(26)의 두께에 대한 하한선이 존재하며, 이는 메모리 셀들 내의 터널 산화물이 불필요하게 두꺼워서 소거 성능 및 효율이 제한되고, 내구성 성능이 제한된다는 것을 의미한다. 그러나, 터널링 산화물을 워드 라인 산화물 및 로직 게이트 산화물과 별도로 형성하는 것은 제조 복잡성, 시간 및 비용을 상당히 증가시킬 수 있다.
동일한 산화물 층이 3개의 장소 모두에서 사용되는 경우, 로직 디바이스에서의 로직 게이트 또는 워드 라인으로서 제어 게이트의 성능에 악영향을 미치지 않으면서도 플로팅 게이트와 제어 게이트 사이에서 메모리 셀 소거 효율을 증가시키는 것이 바람직할 것이다.
전술한 문제점 및 필요성은, 메모리 셀 영역 및 로직 영역을 갖는 기판 상면을 갖는 반도체 기판을 제공하는 단계, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 메모리 셀 영역으로부터 절연된 플로팅 게이트를 형성하는 단계 - 플로팅 게이트는 가장자리에서 종단되는 상면을 포함함 -, 기판 상면의 로직 영역을 따라 연장되는 제1 부분, 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분, 및 플로팅 게이트의 가장자리를 따라 연장되는 제3 부분을 갖는 산화물 층을 형성하는 단계, 산화물 층의 제1 부분을 덮는 제1 부분, 산화물 층의 제2 부분을 덮는 제2 부분, 및 산화물 층의 제3 부분을 덮는 제3 부분을 갖는 비컨포멀 층을 형성하는 단계 - 비컨포멀 층의 제3 부분은 비컨포멀 층의 제1 부분 및 제2 부분의 두께보다 작은 두께를 가짐 -, 비컨포멀 층의 제3 부분을 제거하고 비컨포멀 층의 제1 부분 및 제2 부분을 박형화하지만 완전히 제거하지 않는 에칭을 수행하는 단계, 산화물 층의 제3 부분의 두께를 감소시키는 산화물 에칭을 수행하는 단계 - 산화물 층의 제1 부분 및 제2 부분은 비컨포멀 층의 제1 부분 및 제2 부분에 의해 산화물 에칭으로부터 보호됨 -, 비컨포멀 층의 제1 부분 및 제2 부분을 제거하는 단계, 산화물 층의 제2 부분 상의 제1 부분 및 플로팅 게이트까지 그 위에서 연장되는 제2 부분을 갖는 제어 게이트를 형성하는 단계 - 제어 게이트는 감소된 두께를 갖는 산화물 층의 제3 부분에 의해 플로팅 게이트의 가장자리로부터 절연됨 -, 및 산화물 층의 제1 부분 상에 로직 게이트를 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법에 의해 해결된다.
메모리 디바이스를 형성하는 방법은, 메모리 셀 영역 및 로직 영역을 갖는 기판 상면을 갖는 반도체 기판을 제공하는 단계, 기판 상면의 메모리 셀 영역 위에 수직으로 배치되고 메모리 셀 영역으로부터 절연된 플로팅 게이트를 형성하는 단계 - 플로팅 게이트는 가장자리에서 종단되는 상면을 포함함 -, 기판 상면의 로직 영역을 따라 연장되는 제1 부분, 기판 상면의 상기 메모리 셀 영역을 따라 연장되는 제2 부분, 및 플로팅 게이트의 가장자리를 따라 연장되는 제3 부분을 갖는 제1 산화물 층을 형성하는 단계, 제1 산화물 층의 제1 부분을 덮는 제1 부분, 제1 산화물 층의 제2 부분을 덮는 제2 부분, 및 제1 산화물 층의 제3 부분을 덮는 제3 부분을 갖는 비컨포멀 층을 형성하는 단계 - 비컨포멀 층의 제3 부분은 비컨포멀 층의 제1 부분 및 제2 부분의 두께보다 작은 두께를 가짐 -, 비컨포멀 층의 제3 부분을 제거하고 비컨포멀 층의 제1 부분 및 제2 부분을 박형화하지만 완전히 제거하지 않는 에칭을 수행하는 단계, 제1 산화물 층의 제3 부분을 제거하는 산화물 에칭을 수행하는 단계 - 제1 산화물 층의 제1 부분 및 제2 부분은 비컨포멀 층의 제1 부분 및 제2 부분에 의해 산화물 에칭으로부터 보호됨 -, 플로팅 게이트의 가장자리를 따라 연장되는 제2 산화물 층을 형성하는 단계 - 제2 산화물 층은 제1 산화물 층의 두께보다 작은 두께를 가짐 -, 비컨포멀 층의 제1 부분 및 제2 부분을 제거하는 단계, 제1 산화물 층의 제2 부분 상의 제1 부분 및 플로팅 게이트까지 그 위에서 연장되는 제2 부분을 갖는 제어 게이트를 형성하는 단계 - 제어 게이트는 제2 산화물 층에 의해 플로팅 게이트의 가장자리로부터 절연됨 -, 및 제1 산화물 층의 제1 부분 상에 로직 게이트를 형성하는 단계를 포함한다.
본 발명의 다른 목적들 및 특징들이 명세서, 청구범위 및 첨부 도면의 검토에 의해 명백해질 것이다.
도 1a 내지 도 1f는 공통 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하기 위한 종래의 단계들을 도시하는 측단면도들이다.
도 2a 내지 도 2f는 본 실시형태들에 따른 공통 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는 단계들을 도시하는 측단면도들이다.
도 3a 내지 도 3c는 본 실시형태들에 따른 공통 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는 단계들을 도시하는 측단면도들이다.
본 발명은 공통 기판 상에 메모리 셀들 및 로직 디바이스들을 형성하는 기술로서, 이 기술에서, 메모리 셀용 터널 산화물 및 워드 라인 산화물 및 로직 디바이스용 게이트 산화물로 사용되는 산화물 층이 플로팅 게이트와 제어 게이트 사이를 통과함에 따라 메모리 셀 영역에서 박형화된다.
도 2a 내지 도 2f는 본 발명의 방법의 단계들을 개시한다. 도 1a 내지 도 1d와 관련하여 위에서 설명한 동일한 단계들을 사용하여 공정이 시작된다. 도 1d의 구조물로부터 시작하여, 산화물 에칭을 이용하여 산화물 층(18)의 노출된 부분들(즉, 플로팅 게이트(20a) 아래에 있지 않은 부분들)을 제거한다. 도 2a에 도시된 바와 같이, 산화물 층(26)이 이어서 증착(이는 또한 산화물 영역들(24)을 두껍게 함) 및/또는 산화(이는 산화물 영역들(24)에 영향을 미치지 않음)에 의해 이 구조물 위에 형성된다. 산화물 층(26)은 3개의 부분, 즉 기판 상면의 로직 영역을 따라 연장되는 제1 부분(26a), 기판 상면의 메모리 셀 영역을 따라 연장되는 제2 부분(26b), 및 플로팅 게이트의 측면들 및 예리한 가장자리들(20b)을 따라 연장되는 제3 부분(26c)을 갖는 것으로 고려될 수 있다. 그러나, 폴리실리콘이 산화물 층(26) 위에 증착되기 전에, 산화물 층(26)은 아래 설명되는 방식으로 플로팅 게이트들(20a)에 인접하여 선택적으로 박형화된다. 도 2b에 도시된 바와 같이, 비컨포멀 층(50)이 이 구조물 상에(즉, 산화물 층(26) 및 산화물 영역들(24) 상에) 형성되되, 이 비컨포멀 층(50)은 산화물 층(26)의 평면 영역들에서 목표 두께(T)(예를 들어, 200 내지 1000 Å)를 갖지만, 하지 구조물의 비평면 영역들(즉, 산화물 영역들(24) 및 플로팅 게이트들(20a)과 같은 융기된 구조물들을 따라 연장되는 영역들)에서는 더 작은 두께를 갖는다. 이러한 변화하는 두께를 달성하기 위해, 비컨포멀 층(50)을 형성하는 데 유동성 소재를 이용하는 것이 바람직하다. 비컨포멀 층(50)의 소재의 하나의 비제한적인 예시는 하부 반사 방지 코팅(BARC: bottom anti-reflectant coating) 소재이며, 이는 일반적으로 포토리소그래피 공정 동안 레지스트 계면들에서의 반사율을 감소시키기 위해 사용된다. BARC 소재는 유동성과 습윤성을 가지며, 산화물에 대한 이들의 높은 선택성으로 인해 공정 손상은 최소화하면서 쉽게 에칭되고 제거된다. 비컨포멀 층(50)에 사용될 수 있는 다른 소재들은 포토레지스트 또는 실리콘-온-글래스(SOG: silicon-on-glass)를 포함한다.
비컨포멀 층(50)은, 터널 산화물 부분들 위의 비컨포멀 층(50)의 부분들(즉, 플로팅 게이트들(20a)의 예리한 가장자리들(20b) 주위의 산화물 영역들(24) 및 산화물 층(26c)의 부분들)이 층(50)의 다른(예를 들어, 평면) 부분들에 비해 얇도록 형성된다. 그 후, 도 2c에 도시된 바와 같이, 터널 산화물 부분들을 노출시키기 위해 비컨포멀 층(50)의 부분 에칭이 수행되지만, 층(26)의 평면 부분들이 노출되기 전에 에칭이 중단된다. 비컨포멀 층(50)이 포토레지스트로 형성되지 않는 경우, 증가된 공정 마진을 위해 이러한 에칭으로부터 비컨포멀 층(50)의 추가적인 보호를 제공하기 위해, 선택적인 포토레지스트 층이 층(50)의 부분적 에칭 전에 로직 영역(16)에 형성될 수 있지만 메모리 셀 영역(14)으로부터는 제거될 수 있다. 이어서, 도 2d에 도시된 바와 같이, 산화물 에칭이 산화물(26 및 24)의 노출된 부분들에 대해 수행되어, 층(26)(즉, 층 부분(26c)), 및 플로팅 게이트들(20a)의 예리한 가장자리들(20b)에 인접한 산화물 영역(24)의 두께가 감소되어, 메모리 셀용 터널 산화물로서 기능할 박형화된 산화물 층(26d)이 얻어진다. 비컨포멀 층(50)은 형성될 로직 게이트들 및 제어 게이트들 아래에 존재하게 될 부분들을 포함하여, 이러한 산화물 에칭으로부터 층(26)의 평탄한 부분들을 보호한다.
이어서, 층(50)의 남아 있는 부분들을 제거하기 위해 에칭이 수행된다. 도 2e에 도시된 바와 같이, 폴리 블록들(28a)로부터 형성된 제어 게이트들 및 폴리 블록들(28b)로부터 형성된 로직 게이트들을 형성하기 위해, 도 1e를 참조하여 위에서 설명한 폴리 층 증착 및 패터닝이 수행된다. 제어 게이트들(28a)은 박형화된 산화물 층(26d)에 의해 플로팅 게이트의 예리한 가장자리들(20b)로부터 이격된다. 도 1f를 참조하여 위에서 설명한 나머지 단계들이 수행되어, 도 2f에 도시된 최종 구조물을 생성하게 된다. 바람직하게는, 단일 주입이 메모리 셀 영역(14)에 드레인 영역들(34)과, 로직 영역(16)에 소스 영역들(36) 및 드레인 영역들(38)을 동시에 형성하기 위해 이용된다. 그에 따른 구조물은 제1 두께를 갖는 산화물 층(26)에 의해 기판(10)으로부터 절연된 로직 게이트들(28b) 및 제어 게이트들(28a), 및 제1 두께보다 작은 제2 두께를 갖는 박형화된 부분들(26d)에 의해 플로팅 게이트들(20a)의 예리한 가장자리들(20b)로부터 절연된 제어 게이트들(28a)을 갖는다. 이러한 구조물은 로직 디바이스들의 성능을 손상시키거나 제어 게이트들(28a) 아래의 기판의 채널 영역 부분의 전도성을 제어하는 제어 게이트들(28a)의 능력에 악영향을 미치지 않고, 메모리 셀의 소거 효율 및 성능을 향상시킨다.
도 3a 내지 도 3c는 도 2d의 구조물로부터 시작하는 대안적인 실시형태를 도시한다. 그러나, 플로팅 게이트들의 예리한 가장자리들(20b)에서 산화물 층 부분(26c)을 박형화하기 위해 산화물 에칭을 수행하는 대신에, 도 3a에 도시된 바와 같이, 에칭이 수행되어 산화물 층 부분(26c)을 전체적으로 제거하여, 플로팅 게이트들(20a)의 예리한 가장자리들(20b)을 노출시킨다. 이어서, 새로운 산화물 층(52)이 노출된 예리한 가장자리들(20b) 상에 산화물 증착 및/또는 산화에 의해 형성된다. 도 2e 및 도 2f를 참조하여 위에서 설명한 나머지 처리 단계들이 수행되어, 도 3c의 최종 구조물을 생성하게 된다. 새로운 산화물 층(52)은 메모리 셀들에 대한 터널 산화물 층으로서 역할을 한다. 이 실시형태에서, 플로팅 게이트의 예리한 가장자리(20b) 상에서 원래 형성된 산화물을 제거하고, 형성되고 있는 디바이스의 다른 영역들의 임의의 절충이나 고려 없이도 선택될 수 있는, 두께가 원래의 산화물 두께보다 작은, 더 얇은 새로운 산화물 층으로 대체함으로써, 박형화된 터널 산화물이 달성된다.
본 발명은 위에서 설명되고 본원에 예시된 실시형태(들)로 제한되는 것이 아니라, 첨부된 청구범위의 범주 내에 있는 임의의 그리고 모든 변형들을 포괄한다는 것이 이해될 것이다. 예를 들어, 본원에서의 본 발명에 대한 언급은 임의의 청구항 또는 청구항 용어의 범위를 제한하도록 의도되는 것이 아니라, 대신에 단지 하나 이상의 청구항에 의해 포함될 수 있는 하나 이상의 특징을 언급한다. 위에서 설명한 재료들, 프로세스들, 및 수치 예들은 단지 예시적인 것일 뿐이며, 청구범위를 제한하는 것으로 간주되어서는 안 된다. 또한, 청구범위 및 명세서로부터 자명한 바와 같이, 모든 방법의 단계들이 도시된 또는 청구되는 정확한 순서로 수행될 필요가 있는 것은 아니다.
본원에서 사용된 바와 같이, 용어 "~ 위에" 및 "~ 상에" 둘 모두는 "직접적으로 ~ 상에"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)와 "간접적으로 ~ 상에"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)를 포괄적으로 포함한다는 것에 유의하여야 한다. 마찬가지로, 용어 "인접한"은 "직접적으로 인접한"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 인접한"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "~에 실장되는"은 "직접적으로 ~에 실장되는"(어떠한 중간 재료들, 요소들 또는 공간도 사이에 배치되지 않음)과 "간접적으로 ~에 실장되는"(중간 재료들, 요소들 또는 공간이 사이에 배치됨)을 포함하고, "전기적으로 결합되는"은 "직접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 어떠한 중간 재료들 또는 요소들도 사이에 없음)과 "간접적으로 ~에 전기적으로 결합되는"(요소들을 함께 전기적으로 접속시키는 중간 재료들 또는 요소들이 사이에 있음)을 포함한다. 예를 들어, "기판 위에" 어떤 요소를 형성하는 것은 그 사이에 중간 재료들/요소들 없이 기판 상에 해당 요소를 직접적으로 형성하는 것 및 그 사이에 하나 이상의 중간 재료/요소를 두고 기판 상에 해당 요소를 간접적으로 형성하는 것을 포함할 수 있다.

Claims (18)

  1. 메모리 디바이스를 형성하는 방법으로서,
    메모리 셀 영역 및 로직 영역을 갖는 기판 상면을 갖는 반도체 기판을 제공하는 단계;
    상기 기판 상면의 상기 메모리 셀 영역 위에 수직으로 배치되고 상기 메모리 셀 영역으로부터 절연된 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트는 가장자리에서 종단되는 상면을 포함함 -;
    상기 기판 상면의 상기 로직 영역을 따라 연장되는 제1 부분, 상기 기판 상면의 상기 메모리 셀 영역을 따라 연장되는 제2 부분, 및 상기 플로팅 게이트의 상기 가장자리를 따라 연장되는 제3 부분을 갖는 산화물 층을 형성하는 단계;
    상기 산화물 층의 상기 제1 부분을 덮는 제1 부분, 상기 산화물 층의 상기 제2 부분을 덮는 제2 부분, 및 상기 산화물 층의 상기 제3 부분을 덮는 제3 부분을 갖는 비컨포멀 층을 형성하는 단계 - 상기 비컨포멀 층의 상기 제3 부분은 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분의 두께보다 작은 두께를 가짐 -;
    상기 비컨포멀 층의 상기 제3 부분을 제거하고 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분을 박형화하지만 완전히 제거하지 않는 에칭을 수행하는 단계;
    상기 산화물 층의 상기 제3 부분의 두께를 감소시키는 산화물 에칭을 수행하는 단계 - 상기 산화물 층의 상기 제1 부분 및 상기 제2 부분은 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분에 의해 상기 산화물 에칭으로부터 보호됨 -;
    상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분을 제거하는 단계;
    상기 산화물 층의 상기 제2 부분 상의 제1 부분 및 상기 플로팅 게이트까지 그 위에서 연장되는 제2 부분을 갖는 제어 게이트를 형성하는 단계 - 상기 제어 게이트는 상기 감소된 두께를 갖는 상기 산화물 층의 상기 제3 부분에 의해 상기 플로팅 게이트의 상기 가장자리로부터 절연됨 -; 및
    상기 산화물 층의 상기 제1 부분 상에 로직 게이트를 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법.
  2. 제1항에 있어서,
    상기 플로팅 게이트의 상기 상면이 오목하고 상기 가장자리가 예리한 가장자리가 되도록 상기 플로팅 게이트의 상기 상면을 산화시키는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  3. 제1항에 있어서, 상기 제어 게이트를 형성하는 단계 및 상기 로직 게이트를 형성하는 단계는,
    상기 산화물 층의 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분 상에 폴리실리콘 층을 형성하는 단계; 및
    상기 폴리실리콘 층의 일부분들을 선택적으로 제거하여 상기 폴리실리콘 층의 제1 부분을 상기 제어 게이트로 형성하고, 상기 폴리실리콘 층의 제2 부분을 상기 로직 게이트로 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법.
  4. 제1항에 있어서,
    상기 플로팅 게이트의 단부에 인접하게 상기 기판 내에 제1 소스 영역을 형성하는 단계;
    상기 제어 게이트의 단부에 인접하게 상기 기판 내에 제1 드레인 영역을 형성하는 단계;
    상기 로직 게이트의 제1 단부에 인접하게 상기 기판 내에 제2 소스 영역을 형성하는 단계; 및
    상기 로직 게이트의 제2 단부에 인접하게 상기 기판 내에 제2 드레인 영역을 형성하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  5. 제4항에 있어서, 상기 제1 드레인 영역, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 형성하는 단계는, 주입 공정에 의해 동시에 수행되는, 메모리 디바이스를 형성하는 방법.
  6. 제1항에 있어서, 상기 비컨포멀 층은 유동성 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  7. 제1항에 있어서, 상기 비컨포멀 층은 BARC 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  8. 제1항에 있어서, 상기 비컨포멀 층은 포토레지스트 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  9. 제1항에 있어서, 상기 비컨포멀 층은 실리콘-온-글래스 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  10. 메모리 디바이스를 형성하는 방법으로서,
    메모리 셀 영역 및 로직 영역을 갖는 기판 상면을 갖는 반도체 기판을 제공하는 단계;
    상기 기판 상면의 상기 메모리 셀 영역 위에 수직으로 배치되고 상기 메모리 셀 영역으로부터 절연된 플로팅 게이트를 형성하는 단계 - 상기 플로팅 게이트는 가장자리에서 종단되는 상면을 포함함 -;
    상기 기판 상면의 상기 로직 영역을 따라 연장되는 제1 부분, 상기 기판 상면의 상기 메모리 셀 영역을 따라 연장되는 제2 부분, 및 상기 플로팅 게이트의 상기 가장자리를 따라 연장되는 제3 부분을 갖는 제1 산화물 층을 형성하는 단계;
    상기 제1 산화물 층의 상기 제1 부분을 덮는 제1 부분, 상기 제1 산화물 층의 상기 제2 부분을 덮는 제2 부분, 및 상기 제1 산화물 층의 상기 제3 부분을 덮는 제3 부분을 갖는 비컨포멀 층을 형성하는 단계 - 상기 비컨포멀 층의 상기 제3 부분은 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분의 두께보다 작은 두께를 가짐 -;
    상기 비컨포멀 층의 상기 제3 부분을 제거하고 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분을 박형화하지만 완전히 제거하지 않는 에칭을 수행하는 단계;
    상기 제1 산화물 층의 상기 제3 부분을 제거하는 산화물 에칭을 수행하는 단계 - 상기 제1 산화물 층의 상기 제1 부분 및 상기 제2 부분은 상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분에 의해 상기 산화물 에칭으로부터 보호됨 -;
    상기 플로팅 게이트의 상기 가장자리를 따라 연장되는 제2 산화물 층을 형성하는 단계 - 상기 제2 산화물 층은 상기 제1 산화물 층의 두께보다 작은 두께를 가짐 -;
    상기 비컨포멀 층의 상기 제1 부분 및 상기 제2 부분을 제거하는 단계;
    상기 제1 산화물 층의 상기 제2 부분 상의 제1 부분 및 상기 플로팅 게이트까지 그 위에서 연장되는 제2 부분을 갖는 제어 게이트를 형성하는 단계 - 상기 제어 게이트는 상기 제2 산화물 층에 의해 상기 플로팅 게이트의 상기 가장자리로부터 절연됨 -; 및
    상기 제1 산화물 층의 상기 제1 부분 상에 로직 게이트를 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법.
  11. 제10항에 있어서,
    상기 플로팅 게이트의 상기 상면이 오목하고 상기 가장자리가 예리한 가장자리가 되도록 상기 플로팅 게이트의 상기 상면을 산화시키는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  12. 제10항에 있어서, 상기 제어 게이트를 형성하는 단계 및 상기 로직 게이트를 형성하는 단계는,
    상기 제1 산화물 층의 상기 제1 부분, 상기 제2 부분 및 상기 제3 부분 상에 폴리실리콘 층을 형성하는 단계; 및
    상기 폴리실리콘 층의 일부분들을 선택적으로 제거하여 상기 폴리실리콘 층의 제1 부분을 상기 제어 게이트로 형성하고, 상기 폴리실리콘 층의 제2 부분을 상기 로직 게이트로 형성하는 단계를 포함하는, 메모리 디바이스를 형성하는 방법.
  13. 제10항에 있어서,
    상기 플로팅 게이트의 단부에 인접하게 상기 기판 내에 제1 소스 영역을 형성하는 단계;
    상기 제어 게이트의 단부에 인접하게 상기 기판 내에 제1 드레인 영역을 형성하는 단계;
    상기 로직 게이트의 제1 단부에 인접하게 상기 기판 내에 제2 소스 영역을 형성하는 단계; 및
    상기 로직 게이트의 제2 단부에 인접하게 상기 기판 내에 제2 드레인 영역을 형성하는 단계를 더 포함하는, 메모리 디바이스를 형성하는 방법.
  14. 제13항에 있어서, 상기 제1 드레인 영역, 상기 제2 소스 영역 및 상기 제2 드레인 영역을 형성하는 단계는, 주입 공정에 의해 동시에 수행되는, 메모리 디바이스를 형성하는 방법.
  15. 제10항에 있어서, 상기 비컨포멀 층은 유동성 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  16. 제10항에 있어서, 상기 비컨포멀 층은 BARC 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  17. 제10항에 있어서, 상기 비컨포멀 층은 포토레지스트 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
  18. 제10항에 있어서, 상기 비컨포멀 층은 실리콘-온-글래스 소재로 형성되는, 메모리 디바이스를 형성하는 방법.
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