JP5140219B2 - 半導体回路に一連の半導体メモリの浮動ゲートメモリセルを形成する自己調整方法 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、分割ゲート型の一連の半導体浮動ゲートメモリを形成する自己調整、即ち、自動調整方法に関する。
【０００２】
【発明の背景】
浮動ゲートを用いてそれに電荷を記憶する不揮発性半導体メモリセル及び半導体回路基板に形成されるそのような不揮発性メモリセルのメモリアレイは当業界では周知である。概して、そんな不揮発性メモリセルは分割（スプリット）ゲート型、積み重ね（スタック）ゲート型又はそれらの組み合わせであった。
【０００３】
半導体浮動ゲートメモリセルアレイの製造可能性に直面する問題の１つは、ソース、ドレーン、制御ゲート及び浮動ゲートのような各種の構成要素の調整（整列）であった。半導体処理の集積化のデザインルールが軽減するに連れて、最小リトグラフ特徴、即ち、正確な調整の必要性を軽減させることがますます決定的になっている。各種部品の調整もまた半導体製品の製造歩留まりを決定する。
【０００４】
自己調整は当業界では周知である。自己調整は１つ又はそれ以上の材料を要する１つ又はそれ以上の処理段階に関し、当該段階的処理においては特性が互いに自動的に調整されるようにされる。従って、本発明は浮動ゲートメモリセル型の半導体メモリアレイの製造を行うための自己調整技術を用いる。
【０００５】
分割ゲートアーキテクチャにおいて制御ゲートＦＥＴは、ソース側注入ＦＬＡＳＨセルに関するプログラミング注入効率への影響に加えて、ミラーセル妨害において主要な役割を演じることが知られている。Ｌｃｇ（いわゆるＷＬ（ワードライン）ポリマー長、即ち、チャンネルをおおって配置される制御又は選択ゲートの長さ）に関する良好な処理制御は、制御ゲート装置の完全なターンオフ（停止）を保証し、従ってプログラミング（プログラム妨害）中のミラーセルのあらゆる妨害を効率的に防止し得る。本発明は、より良いプログラム妨害特性を有する制御ゲート装置の改良された完全遮断で自己調整ＦＬＡＳＨセルを実現する方法である。本発明はまたそのような装置でもある。
【０００６】
【課題を解決するための手段】
本発明においてＷＬ（制御・選択ゲート）ポリマー長は、写真リトグラフ処理によって制御される。同処理は、スぺーサエッチング（食刻）処理によって形成されるＷＬポリマーと比較してＷＬポリマー長につき優れた調整可能性及び制御性を与える。写真処理の厳重な制御は論理技術の副産物であるので、従って本発明はＷＬポリマー長につきより良い制御、従ってミラーセルのプログラム妨害に関してより良い抑制を提供する。本発明の付加的利点は、同一ウエーハに異なったＷＬポリマー長のセルを形成し得ることである。
【０００７】
本発明はまた実質的に長方形又は平坦な側壁部分を有するＷＬポリマーの形成に帰着し、それは側壁スぺーサの形成又はＷＬ対ＢＬ（ビットライン）及びＷＬ対ソースブロックのショート問題の処理面でより容易によりよく制御することを可能にする。さらに、ＷＬポリマーは、スぺーサエッチングよりはむしろＷＬ溝（トレンチ）によって限定される。従って、メモリセルは、絶縁又は酸化物対能動溝形状に起因するＷＬ・ＷＬショートを受けつけず、ＷＬポリマーは、ＷＬストラップ（帯状体）の接触形成をより容易にする（ＷＬラップを要しない）平坦面を有する。本発明はさらに、例えば、ＷＬ寸法の写真リトグラフ限定後決定的な寸法検査につき「現像後検査」を行う任意選択を可能にする点で先行技術に対して利点を有する。もし、決定的寸法ＷＬの制御が目標を外れるならば、誤差が発見されて、この決定的寸法を正確に定めるために再加工がなされ得る。
【０００８】
本発明は一連の電気的にプログラマブルかつ消去可能なメモリ装置であって、それは第１電導型の半導体材料の回路基板と、該基板に形成される、隔置された絶縁区域であって、実質的に互いに平行に第１方向に延びる、隣接絶縁区域の各対間に能動区域を有する絶縁区域とを含む。該能動区域の各々が第１方向に延びる複数のメモリセルを含む。該メモリセルの各々が、第２電導型の回路基板で形成される、隔置された第１及び第２ターミナルであって、その間の該基板に形成されるチャンネル区域を有する第１及び第２ターミナルと、前記基板の上方に配置される第１絶縁層であって、前記チャンネル区域上部を含む第１絶縁層と、前記第１絶縁層の上方に配置される、前記チャンネル区域の一部及び該第２ターミナルの一部分の上部に延びる電導浮動ゲートと、該浮動ゲートの上方に隣接して配置される第２絶縁層であって、それを通過する電荷のファウラーノルドハイムのポテンシャル突き抜け（トンネリング）を可能にする厚さを有する第２絶縁層と、第１及び第２部分を有する電導制御ゲートを含む。該第１部分が実質的に平坦な側壁部分を有すると共に該浮動ゲートから絶縁されてそれに隣接して配置されかつ該第２部分が該実質的に平坦な側壁部分に連結されると共に該浮動ゲートから絶縁されてその上方に配置される、実質的にスペーサである。
【０００９】
別の面による本発明は、半導体回路基板に一連の半導体メモリの浮動ゲートメモリセルを形成する自己調整方法であって各メモリセルが浮動ゲート、第１ターミナル及び第２ターミナルであってその間にチャンネル区域を有する第１ターミナル及び第２ターミナルと、制御ゲートとを有する。同方法では、実質的に互いに平行で第１方向に延びる該基板に複数の隔置された絶縁区域を形成し、隣接絶縁区域の各対間に能動区域を有し、該能動区域がそれぞれ該半導体基板上の第Ｉ層の絶縁材料と、第１層の絶縁材上の第１層の電導材料とを含むようにされる。実質的に互いに平行でかつ実質的に該第１方向に垂直な第２方向に延びる該能動区域及び分離区域を横切って隔置される複数の第１溝を形成し、該第１溝の各々が該能動区域の各々の該電導材料の第１層を露出するようにされる。電導材料の該第１層の上方でそれに隣接して配置される該能動区域の各々に絶縁材料の第２層を形成する。各々が実質的に平行な側壁部分を有する該第２電導材料のブロックを形成するために該第１溝の各々を第２電導材料で満たし、該能動区域の各々につき該ブロックの各々が該絶縁材料の該第２層に隣接すると共に該基板から絶縁されるようにされる。該第２方向に沿った実質的に平坦な側壁部分の各々に密接しかつそれに連続する電導材料の側壁スペーサを形成し、各能動区域につき各スペーサが絶縁材料の該第２層及び絶縁材料の該第１層の上方に配置されるようにされる。該基板に複数の第１ターミナルを形成し、該能動区域の各々において該第１ターミナルの各々が該ブロックの１つに隣接するようにされる。該基板に複数の第２ターミナルを形成し、該能動区域の各々において該第２ターミナルの各々が該第１ターミナルから隔置されると共に電導材料の該第１層の下方になるようにされる。
【００１０】
さらに他の面によると本発明は、実質的に互いに平行で第１方向に延びる該基板に複数の隔置された絶縁区域を形成し、隣接絶縁区域の各対間に能動区域を設けるようにさせる。実質的に互いに平行でかつ実質的に該第１方向に垂直な第２方向に延びる該能動区域及び絶縁区域を横切って隔置される複数の第１溝を形成する。該第１溝に隣接すると共に絶縁材料の第１層をおおって配置される該能動区域の各々に電導材料の第１層を形成する。電導材料の該第１層の上方でそれに隣接して配置される該能動区域の各々に絶縁材料の第２層を形成する。各々が実質的に平行な側壁部分を有する該第２電導材料のブロックを形成するために該第１溝の各々を第２電導材料で満たし、該能動区域の各々につき該ブロックの各々が該絶縁材料の該第２層に隣接すると共に該基板から絶縁されるようにされる。該第２方向に沿った実質的に平坦な側壁部分の各々に密接しかつそれに連続する電導材料の側壁スペーサを形成する。各能動区域につき各スペーサが絶縁材料の該第２層及び絶縁材料の該第１層の上方に配置されるようにされる。該基板に複数の第１ターミナルを形成し、該能動区域の各々において該第１ターミナルの各々が該ブロックの１つに隣接するようにされる。該基板に複数の第２ターミナルを形成し、該能動区域の各々において該第２ターミナルの各々が該第１ターミナルから隔置されると共に電導材料の該第１層の下方になるようにされる。
【００１１】
本発明の他の目的及び特徴は、明細書、請求の範囲及び添付図を検討することによって明らかになるであろう。
【００１２】
【実施形態】
図１を参照すると、半導体回路基板１０の頂部平面図が示される。それは当業界で周知のP型が望ましい。図２に示されるように、２酸化珪素（酸化物）のような絶縁（分離）材料１２の第１層がその上に堆積される。第１絶縁層１２は、酸化又は付着（堆積）（例えば、化学蒸着、即ち、CVD）のような周知の技術によって基盤上に形成され、２酸化珪素（以下酸化物）層を形成する。ポリシリコン１４、即ち、FG poly（ポリマー）が絶縁材料１２の第１層の頂部に付着される。第１絶縁材料１２の第１層上への第１ポリシリコン層１４の堆積及び形成は、低圧CVD、即ち、LPCVDのような周知の処理によってなされ得る。窒化珪素層１８（以下窒化物、即ち、ニトリド）が、望ましくはCVDによってポリシリコン層１４をおおって蒸着される。この窒化物層１８は絶縁形成中の能動区域を限定するのに用いられる。勿論、上記及び以下に記載されるすべてのパラメータはデザインルール及び処理技術生成に依存する。ここで記載されるものは０．１８ミクロン処理に関するものである。しかし、本発明は特定の処理技術生成若しくは以下に述べる処理パラメータのあらゆる特定の数値に限定されないことは当業者には理解されるであろう。
【００１３】
一度第１絶縁層１２、第１ポリシリコン層１４及び窒化珪素１８が形成されてしまうと、適切なフォトレジスト（光硬化）材料１９が 窒化珪素１８上に加えられ、一定の区域（ストライプ１６）からフォトレジスト材料１９を選択的に除去するためにマスキング（遮蔽）段階が行われる。フォトレジスト材料１９が除去されたところでは、窒化珪素１８、ポリシリコン１４及びその下に横たわる絶縁材料層１２が、図３に示すように、標準エッチング技術（即ち、非等方性（異方性）エッチング処理）を用いてＹ方向、即ち、行方向に形成されるストライプ１６の形で食刻除去される。隣接ストライプ１６間の距離Ｗは用いられる処理の最小リトグラフ特性と同程度まで小さくされ得る。フォトレジスト材料１９が除去されないところでは、窒化珪素１８、第１ポリシリコン区域１４及びその下に横たわる絶縁区域１２は維持される。結果的に生じる構成体は図４に示される。以下に述べるように、絶縁区域の形成形成には２つ、即ち、ＬＯＣＯＳ及びＳＴＩの実施形態がある。ＳＴＩ実施形態では、エッチングは基盤１０まで続けられる。
【００１４】
残余のフォトレジスト材料１９を除去するために構成体はさらに処理される。その後、２酸化珪素のような、絶縁材料２０ａ又は２０ｂが区域、即ち、「溝」１６に形成される。
【００１５】
図５に示す構成体を形成するためにニトリド層１８はその後選択的に除去される。当該絶縁は周知のＬＯＣＯＳ処理を経て形成され、局部フィールド酸化物２０ａ（即ち、露出された基盤を酸化することによって）に帰着するか若しくは浅い溝（トレンチ）処理（ＳＴＩ）を経て形成され、区域２０ｂ（例えば、酸化物層を堆積後化学・機械的研磨、即ち、ＣＭＰエッチングによって）に形成される２酸化珪素に帰着し得る。ＬＯＣＯＳ形成中には、局部フィールド酸化物２０ａ形成中ポリマー層１４の側壁を保護するためにスぺーサを要し得ることに注目すべきである。
【００１６】
残余の第１ポリシリコン層１４及びその下に横たわる絶縁区域１２は能動区域を形成する。従って、この時点で、基板１０は能動区域及び絶縁区域の交替（交番）ストライプを有し、絶縁区域がＬＯＣＯＳ絶縁材料２０ａ又は浅い溝絶縁材料２０ｂのいずれかで形成される。図５はＬＯＣＯＳ区域２０ａ及び浅い溝区域２０ｂの双方の形成を示すが、ＬＯＣＯＳ処理（２０ａ）又は浅溝処理（２０ｂ）の一方のみが用いられる。望ましい実施形態では、浅溝２０ｂが形成される。それが望ましいのはより小さいデザインルールでより正確に形成され得るからである。
【００１７】
図５に示す構成体は、自己調整された構成体を表し、自己調整されていない方法によって形成された構成（構造）体よりもコンパクトである。従来方法として周知の図５に示される構成体を形成する非自己調整方法は以下の通りである。絶縁区域２０が先ず基板１０に形成される。これは基板１０に窒化珪素層を堆積し、フォトレジストを付着し、基板１０の選択部分を露出するために第１マスキング段階を用いて窒化珪素をパターン化し、次いでシリコン溝形成及び溝充填を伴うＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて露出された基板を酸化することによって行われ得る。その後、窒化珪素が除去され、２酸化珪素の第１層（ゲート酸化物を形成する）が基板１０をおおって堆積される。第１ポリシリコン層１４がその後ゲート酸化物１２をおおって堆積される。その後、第２マスキング段階を用いて第１ポリシリコン層１４がパターン化されて選択部分が除去される。従って、ポリシリコン１４は絶縁区域２０とは自己調整されずかつ第２マスキング段階を要する。さらに、追加のマスキング段階はポリシリコン１４の各寸法が絶縁区域２０に関して調整公差を有するようにすることを要する。非自己調整方法はニトリド層１８を用いないことに注目すべきである。
【００１８】
自己調整方法又は非自己調整方法のいずれかを用いて造られる図５に示す構成体は下記に従ってさらに処理される。図２及び５の構成体に対して直角の方向から見た図６を参照すると、本発明の次段階の処理が例示される。３つの絶縁層が構造体上に形成される。特に、同構造体の全表面を横切って窒化珪素層２２が堆積され、次にパッド酸化物層２４（ＳｉＯ２）が堆積される。窒化珪素層２２は厚さが約２０００−３０００Ａであり、パッド酸化物層２４の厚さは約２００−４００Ａである。厚さが約８００Ａの窒化珪素層２６が次いで酸化物層２４上に堆積される。
【００１９】
シリコンニトリド２６の頂部に加えられたフォトレジストでＷＬマスキング操作がなされる。マスキング段階が加えられ、そこでは、Ｘ、即ち、列方向でストライプ（即ち、マスキング区域）が限定される。隣接ストライプ間の距離Ｚは製造されるべき装置の必要性によって決められるサイズにされ得る。処理された構成体は３つの「特性（特徴）」、即ち、２つのゲート及び距離Ｚ内の１つの空間を含み得る。フォトレジストは限定されたマスキング区域、即ち、列方向のストライプにおいて除去され、その後周知のエッチング処理を用いてストライプの除去されたフォトレジストの下に横たわる各層２６、２４、２２及び１４が選択的に除去される。特に、パッド酸化物層２４が観察されるまで窒化珪素層２６の露出された部分を除去するためにニトリド異方性エッチング処理が用いられ、それはエッチング止めとして作用し食刻処理を中止させる。その後、ニトリド層２２が観察されるまで露出されたパッド酸化物層２４を除去するために異方性酸化物エッチング段階が用いられ、次いで、ポリシリコン層１４が観察されるまで窒化珪素層２２の露出された部分を除去するために他のニトリド異方性エッチング処理が用いられ、それはエッチング止めとして作用し食刻処理を中止させる。絶縁層１２が観察されまでポリシリコン層（FG poly）１４の露出された部分を除去するために異方性ポリシリコンエッチングが後に続き、それはエッチング止めとして作用する。これらの４つのエッチング処理は、距離Ｚだけ隔置されて絶縁層１２まで下方に延びる第１溝３０の形成に帰着する。最後に、第１溝３０内部に露出されるポリシリコン層１４の各側面は、ＦＧ酸化物側壁２８を形成するために酸化段階で酸化されると共に残余のフォトレジストが除去される。結果的に生じる構成体は図７に示される。
【００２０】
その後ポリシリコン堆積段階が行われ、同段階は第１溝３０をポリシリコンのブロック３２で満たす。第１溝３０の外部に堆積された余分のポリシリコンは、望ましくはCMP逆エッチング処理で除去され、図８に示すように、実質的に頂部ニトリド層２６と同一平面をなすポリシリコンのブロック３２の頂部を残すようにされる。ブロック３２の形状は実質的に長方形である。
【００２１】
図９を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間の空間を形成する）をおおうためにニトリドエッチングマスク（ハードマスクが代替的に用いられ得る）が当該構成体をおおって配置され、露出された代わりの中間区域３４を残すことによって、メモリセルのミラーセット（組）を適合させるに当たって共に関連づけられるブロック３２の対を効率的に選択するようにさせる。代わりの中間区域３３は、結局適合メモリセル対に関する絶縁及びビットライン結合体として役立つ。フォトレジストPRの正確な位置は、その各縁がブロック３２の上方のある位置に設けられる限り決定的ではない。ニトリドエッチング処理（湿式又は乾式）がなされ、次いでニトリド層２６、パッド酸化層２４及び露出された代わりの中間層３４内部のニトリド層２２をエッチング除去するために酸化物エッチング処理及び他のニトリドエッチング処理が続いてなされる。エッチング試薬は選択的試薬なので、ポリシリコン及びFGポリマー(poly)層１４は影響を受けず、第２溝３５が残されその底部にFG poly層１４が露出される。各エッチング処理につき、下に横たわる層はエッチング止めとして作用すると共にPRマスクは代わりの中間区域３３のあらゆるエッチングを防止する。エッチングマスクはその後剥離される。
【００２２】
その後第２溝３５に面するポリマーブロック３２の表面に沿ってニトリドスペーサ３６が形成される。スペーサの形成は当業界では周知であり、構成体の外形をおおって材料を堆積させ、次いで異方性エッチング処理することを伴い、それによって構成体の水平面から当該材料が除去されると同時に構成体の垂直方向面上の同材料は主としてそのまま維持される。従って、ニトリドスペーサ３６の形成は、構成体の露出された表面にニトリドの薄い層を堆積し、次いで、ニトリド層がもはやFG poly層１４をおおわなくなるまで、業界では周知の反応性イオンエッチング（RIE）のような異方性エッチング処理を行うことによって達成される。同処理では酸化珪素２４頂部の窒化珪素２６も同様にエッチングされ、ニトリド２６の平面上に突出するブロック３２を残すようにされ得る。結果的に生じる構成体は図１０に示される。
【００２３】
次の段階は酸化処理であり、図１１に示す通り、同処理はポリシリコン層１４をおおう酸化物層３８及びポリシリコンブロック３２をおおう他の酸化物層４０を形成するために、露出された各ポリシリコン表面（即ち、第２溝３５内部のポリシリコン層１４及びポリシリコンブロック３２）を酸化するものである。この酸化段階は、その側端部はポリシリコン層１４に隣接しかつそれをおおって付着される絶縁層を形成するためにその側端部がFG酸化物側壁２８と結合する、レンズ形状に形成される酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端で上方に突出する鋭い縁４２の形成とに帰着する。同鋭い縁４２及び層２８・３８によって形成された絶縁層の厚さは、そこを通る電荷のファウラーノル・ドハイム（ポテンシャル障壁）突き抜け（トンネリング）を可能にする。図示されてないが、酸化物層３８の形成前に光学ポリマーエッチング処理がなされ得る。この任意選択改変 (カスタマイズ) 式異方性ポリマーエッチング処理は、ポリマー層１４の頂部表面部分を食刻除去するが、ポリマーブロック３２に続く領域の当該頂部面に先細り形状を残し、それが鋭い縁４２の開始を助長する。
【００２４】
その後ニトリドスペーサ３６及びニトリド層２６は、望ましくは湿式エッチング処理（又は他の等方性エッチング処理）を用いて、剥離される。次いで、図12に例示するように、薄いWLポリシリコンスペーサ４４が追加される。WLポリマースペーサ４４は、先ずポリシリコンの薄い層を堆積し、次いで、WLポリマースペーサ４４を除きポリシリコンの薄い層のすべてを除去する、異方性処理（例えば、RIE）を行うことによって形成される。ポリマーブロック３２及び薄いWLポリマースペーサ４４は、制御ゲート（以下に記載される）を形成する。同制御ゲートは対応する鋭い縁４２に面するが、FG酸化物側壁２８及び酸化物層３８によってそれから絶縁される。その後厚い内部側壁スペーサ４６が、酸化物層３８の一部分の上方及び薄いポリマースペーサ４４上に対して形成される。厚い内部側壁スペーサ４６は、酸化物堆積段階による酸化物又はニトリド堆積段階を用いるニトリドのいずれかにより形成され、それに続いて異方性エッチング処理（例えば、RIE）がなされ得る。図１２に示される構成体はニトリド堆積及びエッチング処理を用いて形成され、それもまた頂部層２６のあらゆる残留ニトリドの除去に帰着する。
【００２５】
その後酸化物層２４、３８及び４０の露出された部分を除去するために異方性エッチング処理がなされる。ポリマーエッチング処理がそれに続き、それは第２溝３５の底部においてスペーサ４６間に露出されるポリシリコン層１４の部分を除去する。その後酸化物エッチング段階が行われ、それは基板１０が観察されるまで第２溝３５における絶縁層１２の露出された部分を除去する。次いで酸化処理がなされ、それは酸化物区域４７を形成するために第２溝３５に露出される層１４の側面を酸化する。この同一区域もまた、図２８−３３に関して以下に記載されるように、酸化物堆積及びRIEエッチング処理を通して形成される。ここでの酸化処理はまた、ポリマーブロック３２の頂部表面上の酸化物層４８を形成すると共に第２溝３５の底部において基板１０の表面に沿って酸化された層１２を再形成する。その後適切なイオン埋め込みが基板の全表面に亘ってなされる。イオンが第１二酸化珪素層１２へ侵入するのに十分なエネルギを持つ所では、それらは基板１０に第１区域 (即ち、第２ターミナル) ５０を形成する。他のすべての区域でイオンは、ニトリド層２２、酸化物層４８、ポリマーブロック３２及びニトリド側壁スペーサ４６によって吸収され、そこではそれらは何らの影響も与えない。次いで、内部スペーサ５２がニトリドの堆積によって第２溝３５の側面上に形成され、続いて第２溝３５の側壁を除くすべての面からニトリドを除去するために異方性ニトリドエッチング処理（例えば、RIE）がなされる。ニトリドが例示されているが、スペーサ５２を形成するために酸化物のような他の型の材料も用いられ得る。結果的に生じる構成体は図１３に示される。
【００２６】
酸化物エッチング処理が図１３の構成体になされる。それは下向きにエッチグ止めを形成するポリマーブロック３２まで露出された酸化物層４８を除去すると共にエッチング止めを形成するシリコン基板１０まで下向きに第２溝の酸化物層１２を除去する。次いで、ポリシリコン堆積段階がなされ、それはポリシリコンのブロック５４で第２溝３５を満たす。ポリシリコンは、原位置（インシトゥ）方法又は従来の埋め込みのいずれかによって適切にドーピングされる。第２溝３５の外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理によるエッチングで排除され、図１４に示されるようにポリマーブロック３２と平面をなすポリシリコンブロック５４の頂部を残す。次いで、ポリマーブロック５４及びポリマーブロック３２の頂部表面を酸化するために酸化段階がなされる。
【００２７】
ニトリド フォトレジスト エッチングマスクPRが構成体をおおって設けられ、少なくともニトリド側壁スペーサはおおうが、図１５に例示されるように、ニトリド層２２の残部は露出されたまま残す。次いで、エッチング止めとして作用するポリシリコン層１４（第２溝３５の外部）を露出するためにニトリドエッチングを用いてニトリド層２２の残部が除去される。ポリマーブロック３２対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が続いてなされる。エッチングマスクPRはその後除去され、図１６に示される構成体を残すようにされる。
【００２８】
メモリセルを完成するために、ポリマーブロック３２を被覆・包囲するために熱酸化又はCVDにより先ず酸化物層を形成することによってポリマーブロック３２の次にニトリド側壁スペーサが５８形成され、それに続いて同構成体をおおってニトリドの層を堆積し、異方性ニトリドエッチングを行う。次いで、第１区域５０が形成されたのと同一方法で基板に第２区域（即ち、第１ターミナル）を形成するためにイオン埋め込み（例えば、N+）が用いられる。スペーサ５８の次にありかつ基板上に露出された層１２及び酸化物層５６を除去するために酸化物エッチングが続いて行われる。その後タングステン、ニッケル、プラチナ又はモリブデンのような電導金属を用いて金属堆積段階が行われる。構成体は焼鈍され、金属化されたシリコン区域６２を形成するために基板１０の露出された頂部分及び金属化されたシリコン区域６５（それは列方向の電導を容易にする）を形成するためにポリマーブロック３２/５４の露出された頂部分内へホットメタルが流入かつしみ込むことを可能にする。基板１０上の金属化された珪素区域６２は、それがスペーサ５８によって第２区域６０と自己調整されるので、自己調整化珪素化合物（即ち、サリサイド）と呼ばれ得る。ポリマーブロック３２/５４上の金属化された珪素区域６５は概してポリサイドと呼ばれる。残りの構成体に堆積された金属は金属エッチング処理で除去される。BPSG６７のような不動態化膜は全構成体をおおうのに用いられる。サリサイド区域６２上方のエッチング領域を限定するためにマスキング段階が行なわれる。BPSG６７は遮蔽された区域でサリサイド区域６２まで下方に選択的にエッチングされ、結果的に生じる溝は、金属堆積及び平面化逆エッチングによって電導メタル６３で満たされる。サリサイド区域６２は導体６３及び第２区域６０間の伝導（電導）を容易にする。メモリセル行のすべての導体６３をと共に結合するためにメタルマスキングによってビットライン６４がBPSG６７上方に加えられる。最終的なメモリセル構成体は図１７に例示される。第１及び第２区域５0/６０は各セル（ソース及びドレーンが作動中に切替えられ得ることは当業者には周知である）につきソース及びドレーンを形成する。各セルにつきチャンネル区域６６は、ソースおよびドレーン５０/６０中間の基板部分である。ポリマーブロック３２及びポリマースペーサ４４は制御ゲート４４を構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２は、第２区域６０の端に調整された一側面を有し、チャンネル区域６６部分の上方に配置される。ノッチ６８が、浮動ゲート１４の上方を部分的に延びる制御ゲート３２/４４（そこではポリマーブロック３２がポリマースペーサ４４に取り付けられる）の隅に形成される。浮動ゲート１４は、チャンネル区域６６部分の上方にあり、一端において制御ゲート３２/４４によって部分的に重複され、他端で第１区域５０と部分的に重複する。図１７に例示されるように、本発明の処理は互いに映す（模倣）するメモリセルの対を形成する。反映されたメモリセルは、ニトリド内部スペーサ５２及び浮動ゲート１４の両端部端において酸化物層によって互いに絶縁される。
【００２９】
図１８を参照すると、結果的に生じる構成体及び第２区域６０へのビットライン６４の相互接続と、X、即ち、列方向に走る制御ライン３２及び最後に基板１０内の第１区域５０に結合するするソースライン５４との頂部平面図が示される。ソースライン５４（「ソース」の用語は語「ドレーン」と交換できることは当業者によって理解されるべきである）は、全列方向で基板１０と接触、即ち、絶縁区域のみならず能動区域と接触、するが、ソースライン５４は基板１０の第１区域５０とのみ電気的に連結する。さらに、ソースライン５４が連結される第１区域５０は２つの隣接メモリセル間に共有される。同様にビットライン６４が連結される第２区域６０は、メモリセルの異なったミラーセットからの隣接メモリセル間で共有される。
【００３０】
その結果は複数の分割ゲート型の不揮発性メモリセルである。同メモリセルは、浮動ゲート１４と、浮動ゲートに密接するがそれから分離されると共に同一列の他のメモリセル制御ゲートに直接連結する、列の長さに沿って延びる実質的に長方形の構成体に結合されるスペーサである制御ゲート３２と、同様に列方向に延びて同一列方向のメモリセル対の第１区域５0を結合するソースライン５４と、行、即ち、Y方向の沿って延びて同一行方法のメモリセルの第２区域６０を結合するビットライン６４とを有する。制御ゲート、浮動ゲート、ソースライン及びビットラインの形成はすべて自己調整される。不揮発性メモリセルはすべてが米国特許第５，５７２，０５４号に記載されるようなゲートトンネリングを制御する浮動ゲートを有する分割ゲート型からなる。同米国特許の開示は、そのような不揮発性メモリセル及びそれによって形成されるアレイの作動に関して参照することにより本明細書に含まれる。
【００３１】
図１９−２２は図７に例示される構成体を形成する代替処理を例示する。上記望ましい実施形態は、層２６、２４、２２及び１４の第１溝を形成するためにリトグラフ解像（分解）処理を用いる。しかし、図６に例示される構成体から開始して、マスキング段階によって当初限定されるより小さな幅を有する第１溝を定めるためにサブリトグラフ処理がその代わりに用いられ得る。図６に示す構成体から開始して、ニトリド層２６上に２つの追加の層７０及び７２が形成、即ち堆積される。図１９に示される実施形態では層７０はポリシリコン層であり、層７２は酸化物層である。次に、酸化物層７２の頂部にフォトレジスとを加えてWLマスキング処理が行われる。ストライプがX、即ち、列方向で限定されるマスキング段階が加えられる。フォトレジストが限定され選択された区域、即ち、列方向のストライプで除去され、その後酸化物エッチング処理が、第１溝３０を定めるために露出されたストライプの酸化物層７２及びポリマー層７０を選択的に除去するポリマーエッチング処理に続いてがなされる。フォトレジスとを除去するWLフォトストリップ段階が続く。そこでスぺーサ７６が第１溝３０の側面に形成される。スぺーサ７６は酸化物又はポリシリコンのいずれかからなる。図２０に示される実施形態では、スぺーサ７６は従来の堆積処理によってポリシリコンで形成され、それによってポリシリコンの層が構成体上に堆積され、スぺーサ７６を除くポリシリコンを除去するために反応性イオンエッチングが用いられる。最後に、第１溝３０の底部においてニトリド層を除去するためにスぺーサ７６間でニトリドエッチングがなされ、図２０に示す構成体に帰着する。
【００３２】
次に、酸化物層７２及び第１溝３０の底部で酸化物層の露出された部分を除去するためにニトリド層が観察されまでRIE酸化物エッチング段階が行われる。次いで、図２１に示すとおり、第１溝３０内部のニトリド層２２の露出された部分を除去するためにポリマー層１４が観察されるまで厚いニトリドRIE段階がなされる。ポリマーRIEエッチングが続き、それは酸化物層１２が観察されるまで第１溝３０の底部においてポリマー層７０、スぺーサ７６及びポリマー層１４の露出部分が除去される。最後に、FG酸化物側壁２８を形成するために第１溝内部に露出されるポリシリコン層１４のの側面を酸化するために酸化段階が行われる。結果的に生じる構成体は図２２に示され、それは図７で例示された構成体と同一であるが、第１溝３０関してより小さな幅を有する。スぺーサ７６の使用は、第１溝３０の頂部を最初に定めるために用いられるマスキング段階の幅より小さい幅を有する第１溝の形成を可能にする。それは、同処理がサブリトグラフ処理と呼ばれる理由である。
【００３３】
図２３−２７は、ポリマーブロック３２（図２７に示される）外側をおおう酸化物層の追加を除けば、図１１に例示された構成体を形成する代わりの処理を例示する。上記の望ましい実施形態では、図７に示す構成に帰着するためになされる最後の段階は酸化段階である。図８−１１につき上記したそれらの段階を置き換えるために、当該酸化段階前に開始する以下の代替処理が用いられ得る。酸化物側壁２８を形成する酸化段階の代わりに、図２３に示されるように、第１溝３０の側壁の高さに沿って延びる酸化物側壁８０を形成するためにHTO酸化物堆積段階が行われる。ポリシリコン堆積段階が次いで行われ、そこで第１溝をポリシリコンのブロック３２で満たす。第１溝外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理で食刻除去され、図２４に示すように、実質的にニトリド層２６の頂部と平面をなすポリシリコンのブロック３２が残る。
【００３４】
図２５を参照すると、代わりの中間区域３３（それは結局メモリセルの隣接セット間に空間を形成する）をおおうためにニトリドエッチングマスクPR（代わりにハードマスクが用いられ得る）が構成体上方に配置され、露出された代替区域３４を残し、それによってメモリセルを適合させるに当たって共に連合するミラーセットブロック３２の対を効率的に選択する。代替中間区域３３は結局絶縁及び選択された適合メモリーセル対用のビットライン接続体として役立つ。次いで、ニトリドエッチング処理（湿式又は乾式）がなされ、ニトリド層２６及び露出された代替中間区域３４内部のパッド酸化物層２４を食刻除去するために酸化物エッチング処理が続き、底部に露出されたニトリド層２２を有する第２溝３５を残す。各エッチング処理につき、下に横たわる層はエッチング止めとして作用し、PRマスクは代替中間区域３３のあらゆるエッチングを防止する。結果的に得られる構成体は図２５に示される。
【００３５】
次に、図２６に示す通り、ポリマー層１４が観察されるまで第２溝３５の底部から露出されたニトリド層２２を食刻除去するために厚いニトリドエッチング処理が行われる。エッチングマスクPRはその後除去される。その後第２溝３５に面するポリマーブロック３２の表面に沿ってニトリドスぺーサ３６が形成される。ニトリドスぺーサ３６の形成は、構成体の露出された表面に薄いニトリド層を堆積させることによって行われ、ニトリド層がもはやFGポリマー層１４をおおわなくなるまで、当業界で周知の反応性イオンエッチング（RIE）のような、異方性エッチング処理が続く。次の段階は酸化処理であり、そこでは、図２７に示す通り、ポリシリコン層１４上方に酸化物層３８及びポリシリコンブロック３２上方に他の酸化物層を形成するために露出されたポリシリコン表面を酸化する。この酸化段階は、レンズ形状に形成されその側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端において上方に突出する鋭い端部４２の形成とに帰着する。層２８・３８によって形成される鋭い端部４２及び絶縁層の厚さはそれを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示されていないが、酸化物層３８の形成に先立って任意選択的ポリマーエッチング処理が行われ得る。選択的に改変（カスタマイズ）される異方性ポリマーエッチング処理は、ポリマー層１４の頂面の一部を食刻除去するがポリマーブロック３２に隣接する領域の頂面の先細り形状は残し、それは鋭い縁（端部）４２の形成開始を助長する。図１１以降で論じた処理で開始する望ましい実施形態の残余の段階は、最終構成体の形成を完成させるためにその後なされ得る。
【００３６】
図２８−３３は、制御ゲートスぺーサ４４に隣接して浮動ゲート上に、ニトリドの代わりに酸化物で作られるスぺーサ４６を有するメモリセルを形成する代わりの処理を示す。図１２に示す実施形態では、構成体をおおって厚いニトリド層を堆積し、異方性ニトリドエッチング段階を続けることによって形成される。しかし、スぺーサ４６は以下の段階を用いることによって酸化物で形成され得る。薄いポリマースぺーサ４４が形成された後（図１２参照）、図２８に示すように、厚い酸化物層８４が構成体上に堆積される。内部側壁（酸化物）スぺーサ４６を形成する部分を除く酸化物層８４を除去する異方性処理（ＲＩＥ）が後に続く。第２溝３５中央の酸化物層３８の部分と共に酸化物層２４及び４０も同様に除去される。結果的に生じる構成体は図２９に示される。
【００３７】
ポリマーＲＩＥエッチング処理がその後行われ、そこでは第２溝３５の底部に露出されるポリシリコン層１４が除去される。このポリマーエッチング処理はまたポリマーブロック３２及びポリマースぺーサ４４の頂部から小さな部分をも除去する。結果的に生じる構成体は図３０に示される。
【００３８】
次に、浮動ゲート１４になる内部側壁上に酸化部層８６を形成するために露出されたポリシリコンが酸化される。これには構成体の全表面に渡る適切なイオン注入（埋め込み）が続く。イオンが第１二酸化珪素層１２に進入するのに十分なエネルギを有するところでは、その後イオンは基板１０の第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域ではイオンは吸収されて何らの影響も与えない。次に、酸化物又はニトリド堆積のいずれかによって内部側壁スぺーサ８８が第２溝３５の側壁に沿って形成される。図３１に示す実施形態では、内部側壁スぺーサ８８は酸化物堆積によって形成され、内部側壁スぺーサ８８を除き堆積された酸化物を除去する異方性エッチングがそれに続く。この酸化物エッチング段階もまた、基板１０を露出するために第２溝３５底部の露出された酸化物層１２をも除去する。結果的に生じる構成体は図３１に示される。
【００３９】
ポリシリコン堆積段階が次いで行われ、そこでは第２溝３５をポリシリコンのブロック５４で満たす。ポリシリコンは、原位置（イン・シツウ）方法又は従来の注入のいずれかによって適切にドープ（不純物添加）される。第２溝３５外部に堆積された過剰ポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去され、図３２に示されるように、ポリマーブロック３２及びポリマースぺーサ４４の頂部と同一平面のポリシリコンブロック５４の頂部を残すようにされる。次いでポリシリコンブロック５４及びポリマースぺーサ４４の頂面を酸化するために酸化段階がなされる。結果的に生じる構成体は図３２に示される。
【００４０】
エッチング止めとして作用するポリシリコン層１４（第２溝の外部）を露出するためにニトリドエッチング処理が用いられてニトリド層２２の厚い残部を除去するようにされる。ポリマーブロック３２の選択された対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が後に続く。結果的に生じる構成体は図３３に示され、それは図１６に示される望ましい実施形態の構成に対応する。最終的メモリセル構成を完成するために望ましい実施形態の残りの段階が用いられ得る。
【００４１】
図３４−４２はセルのミラーセットを形成する代わりの処理を例示する。この代替処理は、ミラーメモリセルの各対につき、２つに代わって、３つの第１溝３０が形成されることを除き、図６−８に関して記載したものと同一段階で開始される。従って、各メモリセル対につき３つのポリシリコンブロックが形成され、図３４に示す通り、追加のブロックは３２Ａとして識別される。
【００４２】
図３４を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間に空間を形成する）を覆うためにニトリド エッチングマスク フォトレジストＰＲ（ハードマスクが代替的に用いられ得る）が構成体の上方に配置され、露出された代替中間区域３４を残し、それによってメモリセルミラーセットの適合に当り共に連合するブロック３２の対を効果的に選択するようにさせる。代替中間区域３４は結局適応するメモリセルの対につき絶縁及びビットライン接続（結合）体として役立つ。フォトレジストマスクＰＲの正確な位置は、その縁（端部）がブロック３２の上方に位置する限り決定的ではないことに注目すべきである。ニトリドエッチング処理（湿式又は乾式）がなされ、ニトリド層２６、パッド酸化物層２４及び露出された代わりの中間区域３４の内部ニトリド層２２を食刻除去するために酸化物エッチング処理及び他のニトリドエッチング処理がそれに続く。エッチング試薬（腐食液）は選択されたものなので、ポリシリコンのブロック３２及びＦＧポリマー層１４は影響されることなく、各メモリセル対につき一対の第２溝３５を残し、ＦＧポリマー層１４がその底部において露出されるようにされる。各エッチング処理につき下に横たわる層はエッチング止めとして作用し、ＰＲマスクは代替中間区域３３のあらゆるエッチングを防止する。エッチングマスクはその後剥離される。
【００４３】
その後ニトリドスぺーサ３６が、第２溝３５に面するポリマーブロック３２及び３２Ａの表面に沿って形成される。ニトリドスぺーサ３６の形成は構成体の露出された表面上に薄いニトリド層を堆積することによってなされ、第２溝３５の中央でニトリド層がもはやＦＧポリマー層１４をおおわなくなるまで、当業界で周知の反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が続いてなされる。同処理においてシリコン酸化物層２４頂部上方のあるシリコンニトリド２６も同様にエッチングされ、ニトリド２６の平面上方に突出するブロック３２及び３２Ａを残すようにされ得る。結果的に生じる構成は図３５に示される。
【００４４】
次の段階は酸化処理であり、そこでは、図３６に示すように、ポリシリコン層１４上方の酸化物層３８及びポリシリコンブロック３２及び３２Ａ上方の他の酸化物層４０を形成するために、露出されたポリシリコン表面（即ち、第２溝３５内部のポリシリコン層１４及びポリシリコンブロック３２及び３２Ａ）を酸化する。この酸化段階は、ポリシリコン層１４に隣接しかつその上方に配置される絶縁層を形成するためにＦＧ酸化物側壁２８と結合するその側端を有するレンズ形状に形成される酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４との各側端で上方に突出する鋭い縁４２の形成に帰着する。鋭い縁４２及び層２８・３８によって形成される絶縁層の厚さは、それを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示してないが、酸化物層３８の形成に先立って任意選択的ポリマーエッチング処理がなされ得る。この選択的にカストマイズされた異方性ポリマーエッチング処理は、ポリマー層１４の頂面の一部を食刻除去するが、ポリマーブロック３２に近接する領域の当該頂面の先き細り形状を残し、それは鋭い縁４２の形成開始を助長する。
【００４５】
ニトリドスペーサ３６及びニトリド層２６は、望ましくは湿式エッチング処理（又は他の等方性エッチング処理）を用いてその後剥離される。図３７示すように、薄いWLポリシリコンスペーサ４４がその後加えられる。薄いWLポリシリコンスペーサ４４は、先ずポリシリコンの薄い層を堆積し、続いて異方性エッチング処理（例えば、RIE）を行うことによって形成される。同エッチング処理は、ポリマー層２４に沿って、薄いWLポリシリコンスペーサ４４を除くポリシリコンの薄い層のすべてを除去する。ポリマーブロック３２及び薄いWLポリシリコンスペーサ４４の半分が制御ゲート（以下に述べる）を形成する。同制御ゲートは、対応する鋭い縁４２に面するノッチを有するが、FG酸化物側壁２８及び酸化物層３８によって形成される絶縁層によってそれから絶縁される。酸化物堆積のような絶縁堆積段階がその後行なわれ、そこでは酸化物のブロック９０で第２溝３５を満たす。第２溝３５外部に堆積された過剰酸化物は、望ましくはCMP逆エッチング処理で食刻除去され、ポリマーブロック３２及び３２A並びにWLポリマースペーサ４４の頂部と同一平面をなす酸化物ブロック９０の頂部を残す。結果的に生じる構成は図３７に例示される。
【００４６】
ポリシリコン フォトレジスト エッチングマスクPRが構成体上方に設けられ、図３８に例示するように、各メモリセル対につき中央ポリマーブロック３２A及び中央ポリマーブロック３２Aに密接するポリマースペーサ４４のみを露出したまま残す。その後中央ポリマーブロック３２A及び隣接ポリマースペーサ４４を除去するためにポリマーエッチング処理が用いられ、絶縁層１２まで下方に延びる溝９２を形成するようにされる。その後構成体の全面に渡って適切なイオン注入がなされる。イオンが溝９２の第１二酸化珪素層１２へ侵入するのに十分なエネルギを持つところでは、イオンは基板１０に第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域では、イオンはエッチングマスク又は酸化物、ポリマー又はニトリド層によって吸収され、そこではイオンは全く影響を与えない。結果的に生じる構成体は図３８に例示される。
【００４７】
次に、エッチングマスクは剥離除去され、溝９２の側壁に絶縁スペーサ９４が形成される。絶縁スペーサ９４は酸化物スペーサであり、構成体をおおって酸化物層を堆積し、基盤を露出するために溝９２の底部で酸化物層１２のみならずスペーサ９４を除いて堆積された酸化物層を除去するために異方性酸化物エッチングを行うことによって形成されるのが望ましい。ポリシリコン堆積段階がその後行なわれ、ポリシリコンのブロック９６で溝９２を満たすようにされる。ポリシリコンは原位置方法又は従来の注入のいずれかによって適切にドープされる。溝９２外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理で食刻除去され、ニトリド層２２及び酸化物ブロック９０の頂面より僅か下方にポリシリコンブロック３２及び９６並びにポリシリコンスペーサ４４を残す。結果的に生じる構成体は図３９に示される。
【００４８】
ポリマーブロック３２及び９６並びにポリマースペーサ４４の頂面を酸化するために酸化段階が次いで行なわれ、図４０に示すように、こうして酸化物層５６を形成する。エッチング止めとして作用するポリシリコン層１４（ポリマーブロック３２の外部）を露出するようにニトリド層２２の残部を除去するためにニトリドエッチングが続く。ポリマーブロック３２対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が続いてなされる。結果的に生じる構成体は図４１に示される。
【００４９】
メモリセルを完成させるために、ポリマーブロックを被覆・包囲するために熱酸化又はCVDによって酸化物層を先ず形成し、続いて構成体をおおってニトリド層を堆積し、異方性ニトリドエッチングを行うことによって、ニトリド側壁スペーサ５８がポリマーブロック３２の次に形成される。第１区域５０が形成されたのと同一方法で基板に第２区域（即ち、第１ターミナル）を形成するためにその後イオン注入（例えば、Ｎ＋）が用いられる。基板１０を露出するように酸化物層５６、酸化物ブロック９０の頂部分及びスぺーサ９４並びにスぺーサ５８の次の酸化物層１２を除去するために酸化物エッチングが用いられる。ポリマーエッチングがそれに続き、ポリマーブロック３２及び９６の頂部並びにポリマースぺーサ４４を除去する。その後タングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンのような電導金属を用いて金属付着段階がなされる。金属化されたシリコン(サリサイド)区域６２を形成するために構成体は焼鈍され、ホットメタルが流出して基板１０の露出された頂部へしみ出し、金属化されたシリコン（ポリサイド）区域６５（それは列方向の電導を促進する）を形成するためにポリマーブロック３２・９６の露出された頂部へしみ出す。残りの構成体に堆積された金属はメタルエッチング処理により除去される。基板１０上の金属化されたシリコン（サリサイド）区域６２はスぺーサ５８によって第２区域６０に自己調整される。全構成体をおおうためにＢＰＳＧ６７のような不動態化（パシベーション）が用いられる。サリサイド区域６２上方のエッチング領域を限定するためにマスキング段階が行われる。遮蔽された領域のＢＰＳＧ６７がサリサイド区域まで下方に選択的にエッチングされ、結果的に生じる溝が導体金属６３金属蒸着及び平面化逆エッチング処理で満たされる。サリサイド層６２は導体６３及び第２区域６０間の電導を促進する。メモリセル行のすべての導体６３を共に結合するためにビットライン６４がＢＰＳＧ６７上方のメタルマスキングによって加えられる。最終的なメモリセル構成は図４２に例示される。第１及び第２区域５０・６０は各セル（ソース及びドレーンが作動中に切り替えられ得ることは当業者に知られている）につきソース及びドレーンを形成する。
【００５０】
各セルのチャンネル区域６６は、ソース及びドレーン５０・６０の中間にある基板部分である。ポリマーブロック３２及びポリマースぺーサ４４は制御ゲートを構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２は、第２区域６０端に調整された一側面を有し、チャンネル区域６６部分の上方に配置される。部分的に浮動ゲート上方を延びる制御ゲート３２・４４（そこではポリマーブロック３２がポリマースペーサ４４に取付けられる）の隅にはノッチが形成される。浮動ゲート１４は、チャンネル区域６６部分の上方にあり、その一端で部分的に制御ゲート３２・３４によって重複され、その他端で部分的に第１区域５０に重複する。図４２に例示されるように、本発明の処理は互いに映す（反射する）メモリセルの対を形成する。反射されるメモリセルは、浮動ゲート１４の両端の端部で酸化物スペーサ９４及び酸化物層２８によって互いに絶縁される。
【００５１】
本実施形態は、浮動ゲート長がなおフォトリトグラフ段階によって限定されると同時に、エッチングマスクで保護されるのは、マスク開口に露出される浮動ゲートポリマーではなくて浮動ゲートポリマーである点で独特である。ＷＬマスクは、ワードライン、浮動ゲート及びソース寸法を同時に限定する。浮動ゲート長は、スぺーサエッチング処理ではなくてフォトリトグラフ段階によって必然的に決められる。
【００５２】
図４３−５１は、図３４−４２に例示された処理と酷似しているが、さらに自己調整接触機構、即ち、計画（ＳＡＣ）含む。図４３に示すように、絶縁層２２ａ及び２６ａがニトリドに代えて酸化物で形成され、絶縁層２４ａが酸化物に代えてニトリドによって形成される点を除けば、この代替処理は図６に関して記載したものと同一段階で開始する。
【００５３】
ＷＬマスキング操作は、酸化物層２６ａ頂部に加えられるフォトレジストで行われる。マスキング段階が用いられ、そこではストライプ（即ち、マスキング区域）がＸ、即ち、列方向に限定される。フォトレジストは限定されたマスキング区域、即ち、列方向で除去され、その後、エッチング止めとして作用する、絶縁層１２が観察されるまでストライプ内の除去されたフォトレジストの下に横たわるポリマー層１４のみならず、絶縁層２６ａ、２４ａ及び２２ａを選択的に除去するために、周知の異方性酸化物、ポリシリコン及びニトリドエッチング処理が用いられる。これらのエッチング処理は、ミラーメモリセルの各対につき３つの第１溝３０の形成に帰着する。酸化段階が続き、そこでは第１溝３０及び３２Ａ内部に露出されるポリシリコン層の１４の側面が酸化されてＦＧ酸化物側壁２８が形成されるようにされる。その後残りのフォトレジストが除去される。結果的に生じる構成体は図４４に示される。
【００５４】
次いで、ポリシリコン堆積段階がなされ、そこではミラーメモリセルの各対つき外側の２つの溝３０はポリシリコンのブロック３２で満たし、中間の第１溝３０はポリシリコンのブロック３２Ａで満たす。第１溝３０及び３０Ａの外側に堆積された過剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去される。同ＣＭＰ処理は、ＣＭＰ停止層として頂部酸化物層２６ａを用い、実質的に酸化物層２６ａと同一平面のポリシリコンブロック３２及び３２Ａの頂部を残す。その後ポリシリコン逆エッチング段階がなされ、図４６に示すように、ポリマーブロック３２及び３２Ａの頂部を食刻除去するようにさせる。
【００５５】
図４７を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間に空間を形成する）をおおうために酸化物エッチングマスクフォトレジストＰＲ（代わりにハードマスクが用いられ得る）が構成体上方に配置され、露出された代替中間区域３４を残し、それによってメモリセルのミラーセットを適合させるに当たって共に連合するブロック３２の対を効率的に選択する。代替中間区域３３は、結局適合するメモリセルの対に関する絶縁及びビットライン接続として役立つ。フォトレジストマスクＰＲの正確な位置は、その端部がブロック３２上方のある位置に位置づけられる限り決定的ではないことに注目すべきである。酸化物エッチング処理が行われ、ニトリドエッチング処理（湿式又は乾式）がそれに続き、酸化物層２６ａ、ニトリド層２４ａ及び露出された代替中間区域３４内部の酸化物層２２ａを食刻除去するために他の酸化物エッチング処理が続いてなされる。エッチング腐食液が選択的腐食液なので、ポリシリコン及びＦＧポリマー層１４のブロック３２及び３２Ａは影響されず、その底部に露出されたＦＧポリマー層１４と共に各メモリセル対につき一対の第２溝３５を残すようにされる。結果的に生じる構成体は図４７に示される。
【００５６】
エッチングマスクＰＲはそこで剥離される。その後ニトリドスぺーサ３６が第２溝３５の側壁を構成するポリマーブロック３２及び３２Ａに沿って形成される。ニトリドスぺーサ３６の形成は、構成体の露出された表面に薄いニトリド層を堆積することによって完成され、第２溝３５の中央でニトリド層がもはやＦＧポリマー層１４を覆わなくなるまで、当業界では周知の反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が続いてなされる。結果的に生じる構成体は図４８に示される。
【００５７】
次の段階は酸化処理であり、それは、図４９に示されるように、ポリシリコン層１４上方の酸化物層３８及びポリシリコンブロック上方の他の酸化物層４０を形成するために、露出されたポリシリコン表面（即ち、第２溝３５の内部ポリシリコン層１４及びポリシリコンブロック３２及び３２Ａ）を酸化する。この酸化段階は、レンズ形状に形成され、ポリシリコン層１４に隣接しかつその上方に配置される絶縁層を形成するために側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端で上方に突出する鋭い縁４２の形成とに帰着する。層２８・３８によって形成される絶縁層の鋭い縁４２及び厚さは、それを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示されていないが、酸化物層３８の形成前に任意選択的ポリマーエッチング処理がなされ得る。この選択的カストマイズされたポリマーエッチング処理は、ポリマー層１４の頂面の一部分は食刻除去するが、ポリマーブロック３２の次の領域の当該頂面のテーパー（先細り）形状は残し、それは鋭い縁４２の形成開始を助長する。
【００５８】
その後ニトリドスぺーサ３６は、望ましくは湿式エッチング処理（又は他の異方性エッチング処理）を用いて剥離される。その後、図５０に示すように、薄いＷＬポリシリコンスぺーサ４４が加えられる。薄いＷＬポリシリコンスぺーサ４４は、先ずポリシリコンの薄い層を堆積し、それに続く薄いＷＬポリシリコンスぺーサ４４を除く薄いポリシリコン層の全てを除去する異方性エッチング処理（例えば、ＲＩＥ）によって形成される。ポリマーブロック３２及び薄いＷＬポリマースぺーサ４４の半分は、対応する鋭い縁４２に面する制御ゲート（以下に述べる）を形成するが、ＦＧ酸化物側壁２８及び酸化物層３８によって形成される絶縁層によってそれから絶縁される。酸化物堆積のような絶縁堆積段階がそこで行われ、それは酸化物のブロック９０及び構成体上方の厚い酸化物層９１で第２溝３５を満たす。結果的に生じる構成体は図５０に示される。
【００５９】
第２溝３５（酸化物層９１）外部に堆積された過剰の酸化物は、望ましくはＣＭＰ逆エッチング処理で酸化物層２６ａ及び酸化物層４０の大部分に沿って食刻除去され、ニトリド層２４ａ及び酸化物層４０（図５１）と同一平面をなす酸化物ブロック９０の頂部を残すようにされる。ポリマーブロック３２上の酸化物層４０及び酸化物ブロック９０の頂部を除去するために酸化物逆エッチング段階がそこで用いられる。結果的に生じる構成体は図５２に示される。
【００６０】
ポリシリコン フォトレジスト エッチングマスクＰＲが構成体上方に設けられ、図５３に示すように、各メモリセル対につき中央ポリマーブロック３２Ａ及び中央ポリマーブロック３２Ａに密接するポリマースぺーサ４４のみを露出のまま残るようにされる。次いで、中央ポリマーブロック３２Ａ及び隣接するポリマースぺーサ４４を除去するためにポリマーエッチング処理が用いられ、絶縁層１２まで下方に延びる溝９２を形成する。そこで適切なイオン注入が構成体の全面に渡ってなされる。イオンが溝９２の第１二酸化珪素層１２へ進入するのに十分なエネルギを有するところでは、そこでイオンは基板１０内に第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域では、イオンはエッチングマスク又は酸化物層によって吸収され、そこではイオンは何らの影響も与えない。結果的に生じる構成体は図５３に示される。
【００６１】
次にエッチングマスクは剥離され、溝９２の側壁に絶縁スぺーサ９４が形成される。望ましくは絶縁スぺーサ９４は、構成体上方に酸化物の薄い層を堆積し、基板を露出するために溝９２の底部で酸化物層１２のみならず、スぺーサ９４、即ち、酸化物ブロック９０の頂部を除いて堆積された酸化物層を除去するために異方性酸化物エッチングを行うことによって形成される。次いで、ポリシリコン堆積段階がなされ、それは酸化物層９０の頂部上方及びポリマーブロック３２上方を延びるポリシリコンのブロック９６で溝９２を満たす。ポリシリコンは、イン・シツウ方法又は従来の注入のいずれかにより適切にドープされる。溝９２外部に堆積された過剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去され、ニトリド層２４ａの頂面と同一平面をなすポリシリコンブロック９６及び３２の頂部を残す。結果的に生じる構成体は図５４に示される。その後ポリマーブロック３２及び９６の頂部及びポリマースぺーサ４４を除去するためにポリマー逆エッチング処理がなされる。酸化物ブロック９０及び酸化物スぺーサ９４は、図５５に示されるように、ポリマーブロック３２・９６及びポリマースぺーサ４４の頂面の十分上方に延びるように残される。
【００６２】
その後金属化されたポリシリコン（ポリサイド）１００の層が、タングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンのような金属を構成体上方に堆積することによって、ポリマーブロック３２の頂部分に形成される。構成体が焼鈍され、列方向の電導を促進するポリサイド区域１００を形成するために、ホットメタルが流出してポリマーブロック３２・９６の露出された頂部分内へしみ出すことを可能にする。残りの構成体上に堆積された金属は金属エッチング処理により除去される。その後ニトリド１０２のニッケル層が、図５６に示すように、構成体をおおって堆積される。酸化物層２２ａの頂部からニトリド層２４ａ及び１０２を除去し、ニトリド層１０２の残りの頂面を酸化物層２２ａのそれと適合させるようにするためにＣＭＰのようなニトリド逆エッチング処理がなされる。結果的に生じる構成体は図５７に示される。
【００６３】
エッチング止めとして作用するポリシリコン層１４（ポリマーブロック３２の外部）を露出するように、ミラーセルセットのいずれかの側から酸化物層２２ａの残っている露出された部分を除去するために異方性酸化物エッチング処理が用いられる。ポリマーブロック３２対外部のポリシリコン層１４の残っている露出された部分を除去するためにポリマーエッチング処理が続いて行われる。その後ポリマーブロック３２対外部の酸化物層１２の残っている露出された部分を除去するために任意選択的に酸化物エッチング処理が用いられる。結果的に生じる構成体は図５８に示される。
【００６４】
メモリセルを完成させるために、ポリマーブロック３２を被覆・包囲するように熱的酸化又はＣＶＤにより酸化物層１０４の層を先ず形成することによって、ポリマーブロック３２の次にニトリド側壁スぺーサ５８が形成される。そこでニトリド層が構成体上方に堆積され、スぺーサ５８を除くすべてのニトリドを除去するために異方性ニトリドエッチングが行われる。薄い酸化物層１０４のあらゆる露出された部分を除去するために薄い酸化物エッチングが行われる。結果的に生じる構成体は図５９に示される。
【００６５】
第１区域５０が形成されたのと同一方法で基板に第２区域６０（即ち、第１ターミナル）を形成するためにイオン注入（例えば、Ｎ＋）がそこで用いられる。その後金属化されたシリコン（サリサイド）６２の層が、構成体の上方に金属を堆積することによって側壁スぺーサ５８の次に基板１０の頂部に形成される。構成体は焼鈍され、ホットメタルが流出し、サリサイド区域６２を形成するように基板１０の露出された頂部内にしみ出すことを可能にする。残りの構成体上に堆積された金属はメタルエッチング処理によって除去される。基板上のサリサイド区域６２は、スぺーサ５８によって第２区域６０に自己調整される。結果的に生じる構成体は図６０に示される。
【００６６】
全構成体をおおうためにPBSG６７のような不動態化が用いられる。サリサイド区域６２をおおうエッチング領域を限定するためにマスキング段階が行なわれる。対にされたメモリセルの隣接セット間に形成されるサリサイド領域６２上方に理想的に中央に置くと共に同領域より広い接触開口を作るために、マスクされた領域内でPBSG６７が選択的にエッチングされる。ニトリド層１０２は、このエッチング処理からポリマーブロック３２及びポリサイド層１００を保護するのに役立つ。接触開口はそこで金属堆積及び平坦化逆エッチングによって導体金属６３で満たされ、それによってニトリドスペーサ５８（即ち、自己調整された接触機構、SAC）によりサリサイド領域６２に自己調整される接触導体６３を形成するために、対にされた隣接メモリセルセットのニトリドスペーサ５８間の全領域が堆積された金属で満たされる。サリサイド領域６２は各導体６３及び第２領域６０間の電導を促進する。メモリセル行内のすべての導体６３を共に結合するためにビットライン６４がBPSG６７をおおう金属マスキングによって加えられる。最終的メモリセル構成体は図６１に示される。
【００６７】
自己調整された接触機構（SAC）は、対にされたメモリセルの隣接セット間の最少空間要件に関する重要な抑制を除去する。特に、図６１はサリサイド領域６２をおおって完全に中央に置く接触領域（従って、導体６３）を例示するが、現実にはサリサイド領域６２に関して何らかの望ましくない水平偏移なしに接触開口を形成することは非常に困難である。もし、接触領域（接点）６３でスペーサ５８間の空間を満たすのを妨げるのに十分なほど水平偏移が大きくなるならば、不完全な接触が起こり得る。図１７に例示される実施形態で用いられるもののような非自己調整接触機構では、BPSG形成前に構成体をおおうニトリドの保護層がなく、もし接点６３がポリサイド層６５及びポリマーブロック３２を超えて変移しかつ形成されるならば、電気的ショートが起こり得る。非自己調整接触機構の電気的ショートを防止するためには、接触領域における可能な最大偏移でさえも開口がニトリドスペーサ５８まで又はそれを超えて延びないように、接触開口はニトリドスペーサから十分離れて形成される。勿論これは、対にされたミラーセルの隣接セット間に十分な許容距離を与えるためには、図１７に示す実施形態に対してスペーサ５８間の最少距離につき制限を与えるものである。
【００６８】
図６１の実施形態で用いられるSACは、BPSGの下に材料（ニトリド層１０２）の保護層を用いることによってこの制限を排除するものである。この保護層を用いることで、たとえ形成中に接触開口の著しい（有意の）水平偏移があるとしても、接触開口とサリサイド区域６２との重複があることを保証するために十分な幅でBPSG2接触開口が形成される。ニトリド層１０２は、接点６３部分間に何らのショートがなく、それらがポリマーブロック３２又はポリサイド層１００上方に形成されることを可能にする。広い接触開口は、接点６３がスペーサ５８間の非常に狭い空間を完全に満たしてサリサイド区域６２との良好な電気的接触を与えることを保証する。従って、スペーサ５８間の接触領域の幅が最小化され、総合的セル寸法の縮小を可能にする。SCAは本出願に例示されたあらゆる方法で用いられ得ることに注目すべきである。
【００６９】
図６１に示すように、第１及び第２区域５０・６０は各セルにつきソース及びドレーンを形成する（当業者にとってソース及びドレーンが作動中切替えられ得ることは公知である）。各セルにつきチャンネル区域６６は、ソース及びドレーン５０・６０の中間にある基板部分である。ポリマーブロック３２及びポリマースペーサ４４は、制御ゲートを構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２・４４は第２区域６０の端に調整される一側面を有し、チャンネル区域６６の一部をおおって配置される。ノッチ６８が制御ゲートの隅に形成され、それは浮動ゲート１４（浮動ゲート１４の鋭い縁４２はノッチの68内へ延びる）おおって部分的に延びる。浮動ゲート１４は、チャンネル区域６６の一部をおおい、その一端で制御ゲート３２・４４と部分的に重複し、その他端で第１区域と部分的に重複する。図６１に示されるように、本発明の処理は互いに反映するメモリセルの対を形成する。反映されるメモリセルの各対は、酸化物層１０４及びニトリドスぺーサ５８によって反映されるメモリセルの隣接対から絶縁される。
【００７０】
この実施形態は、浮動ゲート長はなおフォトリトグラフ段階によって限定されるが、同時にエッチングマスクによって保護されるものはマスク開口に露出されている浮動ゲートポリマーではなくて浮動ゲートポリマーである点で独特である。ＷＬマスクは、ワードライン、浮動ゲート及びソース寸法を同時に限定する。さらに、本実施形態は導体６３を適切なサリサイド区域６２（それは第２区域６０に自己調整される）に対して調整する自己調整される接触機構を利用する。従って、メモリセルのすべての決定的構成要素、即ち、浮動ゲート、第１ソース区域、ワードライン（制御ゲート）及び接触導体は全て共に自己調整される。また、本実施形態は、本明細書に記載されたすべての実施形態と同様にさらに制御ゲートを形成する。即ち、制御ゲートは浮動ゲートの方に面する平面側壁部分を有する。制御ゲート側壁は、制御ゲートの連続的な一体化された拡張部分を形成するためにポリマースぺーサ４４をそれに取付ける平面状表面部分を与え、制御ゲートは全体として浮動ゲートに隣接すると共にそれを部分的におおうようにされる。さらに本実施形態は、第２区域６０の方に面する平面側壁部分を有する制御ゲートを形成し、絶縁側壁スぺーサ５８の形成及び取付けを容易にする。
【００７１】
本発明は上記及び本明細書に例示された実施形態には限定されず、添付された請求の範囲内に入るあらゆる変形を含むものであることを理解すべきである。例えば、上記方法は、メモリセルを形成するのに用いられる電導材料として適切にドープされたポリシリコンを用いることを記載しているが、当業者にとって適切なあらゆる電導材料が用いられ得ることは明らかである。さらに、二酸化珪素又は窒化珪素 （ニトリド）に代えて適切な絶縁体が用いられ得る。また、エッチング特性が二酸化珪素（又は任意の絶縁体）及びポリシリコン（又は任意の導体）とは異なる適切な任意の材料がシリコンニトリドの代わりに用いられ得る。さらに、請求の範囲から明らか通り、すべての方法段階は例示又は請求された正確な順序で行う必要はなく、むしろ本発明のメモリセルの適切な形成が可能なあらゆる順序で行い得る。例えば、第１溝３０及びポリマーブロック３２は、その側壁が後で食刻除去され、全てがポリマーブロック３２に隣接してポリマー層１４が形成される前になるように形成され得る。最後に、所望のメモリセル構成体を形成するために上記実施形態の各種の面が組み合わされ得る。
【図面の簡単な説明】
【図１】絶縁区域を形成するために本発明の方法の第１段階で用いられる半導体回路基板の上面図である。
【図２】図１のライン１−１に沿ってとられた断面図である。
【図３】図２の構造体の次段階処理で用いられる上面図であり、そこでは絶縁区域が形成される。
【図４】図３のライン１−１に沿ってとられた断面図であり、同構造体に形成される絶縁ストライプを示す。
【図５】図３のライン１−１に沿ってとられた２つの型の絶縁区域、即ち、LOCOS又は浅い溝を示す断面図であり、それらは半導体基盤上に形成され得る。
【図６】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図７】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図８】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図９】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１０】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１１】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１２】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１３】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１４】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１５】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１６】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１７】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１８】分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における能動区域のターミナルへの列ライン及びビットラインの相互結合を示す上面図である。
【図１９】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２０】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２１】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２２】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２３】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２４】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２５】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２６】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２７】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２８】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図２９】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３０】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３１】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３２】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３３】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４２】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４３】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５２】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５３】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図６０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図６１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６の構成体の第５代替処理段階を次々に示す。
【産業上の利用分野】
本発明は、分割ゲート型の一連の半導体浮動ゲートメモリを形成する自己調整、即ち、自動調整方法に関する。
【０００２】
【発明の背景】
浮動ゲートを用いてそれに電荷を記憶する不揮発性半導体メモリセル及び半導体回路基板に形成されるそのような不揮発性メモリセルのメモリアレイは当業界では周知である。概して、そんな不揮発性メモリセルは分割（スプリット）ゲート型、積み重ね（スタック）ゲート型又はそれらの組み合わせであった。
【０００３】
半導体浮動ゲートメモリセルアレイの製造可能性に直面する問題の１つは、ソース、ドレーン、制御ゲート及び浮動ゲートのような各種の構成要素の調整（整列）であった。半導体処理の集積化のデザインルールが軽減するに連れて、最小リトグラフ特徴、即ち、正確な調整の必要性を軽減させることがますます決定的になっている。各種部品の調整もまた半導体製品の製造歩留まりを決定する。
【０００４】
自己調整は当業界では周知である。自己調整は１つ又はそれ以上の材料を要する１つ又はそれ以上の処理段階に関し、当該段階的処理においては特性が互いに自動的に調整されるようにされる。従って、本発明は浮動ゲートメモリセル型の半導体メモリアレイの製造を行うための自己調整技術を用いる。
【０００５】
分割ゲートアーキテクチャにおいて制御ゲートＦＥＴは、ソース側注入ＦＬＡＳＨセルに関するプログラミング注入効率への影響に加えて、ミラーセル妨害において主要な役割を演じることが知られている。Ｌｃｇ（いわゆるＷＬ（ワードライン）ポリマー長、即ち、チャンネルをおおって配置される制御又は選択ゲートの長さ）に関する良好な処理制御は、制御ゲート装置の完全なターンオフ（停止）を保証し、従ってプログラミング（プログラム妨害）中のミラーセルのあらゆる妨害を効率的に防止し得る。本発明は、より良いプログラム妨害特性を有する制御ゲート装置の改良された完全遮断で自己調整ＦＬＡＳＨセルを実現する方法である。本発明はまたそのような装置でもある。
【０００６】
【課題を解決するための手段】
本発明においてＷＬ（制御・選択ゲート）ポリマー長は、写真リトグラフ処理によって制御される。同処理は、スぺーサエッチング（食刻）処理によって形成されるＷＬポリマーと比較してＷＬポリマー長につき優れた調整可能性及び制御性を与える。写真処理の厳重な制御は論理技術の副産物であるので、従って本発明はＷＬポリマー長につきより良い制御、従ってミラーセルのプログラム妨害に関してより良い抑制を提供する。本発明の付加的利点は、同一ウエーハに異なったＷＬポリマー長のセルを形成し得ることである。
【０００７】
本発明はまた実質的に長方形又は平坦な側壁部分を有するＷＬポリマーの形成に帰着し、それは側壁スぺーサの形成又はＷＬ対ＢＬ（ビットライン）及びＷＬ対ソースブロックのショート問題の処理面でより容易によりよく制御することを可能にする。さらに、ＷＬポリマーは、スぺーサエッチングよりはむしろＷＬ溝（トレンチ）によって限定される。従って、メモリセルは、絶縁又は酸化物対能動溝形状に起因するＷＬ・ＷＬショートを受けつけず、ＷＬポリマーは、ＷＬストラップ（帯状体）の接触形成をより容易にする（ＷＬラップを要しない）平坦面を有する。本発明はさらに、例えば、ＷＬ寸法の写真リトグラフ限定後決定的な寸法検査につき「現像後検査」を行う任意選択を可能にする点で先行技術に対して利点を有する。もし、決定的寸法ＷＬの制御が目標を外れるならば、誤差が発見されて、この決定的寸法を正確に定めるために再加工がなされ得る。
【０００８】
本発明は一連の電気的にプログラマブルかつ消去可能なメモリ装置であって、それは第１電導型の半導体材料の回路基板と、該基板に形成される、隔置された絶縁区域であって、実質的に互いに平行に第１方向に延びる、隣接絶縁区域の各対間に能動区域を有する絶縁区域とを含む。該能動区域の各々が第１方向に延びる複数のメモリセルを含む。該メモリセルの各々が、第２電導型の回路基板で形成される、隔置された第１及び第２ターミナルであって、その間の該基板に形成されるチャンネル区域を有する第１及び第２ターミナルと、前記基板の上方に配置される第１絶縁層であって、前記チャンネル区域上部を含む第１絶縁層と、前記第１絶縁層の上方に配置される、前記チャンネル区域の一部及び該第２ターミナルの一部分の上部に延びる電導浮動ゲートと、該浮動ゲートの上方に隣接して配置される第２絶縁層であって、それを通過する電荷のファウラーノルドハイムのポテンシャル突き抜け（トンネリング）を可能にする厚さを有する第２絶縁層と、第１及び第２部分を有する電導制御ゲートを含む。該第１部分が実質的に平坦な側壁部分を有すると共に該浮動ゲートから絶縁されてそれに隣接して配置されかつ該第２部分が該実質的に平坦な側壁部分に連結されると共に該浮動ゲートから絶縁されてその上方に配置される、実質的にスペーサである。
【０００９】
別の面による本発明は、半導体回路基板に一連の半導体メモリの浮動ゲートメモリセルを形成する自己調整方法であって各メモリセルが浮動ゲート、第１ターミナル及び第２ターミナルであってその間にチャンネル区域を有する第１ターミナル及び第２ターミナルと、制御ゲートとを有する。同方法では、実質的に互いに平行で第１方向に延びる該基板に複数の隔置された絶縁区域を形成し、隣接絶縁区域の各対間に能動区域を有し、該能動区域がそれぞれ該半導体基板上の第Ｉ層の絶縁材料と、第１層の絶縁材上の第１層の電導材料とを含むようにされる。実質的に互いに平行でかつ実質的に該第１方向に垂直な第２方向に延びる該能動区域及び分離区域を横切って隔置される複数の第１溝を形成し、該第１溝の各々が該能動区域の各々の該電導材料の第１層を露出するようにされる。電導材料の該第１層の上方でそれに隣接して配置される該能動区域の各々に絶縁材料の第２層を形成する。各々が実質的に平行な側壁部分を有する該第２電導材料のブロックを形成するために該第１溝の各々を第２電導材料で満たし、該能動区域の各々につき該ブロックの各々が該絶縁材料の該第２層に隣接すると共に該基板から絶縁されるようにされる。該第２方向に沿った実質的に平坦な側壁部分の各々に密接しかつそれに連続する電導材料の側壁スペーサを形成し、各能動区域につき各スペーサが絶縁材料の該第２層及び絶縁材料の該第１層の上方に配置されるようにされる。該基板に複数の第１ターミナルを形成し、該能動区域の各々において該第１ターミナルの各々が該ブロックの１つに隣接するようにされる。該基板に複数の第２ターミナルを形成し、該能動区域の各々において該第２ターミナルの各々が該第１ターミナルから隔置されると共に電導材料の該第１層の下方になるようにされる。
【００１０】
さらに他の面によると本発明は、実質的に互いに平行で第１方向に延びる該基板に複数の隔置された絶縁区域を形成し、隣接絶縁区域の各対間に能動区域を設けるようにさせる。実質的に互いに平行でかつ実質的に該第１方向に垂直な第２方向に延びる該能動区域及び絶縁区域を横切って隔置される複数の第１溝を形成する。該第１溝に隣接すると共に絶縁材料の第１層をおおって配置される該能動区域の各々に電導材料の第１層を形成する。電導材料の該第１層の上方でそれに隣接して配置される該能動区域の各々に絶縁材料の第２層を形成する。各々が実質的に平行な側壁部分を有する該第２電導材料のブロックを形成するために該第１溝の各々を第２電導材料で満たし、該能動区域の各々につき該ブロックの各々が該絶縁材料の該第２層に隣接すると共に該基板から絶縁されるようにされる。該第２方向に沿った実質的に平坦な側壁部分の各々に密接しかつそれに連続する電導材料の側壁スペーサを形成する。各能動区域につき各スペーサが絶縁材料の該第２層及び絶縁材料の該第１層の上方に配置されるようにされる。該基板に複数の第１ターミナルを形成し、該能動区域の各々において該第１ターミナルの各々が該ブロックの１つに隣接するようにされる。該基板に複数の第２ターミナルを形成し、該能動区域の各々において該第２ターミナルの各々が該第１ターミナルから隔置されると共に電導材料の該第１層の下方になるようにされる。
【００１１】
本発明の他の目的及び特徴は、明細書、請求の範囲及び添付図を検討することによって明らかになるであろう。
【００１２】
【実施形態】
図１を参照すると、半導体回路基板１０の頂部平面図が示される。それは当業界で周知のP型が望ましい。図２に示されるように、２酸化珪素（酸化物）のような絶縁（分離）材料１２の第１層がその上に堆積される。第１絶縁層１２は、酸化又は付着（堆積）（例えば、化学蒸着、即ち、CVD）のような周知の技術によって基盤上に形成され、２酸化珪素（以下酸化物）層を形成する。ポリシリコン１４、即ち、FG poly（ポリマー）が絶縁材料１２の第１層の頂部に付着される。第１絶縁材料１２の第１層上への第１ポリシリコン層１４の堆積及び形成は、低圧CVD、即ち、LPCVDのような周知の処理によってなされ得る。窒化珪素層１８（以下窒化物、即ち、ニトリド）が、望ましくはCVDによってポリシリコン層１４をおおって蒸着される。この窒化物層１８は絶縁形成中の能動区域を限定するのに用いられる。勿論、上記及び以下に記載されるすべてのパラメータはデザインルール及び処理技術生成に依存する。ここで記載されるものは０．１８ミクロン処理に関するものである。しかし、本発明は特定の処理技術生成若しくは以下に述べる処理パラメータのあらゆる特定の数値に限定されないことは当業者には理解されるであろう。
【００１３】
一度第１絶縁層１２、第１ポリシリコン層１４及び窒化珪素１８が形成されてしまうと、適切なフォトレジスト（光硬化）材料１９が 窒化珪素１８上に加えられ、一定の区域（ストライプ１６）からフォトレジスト材料１９を選択的に除去するためにマスキング（遮蔽）段階が行われる。フォトレジスト材料１９が除去されたところでは、窒化珪素１８、ポリシリコン１４及びその下に横たわる絶縁材料層１２が、図３に示すように、標準エッチング技術（即ち、非等方性（異方性）エッチング処理）を用いてＹ方向、即ち、行方向に形成されるストライプ１６の形で食刻除去される。隣接ストライプ１６間の距離Ｗは用いられる処理の最小リトグラフ特性と同程度まで小さくされ得る。フォトレジスト材料１９が除去されないところでは、窒化珪素１８、第１ポリシリコン区域１４及びその下に横たわる絶縁区域１２は維持される。結果的に生じる構成体は図４に示される。以下に述べるように、絶縁区域の形成形成には２つ、即ち、ＬＯＣＯＳ及びＳＴＩの実施形態がある。ＳＴＩ実施形態では、エッチングは基盤１０まで続けられる。
【００１４】
残余のフォトレジスト材料１９を除去するために構成体はさらに処理される。その後、２酸化珪素のような、絶縁材料２０ａ又は２０ｂが区域、即ち、「溝」１６に形成される。
【００１５】
図５に示す構成体を形成するためにニトリド層１８はその後選択的に除去される。当該絶縁は周知のＬＯＣＯＳ処理を経て形成され、局部フィールド酸化物２０ａ（即ち、露出された基盤を酸化することによって）に帰着するか若しくは浅い溝（トレンチ）処理（ＳＴＩ）を経て形成され、区域２０ｂ（例えば、酸化物層を堆積後化学・機械的研磨、即ち、ＣＭＰエッチングによって）に形成される２酸化珪素に帰着し得る。ＬＯＣＯＳ形成中には、局部フィールド酸化物２０ａ形成中ポリマー層１４の側壁を保護するためにスぺーサを要し得ることに注目すべきである。
【００１６】
残余の第１ポリシリコン層１４及びその下に横たわる絶縁区域１２は能動区域を形成する。従って、この時点で、基板１０は能動区域及び絶縁区域の交替（交番）ストライプを有し、絶縁区域がＬＯＣＯＳ絶縁材料２０ａ又は浅い溝絶縁材料２０ｂのいずれかで形成される。図５はＬＯＣＯＳ区域２０ａ及び浅い溝区域２０ｂの双方の形成を示すが、ＬＯＣＯＳ処理（２０ａ）又は浅溝処理（２０ｂ）の一方のみが用いられる。望ましい実施形態では、浅溝２０ｂが形成される。それが望ましいのはより小さいデザインルールでより正確に形成され得るからである。
【００１７】
図５に示す構成体は、自己調整された構成体を表し、自己調整されていない方法によって形成された構成（構造）体よりもコンパクトである。従来方法として周知の図５に示される構成体を形成する非自己調整方法は以下の通りである。絶縁区域２０が先ず基板１０に形成される。これは基板１０に窒化珪素層を堆積し、フォトレジストを付着し、基板１０の選択部分を露出するために第１マスキング段階を用いて窒化珪素をパターン化し、次いでシリコン溝形成及び溝充填を伴うＬＯＣＯＳ処理又はＳＴＩ処理のいずれかを用いて露出された基板を酸化することによって行われ得る。その後、窒化珪素が除去され、２酸化珪素の第１層（ゲート酸化物を形成する）が基板１０をおおって堆積される。第１ポリシリコン層１４がその後ゲート酸化物１２をおおって堆積される。その後、第２マスキング段階を用いて第１ポリシリコン層１４がパターン化されて選択部分が除去される。従って、ポリシリコン１４は絶縁区域２０とは自己調整されずかつ第２マスキング段階を要する。さらに、追加のマスキング段階はポリシリコン１４の各寸法が絶縁区域２０に関して調整公差を有するようにすることを要する。非自己調整方法はニトリド層１８を用いないことに注目すべきである。
【００１８】
自己調整方法又は非自己調整方法のいずれかを用いて造られる図５に示す構成体は下記に従ってさらに処理される。図２及び５の構成体に対して直角の方向から見た図６を参照すると、本発明の次段階の処理が例示される。３つの絶縁層が構造体上に形成される。特に、同構造体の全表面を横切って窒化珪素層２２が堆積され、次にパッド酸化物層２４（ＳｉＯ２）が堆積される。窒化珪素層２２は厚さが約２０００−３０００Ａであり、パッド酸化物層２４の厚さは約２００−４００Ａである。厚さが約８００Ａの窒化珪素層２６が次いで酸化物層２４上に堆積される。
【００１９】
シリコンニトリド２６の頂部に加えられたフォトレジストでＷＬマスキング操作がなされる。マスキング段階が加えられ、そこでは、Ｘ、即ち、列方向でストライプ（即ち、マスキング区域）が限定される。隣接ストライプ間の距離Ｚは製造されるべき装置の必要性によって決められるサイズにされ得る。処理された構成体は３つの「特性（特徴）」、即ち、２つのゲート及び距離Ｚ内の１つの空間を含み得る。フォトレジストは限定されたマスキング区域、即ち、列方向のストライプにおいて除去され、その後周知のエッチング処理を用いてストライプの除去されたフォトレジストの下に横たわる各層２６、２４、２２及び１４が選択的に除去される。特に、パッド酸化物層２４が観察されるまで窒化珪素層２６の露出された部分を除去するためにニトリド異方性エッチング処理が用いられ、それはエッチング止めとして作用し食刻処理を中止させる。その後、ニトリド層２２が観察されるまで露出されたパッド酸化物層２４を除去するために異方性酸化物エッチング段階が用いられ、次いで、ポリシリコン層１４が観察されるまで窒化珪素層２２の露出された部分を除去するために他のニトリド異方性エッチング処理が用いられ、それはエッチング止めとして作用し食刻処理を中止させる。絶縁層１２が観察されまでポリシリコン層（FG poly）１４の露出された部分を除去するために異方性ポリシリコンエッチングが後に続き、それはエッチング止めとして作用する。これらの４つのエッチング処理は、距離Ｚだけ隔置されて絶縁層１２まで下方に延びる第１溝３０の形成に帰着する。最後に、第１溝３０内部に露出されるポリシリコン層１４の各側面は、ＦＧ酸化物側壁２８を形成するために酸化段階で酸化されると共に残余のフォトレジストが除去される。結果的に生じる構成体は図７に示される。
【００２０】
その後ポリシリコン堆積段階が行われ、同段階は第１溝３０をポリシリコンのブロック３２で満たす。第１溝３０の外部に堆積された余分のポリシリコンは、望ましくはCMP逆エッチング処理で除去され、図８に示すように、実質的に頂部ニトリド層２６と同一平面をなすポリシリコンのブロック３２の頂部を残すようにされる。ブロック３２の形状は実質的に長方形である。
【００２１】
図９を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間の空間を形成する）をおおうためにニトリドエッチングマスク（ハードマスクが代替的に用いられ得る）が当該構成体をおおって配置され、露出された代わりの中間区域３４を残すことによって、メモリセルのミラーセット（組）を適合させるに当たって共に関連づけられるブロック３２の対を効率的に選択するようにさせる。代わりの中間区域３３は、結局適合メモリセル対に関する絶縁及びビットライン結合体として役立つ。フォトレジストPRの正確な位置は、その各縁がブロック３２の上方のある位置に設けられる限り決定的ではない。ニトリドエッチング処理（湿式又は乾式）がなされ、次いでニトリド層２６、パッド酸化層２４及び露出された代わりの中間層３４内部のニトリド層２２をエッチング除去するために酸化物エッチング処理及び他のニトリドエッチング処理が続いてなされる。エッチング試薬は選択的試薬なので、ポリシリコン及びFGポリマー(poly)層１４は影響を受けず、第２溝３５が残されその底部にFG poly層１４が露出される。各エッチング処理につき、下に横たわる層はエッチング止めとして作用すると共にPRマスクは代わりの中間区域３３のあらゆるエッチングを防止する。エッチングマスクはその後剥離される。
【００２２】
その後第２溝３５に面するポリマーブロック３２の表面に沿ってニトリドスペーサ３６が形成される。スペーサの形成は当業界では周知であり、構成体の外形をおおって材料を堆積させ、次いで異方性エッチング処理することを伴い、それによって構成体の水平面から当該材料が除去されると同時に構成体の垂直方向面上の同材料は主としてそのまま維持される。従って、ニトリドスペーサ３６の形成は、構成体の露出された表面にニトリドの薄い層を堆積し、次いで、ニトリド層がもはやFG poly層１４をおおわなくなるまで、業界では周知の反応性イオンエッチング（RIE）のような異方性エッチング処理を行うことによって達成される。同処理では酸化珪素２４頂部の窒化珪素２６も同様にエッチングされ、ニトリド２６の平面上に突出するブロック３２を残すようにされ得る。結果的に生じる構成体は図１０に示される。
【００２３】
次の段階は酸化処理であり、図１１に示す通り、同処理はポリシリコン層１４をおおう酸化物層３８及びポリシリコンブロック３２をおおう他の酸化物層４０を形成するために、露出された各ポリシリコン表面（即ち、第２溝３５内部のポリシリコン層１４及びポリシリコンブロック３２）を酸化するものである。この酸化段階は、その側端部はポリシリコン層１４に隣接しかつそれをおおって付着される絶縁層を形成するためにその側端部がFG酸化物側壁２８と結合する、レンズ形状に形成される酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端で上方に突出する鋭い縁４２の形成とに帰着する。同鋭い縁４２及び層２８・３８によって形成された絶縁層の厚さは、そこを通る電荷のファウラーノル・ドハイム（ポテンシャル障壁）突き抜け（トンネリング）を可能にする。図示されてないが、酸化物層３８の形成前に光学ポリマーエッチング処理がなされ得る。この任意選択改変 (カスタマイズ) 式異方性ポリマーエッチング処理は、ポリマー層１４の頂部表面部分を食刻除去するが、ポリマーブロック３２に続く領域の当該頂部面に先細り形状を残し、それが鋭い縁４２の開始を助長する。
【００２４】
その後ニトリドスペーサ３６及びニトリド層２６は、望ましくは湿式エッチング処理（又は他の等方性エッチング処理）を用いて、剥離される。次いで、図12に例示するように、薄いWLポリシリコンスペーサ４４が追加される。WLポリマースペーサ４４は、先ずポリシリコンの薄い層を堆積し、次いで、WLポリマースペーサ４４を除きポリシリコンの薄い層のすべてを除去する、異方性処理（例えば、RIE）を行うことによって形成される。ポリマーブロック３２及び薄いWLポリマースペーサ４４は、制御ゲート（以下に記載される）を形成する。同制御ゲートは対応する鋭い縁４２に面するが、FG酸化物側壁２８及び酸化物層３８によってそれから絶縁される。その後厚い内部側壁スペーサ４６が、酸化物層３８の一部分の上方及び薄いポリマースペーサ４４上に対して形成される。厚い内部側壁スペーサ４６は、酸化物堆積段階による酸化物又はニトリド堆積段階を用いるニトリドのいずれかにより形成され、それに続いて異方性エッチング処理（例えば、RIE）がなされ得る。図１２に示される構成体はニトリド堆積及びエッチング処理を用いて形成され、それもまた頂部層２６のあらゆる残留ニトリドの除去に帰着する。
【００２５】
その後酸化物層２４、３８及び４０の露出された部分を除去するために異方性エッチング処理がなされる。ポリマーエッチング処理がそれに続き、それは第２溝３５の底部においてスペーサ４６間に露出されるポリシリコン層１４の部分を除去する。その後酸化物エッチング段階が行われ、それは基板１０が観察されるまで第２溝３５における絶縁層１２の露出された部分を除去する。次いで酸化処理がなされ、それは酸化物区域４７を形成するために第２溝３５に露出される層１４の側面を酸化する。この同一区域もまた、図２８−３３に関して以下に記載されるように、酸化物堆積及びRIEエッチング処理を通して形成される。ここでの酸化処理はまた、ポリマーブロック３２の頂部表面上の酸化物層４８を形成すると共に第２溝３５の底部において基板１０の表面に沿って酸化された層１２を再形成する。その後適切なイオン埋め込みが基板の全表面に亘ってなされる。イオンが第１二酸化珪素層１２へ侵入するのに十分なエネルギを持つ所では、それらは基板１０に第１区域 (即ち、第２ターミナル) ５０を形成する。他のすべての区域でイオンは、ニトリド層２２、酸化物層４８、ポリマーブロック３２及びニトリド側壁スペーサ４６によって吸収され、そこではそれらは何らの影響も与えない。次いで、内部スペーサ５２がニトリドの堆積によって第２溝３５の側面上に形成され、続いて第２溝３５の側壁を除くすべての面からニトリドを除去するために異方性ニトリドエッチング処理（例えば、RIE）がなされる。ニトリドが例示されているが、スペーサ５２を形成するために酸化物のような他の型の材料も用いられ得る。結果的に生じる構成体は図１３に示される。
【００２６】
酸化物エッチング処理が図１３の構成体になされる。それは下向きにエッチグ止めを形成するポリマーブロック３２まで露出された酸化物層４８を除去すると共にエッチング止めを形成するシリコン基板１０まで下向きに第２溝の酸化物層１２を除去する。次いで、ポリシリコン堆積段階がなされ、それはポリシリコンのブロック５４で第２溝３５を満たす。ポリシリコンは、原位置（インシトゥ）方法又は従来の埋め込みのいずれかによって適切にドーピングされる。第２溝３５の外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理によるエッチングで排除され、図１４に示されるようにポリマーブロック３２と平面をなすポリシリコンブロック５４の頂部を残す。次いで、ポリマーブロック５４及びポリマーブロック３２の頂部表面を酸化するために酸化段階がなされる。
【００２７】
ニトリド フォトレジスト エッチングマスクPRが構成体をおおって設けられ、少なくともニトリド側壁スペーサはおおうが、図１５に例示されるように、ニトリド層２２の残部は露出されたまま残す。次いで、エッチング止めとして作用するポリシリコン層１４（第２溝３５の外部）を露出するためにニトリドエッチングを用いてニトリド層２２の残部が除去される。ポリマーブロック３２対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が続いてなされる。エッチングマスクPRはその後除去され、図１６に示される構成体を残すようにされる。
【００２８】
メモリセルを完成するために、ポリマーブロック３２を被覆・包囲するために熱酸化又はCVDにより先ず酸化物層を形成することによってポリマーブロック３２の次にニトリド側壁スペーサが５８形成され、それに続いて同構成体をおおってニトリドの層を堆積し、異方性ニトリドエッチングを行う。次いで、第１区域５０が形成されたのと同一方法で基板に第２区域（即ち、第１ターミナル）を形成するためにイオン埋め込み（例えば、N+）が用いられる。スペーサ５８の次にありかつ基板上に露出された層１２及び酸化物層５６を除去するために酸化物エッチングが続いて行われる。その後タングステン、ニッケル、プラチナ又はモリブデンのような電導金属を用いて金属堆積段階が行われる。構成体は焼鈍され、金属化されたシリコン区域６２を形成するために基板１０の露出された頂部分及び金属化されたシリコン区域６５（それは列方向の電導を容易にする）を形成するためにポリマーブロック３２/５４の露出された頂部分内へホットメタルが流入かつしみ込むことを可能にする。基板１０上の金属化された珪素区域６２は、それがスペーサ５８によって第２区域６０と自己調整されるので、自己調整化珪素化合物（即ち、サリサイド）と呼ばれ得る。ポリマーブロック３２/５４上の金属化された珪素区域６５は概してポリサイドと呼ばれる。残りの構成体に堆積された金属は金属エッチング処理で除去される。BPSG６７のような不動態化膜は全構成体をおおうのに用いられる。サリサイド区域６２上方のエッチング領域を限定するためにマスキング段階が行なわれる。BPSG６７は遮蔽された区域でサリサイド区域６２まで下方に選択的にエッチングされ、結果的に生じる溝は、金属堆積及び平面化逆エッチングによって電導メタル６３で満たされる。サリサイド区域６２は導体６３及び第２区域６０間の伝導（電導）を容易にする。メモリセル行のすべての導体６３をと共に結合するためにメタルマスキングによってビットライン６４がBPSG６７上方に加えられる。最終的なメモリセル構成体は図１７に例示される。第１及び第２区域５0/６０は各セル（ソース及びドレーンが作動中に切替えられ得ることは当業者には周知である）につきソース及びドレーンを形成する。各セルにつきチャンネル区域６６は、ソースおよびドレーン５０/６０中間の基板部分である。ポリマーブロック３２及びポリマースペーサ４４は制御ゲート４４を構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２は、第２区域６０の端に調整された一側面を有し、チャンネル区域６６部分の上方に配置される。ノッチ６８が、浮動ゲート１４の上方を部分的に延びる制御ゲート３２/４４（そこではポリマーブロック３２がポリマースペーサ４４に取り付けられる）の隅に形成される。浮動ゲート１４は、チャンネル区域６６部分の上方にあり、一端において制御ゲート３２/４４によって部分的に重複され、他端で第１区域５０と部分的に重複する。図１７に例示されるように、本発明の処理は互いに映す（模倣）するメモリセルの対を形成する。反映されたメモリセルは、ニトリド内部スペーサ５２及び浮動ゲート１４の両端部端において酸化物層によって互いに絶縁される。
【００２９】
図１８を参照すると、結果的に生じる構成体及び第２区域６０へのビットライン６４の相互接続と、X、即ち、列方向に走る制御ライン３２及び最後に基板１０内の第１区域５０に結合するするソースライン５４との頂部平面図が示される。ソースライン５４（「ソース」の用語は語「ドレーン」と交換できることは当業者によって理解されるべきである）は、全列方向で基板１０と接触、即ち、絶縁区域のみならず能動区域と接触、するが、ソースライン５４は基板１０の第１区域５０とのみ電気的に連結する。さらに、ソースライン５４が連結される第１区域５０は２つの隣接メモリセル間に共有される。同様にビットライン６４が連結される第２区域６０は、メモリセルの異なったミラーセットからの隣接メモリセル間で共有される。
【００３０】
その結果は複数の分割ゲート型の不揮発性メモリセルである。同メモリセルは、浮動ゲート１４と、浮動ゲートに密接するがそれから分離されると共に同一列の他のメモリセル制御ゲートに直接連結する、列の長さに沿って延びる実質的に長方形の構成体に結合されるスペーサである制御ゲート３２と、同様に列方向に延びて同一列方向のメモリセル対の第１区域５0を結合するソースライン５４と、行、即ち、Y方向の沿って延びて同一行方法のメモリセルの第２区域６０を結合するビットライン６４とを有する。制御ゲート、浮動ゲート、ソースライン及びビットラインの形成はすべて自己調整される。不揮発性メモリセルはすべてが米国特許第５，５７２，０５４号に記載されるようなゲートトンネリングを制御する浮動ゲートを有する分割ゲート型からなる。同米国特許の開示は、そのような不揮発性メモリセル及びそれによって形成されるアレイの作動に関して参照することにより本明細書に含まれる。
【００３１】
図１９−２２は図７に例示される構成体を形成する代替処理を例示する。上記望ましい実施形態は、層２６、２４、２２及び１４の第１溝を形成するためにリトグラフ解像（分解）処理を用いる。しかし、図６に例示される構成体から開始して、マスキング段階によって当初限定されるより小さな幅を有する第１溝を定めるためにサブリトグラフ処理がその代わりに用いられ得る。図６に示す構成体から開始して、ニトリド層２６上に２つの追加の層７０及び７２が形成、即ち堆積される。図１９に示される実施形態では層７０はポリシリコン層であり、層７２は酸化物層である。次に、酸化物層７２の頂部にフォトレジスとを加えてWLマスキング処理が行われる。ストライプがX、即ち、列方向で限定されるマスキング段階が加えられる。フォトレジストが限定され選択された区域、即ち、列方向のストライプで除去され、その後酸化物エッチング処理が、第１溝３０を定めるために露出されたストライプの酸化物層７２及びポリマー層７０を選択的に除去するポリマーエッチング処理に続いてがなされる。フォトレジスとを除去するWLフォトストリップ段階が続く。そこでスぺーサ７６が第１溝３０の側面に形成される。スぺーサ７６は酸化物又はポリシリコンのいずれかからなる。図２０に示される実施形態では、スぺーサ７６は従来の堆積処理によってポリシリコンで形成され、それによってポリシリコンの層が構成体上に堆積され、スぺーサ７６を除くポリシリコンを除去するために反応性イオンエッチングが用いられる。最後に、第１溝３０の底部においてニトリド層を除去するためにスぺーサ７６間でニトリドエッチングがなされ、図２０に示す構成体に帰着する。
【００３２】
次に、酸化物層７２及び第１溝３０の底部で酸化物層の露出された部分を除去するためにニトリド層が観察されまでRIE酸化物エッチング段階が行われる。次いで、図２１に示すとおり、第１溝３０内部のニトリド層２２の露出された部分を除去するためにポリマー層１４が観察されるまで厚いニトリドRIE段階がなされる。ポリマーRIEエッチングが続き、それは酸化物層１２が観察されるまで第１溝３０の底部においてポリマー層７０、スぺーサ７６及びポリマー層１４の露出部分が除去される。最後に、FG酸化物側壁２８を形成するために第１溝内部に露出されるポリシリコン層１４のの側面を酸化するために酸化段階が行われる。結果的に生じる構成体は図２２に示され、それは図７で例示された構成体と同一であるが、第１溝３０関してより小さな幅を有する。スぺーサ７６の使用は、第１溝３０の頂部を最初に定めるために用いられるマスキング段階の幅より小さい幅を有する第１溝の形成を可能にする。それは、同処理がサブリトグラフ処理と呼ばれる理由である。
【００３３】
図２３−２７は、ポリマーブロック３２（図２７に示される）外側をおおう酸化物層の追加を除けば、図１１に例示された構成体を形成する代わりの処理を例示する。上記の望ましい実施形態では、図７に示す構成に帰着するためになされる最後の段階は酸化段階である。図８−１１につき上記したそれらの段階を置き換えるために、当該酸化段階前に開始する以下の代替処理が用いられ得る。酸化物側壁２８を形成する酸化段階の代わりに、図２３に示されるように、第１溝３０の側壁の高さに沿って延びる酸化物側壁８０を形成するためにHTO酸化物堆積段階が行われる。ポリシリコン堆積段階が次いで行われ、そこで第１溝をポリシリコンのブロック３２で満たす。第１溝外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理で食刻除去され、図２４に示すように、実質的にニトリド層２６の頂部と平面をなすポリシリコンのブロック３２が残る。
【００３４】
図２５を参照すると、代わりの中間区域３３（それは結局メモリセルの隣接セット間に空間を形成する）をおおうためにニトリドエッチングマスクPR（代わりにハードマスクが用いられ得る）が構成体上方に配置され、露出された代替区域３４を残し、それによってメモリセルを適合させるに当たって共に連合するミラーセットブロック３２の対を効率的に選択する。代替中間区域３３は結局絶縁及び選択された適合メモリーセル対用のビットライン接続体として役立つ。次いで、ニトリドエッチング処理（湿式又は乾式）がなされ、ニトリド層２６及び露出された代替中間区域３４内部のパッド酸化物層２４を食刻除去するために酸化物エッチング処理が続き、底部に露出されたニトリド層２２を有する第２溝３５を残す。各エッチング処理につき、下に横たわる層はエッチング止めとして作用し、PRマスクは代替中間区域３３のあらゆるエッチングを防止する。結果的に得られる構成体は図２５に示される。
【００３５】
次に、図２６に示す通り、ポリマー層１４が観察されるまで第２溝３５の底部から露出されたニトリド層２２を食刻除去するために厚いニトリドエッチング処理が行われる。エッチングマスクPRはその後除去される。その後第２溝３５に面するポリマーブロック３２の表面に沿ってニトリドスぺーサ３６が形成される。ニトリドスぺーサ３６の形成は、構成体の露出された表面に薄いニトリド層を堆積させることによって行われ、ニトリド層がもはやFGポリマー層１４をおおわなくなるまで、当業界で周知の反応性イオンエッチング（RIE）のような、異方性エッチング処理が続く。次の段階は酸化処理であり、そこでは、図２７に示す通り、ポリシリコン層１４上方に酸化物層３８及びポリシリコンブロック３２上方に他の酸化物層を形成するために露出されたポリシリコン表面を酸化する。この酸化段階は、レンズ形状に形成されその側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端において上方に突出する鋭い端部４２の形成とに帰着する。層２８・３８によって形成される鋭い端部４２及び絶縁層の厚さはそれを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示されていないが、酸化物層３８の形成に先立って任意選択的ポリマーエッチング処理が行われ得る。選択的に改変（カスタマイズ）される異方性ポリマーエッチング処理は、ポリマー層１４の頂面の一部を食刻除去するがポリマーブロック３２に隣接する領域の頂面の先細り形状は残し、それは鋭い縁（端部）４２の形成開始を助長する。図１１以降で論じた処理で開始する望ましい実施形態の残余の段階は、最終構成体の形成を完成させるためにその後なされ得る。
【００３６】
図２８−３３は、制御ゲートスぺーサ４４に隣接して浮動ゲート上に、ニトリドの代わりに酸化物で作られるスぺーサ４６を有するメモリセルを形成する代わりの処理を示す。図１２に示す実施形態では、構成体をおおって厚いニトリド層を堆積し、異方性ニトリドエッチング段階を続けることによって形成される。しかし、スぺーサ４６は以下の段階を用いることによって酸化物で形成され得る。薄いポリマースぺーサ４４が形成された後（図１２参照）、図２８に示すように、厚い酸化物層８４が構成体上に堆積される。内部側壁（酸化物）スぺーサ４６を形成する部分を除く酸化物層８４を除去する異方性処理（ＲＩＥ）が後に続く。第２溝３５中央の酸化物層３８の部分と共に酸化物層２４及び４０も同様に除去される。結果的に生じる構成体は図２９に示される。
【００３７】
ポリマーＲＩＥエッチング処理がその後行われ、そこでは第２溝３５の底部に露出されるポリシリコン層１４が除去される。このポリマーエッチング処理はまたポリマーブロック３２及びポリマースぺーサ４４の頂部から小さな部分をも除去する。結果的に生じる構成体は図３０に示される。
【００３８】
次に、浮動ゲート１４になる内部側壁上に酸化部層８６を形成するために露出されたポリシリコンが酸化される。これには構成体の全表面に渡る適切なイオン注入（埋め込み）が続く。イオンが第１二酸化珪素層１２に進入するのに十分なエネルギを有するところでは、その後イオンは基板１０の第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域ではイオンは吸収されて何らの影響も与えない。次に、酸化物又はニトリド堆積のいずれかによって内部側壁スぺーサ８８が第２溝３５の側壁に沿って形成される。図３１に示す実施形態では、内部側壁スぺーサ８８は酸化物堆積によって形成され、内部側壁スぺーサ８８を除き堆積された酸化物を除去する異方性エッチングがそれに続く。この酸化物エッチング段階もまた、基板１０を露出するために第２溝３５底部の露出された酸化物層１２をも除去する。結果的に生じる構成体は図３１に示される。
【００３９】
ポリシリコン堆積段階が次いで行われ、そこでは第２溝３５をポリシリコンのブロック５４で満たす。ポリシリコンは、原位置（イン・シツウ）方法又は従来の注入のいずれかによって適切にドープ（不純物添加）される。第２溝３５外部に堆積された過剰ポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去され、図３２に示されるように、ポリマーブロック３２及びポリマースぺーサ４４の頂部と同一平面のポリシリコンブロック５４の頂部を残すようにされる。次いでポリシリコンブロック５４及びポリマースぺーサ４４の頂面を酸化するために酸化段階がなされる。結果的に生じる構成体は図３２に示される。
【００４０】
エッチング止めとして作用するポリシリコン層１４（第２溝の外部）を露出するためにニトリドエッチング処理が用いられてニトリド層２２の厚い残部を除去するようにされる。ポリマーブロック３２の選択された対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が後に続く。結果的に生じる構成体は図３３に示され、それは図１６に示される望ましい実施形態の構成に対応する。最終的メモリセル構成を完成するために望ましい実施形態の残りの段階が用いられ得る。
【００４１】
図３４−４２はセルのミラーセットを形成する代わりの処理を例示する。この代替処理は、ミラーメモリセルの各対につき、２つに代わって、３つの第１溝３０が形成されることを除き、図６−８に関して記載したものと同一段階で開始される。従って、各メモリセル対につき３つのポリシリコンブロックが形成され、図３４に示す通り、追加のブロックは３２Ａとして識別される。
【００４２】
図３４を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間に空間を形成する）を覆うためにニトリド エッチングマスク フォトレジストＰＲ（ハードマスクが代替的に用いられ得る）が構成体の上方に配置され、露出された代替中間区域３４を残し、それによってメモリセルミラーセットの適合に当り共に連合するブロック３２の対を効果的に選択するようにさせる。代替中間区域３４は結局適応するメモリセルの対につき絶縁及びビットライン接続（結合）体として役立つ。フォトレジストマスクＰＲの正確な位置は、その縁（端部）がブロック３２の上方に位置する限り決定的ではないことに注目すべきである。ニトリドエッチング処理（湿式又は乾式）がなされ、ニトリド層２６、パッド酸化物層２４及び露出された代わりの中間区域３４の内部ニトリド層２２を食刻除去するために酸化物エッチング処理及び他のニトリドエッチング処理がそれに続く。エッチング試薬（腐食液）は選択されたものなので、ポリシリコンのブロック３２及びＦＧポリマー層１４は影響されることなく、各メモリセル対につき一対の第２溝３５を残し、ＦＧポリマー層１４がその底部において露出されるようにされる。各エッチング処理につき下に横たわる層はエッチング止めとして作用し、ＰＲマスクは代替中間区域３３のあらゆるエッチングを防止する。エッチングマスクはその後剥離される。
【００４３】
その後ニトリドスぺーサ３６が、第２溝３５に面するポリマーブロック３２及び３２Ａの表面に沿って形成される。ニトリドスぺーサ３６の形成は構成体の露出された表面上に薄いニトリド層を堆積することによってなされ、第２溝３５の中央でニトリド層がもはやＦＧポリマー層１４をおおわなくなるまで、当業界で周知の反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が続いてなされる。同処理においてシリコン酸化物層２４頂部上方のあるシリコンニトリド２６も同様にエッチングされ、ニトリド２６の平面上方に突出するブロック３２及び３２Ａを残すようにされ得る。結果的に生じる構成は図３５に示される。
【００４４】
次の段階は酸化処理であり、そこでは、図３６に示すように、ポリシリコン層１４上方の酸化物層３８及びポリシリコンブロック３２及び３２Ａ上方の他の酸化物層４０を形成するために、露出されたポリシリコン表面（即ち、第２溝３５内部のポリシリコン層１４及びポリシリコンブロック３２及び３２Ａ）を酸化する。この酸化段階は、ポリシリコン層１４に隣接しかつその上方に配置される絶縁層を形成するためにＦＧ酸化物側壁２８と結合するその側端を有するレンズ形状に形成される酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４との各側端で上方に突出する鋭い縁４２の形成に帰着する。鋭い縁４２及び層２８・３８によって形成される絶縁層の厚さは、それを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示してないが、酸化物層３８の形成に先立って任意選択的ポリマーエッチング処理がなされ得る。この選択的にカストマイズされた異方性ポリマーエッチング処理は、ポリマー層１４の頂面の一部を食刻除去するが、ポリマーブロック３２に近接する領域の当該頂面の先き細り形状を残し、それは鋭い縁４２の形成開始を助長する。
【００４５】
ニトリドスペーサ３６及びニトリド層２６は、望ましくは湿式エッチング処理（又は他の等方性エッチング処理）を用いてその後剥離される。図３７示すように、薄いWLポリシリコンスペーサ４４がその後加えられる。薄いWLポリシリコンスペーサ４４は、先ずポリシリコンの薄い層を堆積し、続いて異方性エッチング処理（例えば、RIE）を行うことによって形成される。同エッチング処理は、ポリマー層２４に沿って、薄いWLポリシリコンスペーサ４４を除くポリシリコンの薄い層のすべてを除去する。ポリマーブロック３２及び薄いWLポリシリコンスペーサ４４の半分が制御ゲート（以下に述べる）を形成する。同制御ゲートは、対応する鋭い縁４２に面するノッチを有するが、FG酸化物側壁２８及び酸化物層３８によって形成される絶縁層によってそれから絶縁される。酸化物堆積のような絶縁堆積段階がその後行なわれ、そこでは酸化物のブロック９０で第２溝３５を満たす。第２溝３５外部に堆積された過剰酸化物は、望ましくはCMP逆エッチング処理で食刻除去され、ポリマーブロック３２及び３２A並びにWLポリマースペーサ４４の頂部と同一平面をなす酸化物ブロック９０の頂部を残す。結果的に生じる構成は図３７に例示される。
【００４６】
ポリシリコン フォトレジスト エッチングマスクPRが構成体上方に設けられ、図３８に例示するように、各メモリセル対につき中央ポリマーブロック３２A及び中央ポリマーブロック３２Aに密接するポリマースペーサ４４のみを露出したまま残す。その後中央ポリマーブロック３２A及び隣接ポリマースペーサ４４を除去するためにポリマーエッチング処理が用いられ、絶縁層１２まで下方に延びる溝９２を形成するようにされる。その後構成体の全面に渡って適切なイオン注入がなされる。イオンが溝９２の第１二酸化珪素層１２へ侵入するのに十分なエネルギを持つところでは、イオンは基板１０に第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域では、イオンはエッチングマスク又は酸化物、ポリマー又はニトリド層によって吸収され、そこではイオンは全く影響を与えない。結果的に生じる構成体は図３８に例示される。
【００４７】
次に、エッチングマスクは剥離除去され、溝９２の側壁に絶縁スペーサ９４が形成される。絶縁スペーサ９４は酸化物スペーサであり、構成体をおおって酸化物層を堆積し、基盤を露出するために溝９２の底部で酸化物層１２のみならずスペーサ９４を除いて堆積された酸化物層を除去するために異方性酸化物エッチングを行うことによって形成されるのが望ましい。ポリシリコン堆積段階がその後行なわれ、ポリシリコンのブロック９６で溝９２を満たすようにされる。ポリシリコンは原位置方法又は従来の注入のいずれかによって適切にドープされる。溝９２外部に堆積された過剰のポリシリコンは、望ましくはCMP逆エッチング処理で食刻除去され、ニトリド層２２及び酸化物ブロック９０の頂面より僅か下方にポリシリコンブロック３２及び９６並びにポリシリコンスペーサ４４を残す。結果的に生じる構成体は図３９に示される。
【００４８】
ポリマーブロック３２及び９６並びにポリマースペーサ４４の頂面を酸化するために酸化段階が次いで行なわれ、図４０に示すように、こうして酸化物層５６を形成する。エッチング止めとして作用するポリシリコン層１４（ポリマーブロック３２の外部）を露出するようにニトリド層２２の残部を除去するためにニトリドエッチングが続く。ポリマーブロック３２対外部のポリシリコン層１４の残部を除去するためにポリマーエッチング処理が続いてなされる。結果的に生じる構成体は図４１に示される。
【００４９】
メモリセルを完成させるために、ポリマーブロックを被覆・包囲するために熱酸化又はCVDによって酸化物層を先ず形成し、続いて構成体をおおってニトリド層を堆積し、異方性ニトリドエッチングを行うことによって、ニトリド側壁スペーサ５８がポリマーブロック３２の次に形成される。第１区域５０が形成されたのと同一方法で基板に第２区域（即ち、第１ターミナル）を形成するためにその後イオン注入（例えば、Ｎ＋）が用いられる。基板１０を露出するように酸化物層５６、酸化物ブロック９０の頂部分及びスぺーサ９４並びにスぺーサ５８の次の酸化物層１２を除去するために酸化物エッチングが用いられる。ポリマーエッチングがそれに続き、ポリマーブロック３２及び９６の頂部並びにポリマースぺーサ４４を除去する。その後タングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンのような電導金属を用いて金属付着段階がなされる。金属化されたシリコン(サリサイド)区域６２を形成するために構成体は焼鈍され、ホットメタルが流出して基板１０の露出された頂部へしみ出し、金属化されたシリコン（ポリサイド）区域６５（それは列方向の電導を促進する）を形成するためにポリマーブロック３２・９６の露出された頂部へしみ出す。残りの構成体に堆積された金属はメタルエッチング処理により除去される。基板１０上の金属化されたシリコン（サリサイド）区域６２はスぺーサ５８によって第２区域６０に自己調整される。全構成体をおおうためにＢＰＳＧ６７のような不動態化（パシベーション）が用いられる。サリサイド区域６２上方のエッチング領域を限定するためにマスキング段階が行われる。遮蔽された領域のＢＰＳＧ６７がサリサイド区域まで下方に選択的にエッチングされ、結果的に生じる溝が導体金属６３金属蒸着及び平面化逆エッチング処理で満たされる。サリサイド層６２は導体６３及び第２区域６０間の電導を促進する。メモリセル行のすべての導体６３を共に結合するためにビットライン６４がＢＰＳＧ６７上方のメタルマスキングによって加えられる。最終的なメモリセル構成は図４２に例示される。第１及び第２区域５０・６０は各セル（ソース及びドレーンが作動中に切り替えられ得ることは当業者に知られている）につきソース及びドレーンを形成する。
【００５０】
各セルのチャンネル区域６６は、ソース及びドレーン５０・６０の中間にある基板部分である。ポリマーブロック３２及びポリマースぺーサ４４は制御ゲートを構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２は、第２区域６０端に調整された一側面を有し、チャンネル区域６６部分の上方に配置される。部分的に浮動ゲート上方を延びる制御ゲート３２・４４（そこではポリマーブロック３２がポリマースペーサ４４に取付けられる）の隅にはノッチが形成される。浮動ゲート１４は、チャンネル区域６６部分の上方にあり、その一端で部分的に制御ゲート３２・３４によって重複され、その他端で部分的に第１区域５０に重複する。図４２に例示されるように、本発明の処理は互いに映す（反射する）メモリセルの対を形成する。反射されるメモリセルは、浮動ゲート１４の両端の端部で酸化物スペーサ９４及び酸化物層２８によって互いに絶縁される。
【００５１】
本実施形態は、浮動ゲート長がなおフォトリトグラフ段階によって限定されると同時に、エッチングマスクで保護されるのは、マスク開口に露出される浮動ゲートポリマーではなくて浮動ゲートポリマーである点で独特である。ＷＬマスクは、ワードライン、浮動ゲート及びソース寸法を同時に限定する。浮動ゲート長は、スぺーサエッチング処理ではなくてフォトリトグラフ段階によって必然的に決められる。
【００５２】
図４３−５１は、図３４−４２に例示された処理と酷似しているが、さらに自己調整接触機構、即ち、計画（ＳＡＣ）含む。図４３に示すように、絶縁層２２ａ及び２６ａがニトリドに代えて酸化物で形成され、絶縁層２４ａが酸化物に代えてニトリドによって形成される点を除けば、この代替処理は図６に関して記載したものと同一段階で開始する。
【００５３】
ＷＬマスキング操作は、酸化物層２６ａ頂部に加えられるフォトレジストで行われる。マスキング段階が用いられ、そこではストライプ（即ち、マスキング区域）がＸ、即ち、列方向に限定される。フォトレジストは限定されたマスキング区域、即ち、列方向で除去され、その後、エッチング止めとして作用する、絶縁層１２が観察されるまでストライプ内の除去されたフォトレジストの下に横たわるポリマー層１４のみならず、絶縁層２６ａ、２４ａ及び２２ａを選択的に除去するために、周知の異方性酸化物、ポリシリコン及びニトリドエッチング処理が用いられる。これらのエッチング処理は、ミラーメモリセルの各対につき３つの第１溝３０の形成に帰着する。酸化段階が続き、そこでは第１溝３０及び３２Ａ内部に露出されるポリシリコン層の１４の側面が酸化されてＦＧ酸化物側壁２８が形成されるようにされる。その後残りのフォトレジストが除去される。結果的に生じる構成体は図４４に示される。
【００５４】
次いで、ポリシリコン堆積段階がなされ、そこではミラーメモリセルの各対つき外側の２つの溝３０はポリシリコンのブロック３２で満たし、中間の第１溝３０はポリシリコンのブロック３２Ａで満たす。第１溝３０及び３０Ａの外側に堆積された過剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去される。同ＣＭＰ処理は、ＣＭＰ停止層として頂部酸化物層２６ａを用い、実質的に酸化物層２６ａと同一平面のポリシリコンブロック３２及び３２Ａの頂部を残す。その後ポリシリコン逆エッチング段階がなされ、図４６に示すように、ポリマーブロック３２及び３２Ａの頂部を食刻除去するようにさせる。
【００５５】
図４７を参照すると、代わりの中間区域３３（結局メモリセルの隣接ミラーセット間に空間を形成する）をおおうために酸化物エッチングマスクフォトレジストＰＲ（代わりにハードマスクが用いられ得る）が構成体上方に配置され、露出された代替中間区域３４を残し、それによってメモリセルのミラーセットを適合させるに当たって共に連合するブロック３２の対を効率的に選択する。代替中間区域３３は、結局適合するメモリセルの対に関する絶縁及びビットライン接続として役立つ。フォトレジストマスクＰＲの正確な位置は、その端部がブロック３２上方のある位置に位置づけられる限り決定的ではないことに注目すべきである。酸化物エッチング処理が行われ、ニトリドエッチング処理（湿式又は乾式）がそれに続き、酸化物層２６ａ、ニトリド層２４ａ及び露出された代替中間区域３４内部の酸化物層２２ａを食刻除去するために他の酸化物エッチング処理が続いてなされる。エッチング腐食液が選択的腐食液なので、ポリシリコン及びＦＧポリマー層１４のブロック３２及び３２Ａは影響されず、その底部に露出されたＦＧポリマー層１４と共に各メモリセル対につき一対の第２溝３５を残すようにされる。結果的に生じる構成体は図４７に示される。
【００５６】
エッチングマスクＰＲはそこで剥離される。その後ニトリドスぺーサ３６が第２溝３５の側壁を構成するポリマーブロック３２及び３２Ａに沿って形成される。ニトリドスぺーサ３６の形成は、構成体の露出された表面に薄いニトリド層を堆積することによって完成され、第２溝３５の中央でニトリド層がもはやＦＧポリマー層１４を覆わなくなるまで、当業界では周知の反応性イオンエッチング（ＲＩＥ）のような異方性エッチング処理が続いてなされる。結果的に生じる構成体は図４８に示される。
【００５７】
次の段階は酸化処理であり、それは、図４９に示されるように、ポリシリコン層１４上方の酸化物層３８及びポリシリコンブロック上方の他の酸化物層４０を形成するために、露出されたポリシリコン表面（即ち、第２溝３５の内部ポリシリコン層１４及びポリシリコンブロック３２及び３２Ａ）を酸化する。この酸化段階は、レンズ形状に形成され、ポリシリコン層１４に隣接しかつその上方に配置される絶縁層を形成するために側端がＦＧ酸化物側壁２８と結合する酸化物層３８と、第２溝３５内部に位置するポリシリコン層１４の各側端で上方に突出する鋭い縁４２の形成とに帰着する。層２８・３８によって形成される絶縁層の鋭い縁４２及び厚さは、それを通過する電荷のファウラーノルドハイムトンネリングを可能にする。図示されていないが、酸化物層３８の形成前に任意選択的ポリマーエッチング処理がなされ得る。この選択的カストマイズされたポリマーエッチング処理は、ポリマー層１４の頂面の一部分は食刻除去するが、ポリマーブロック３２の次の領域の当該頂面のテーパー（先細り）形状は残し、それは鋭い縁４２の形成開始を助長する。
【００５８】
その後ニトリドスぺーサ３６は、望ましくは湿式エッチング処理（又は他の異方性エッチング処理）を用いて剥離される。その後、図５０に示すように、薄いＷＬポリシリコンスぺーサ４４が加えられる。薄いＷＬポリシリコンスぺーサ４４は、先ずポリシリコンの薄い層を堆積し、それに続く薄いＷＬポリシリコンスぺーサ４４を除く薄いポリシリコン層の全てを除去する異方性エッチング処理（例えば、ＲＩＥ）によって形成される。ポリマーブロック３２及び薄いＷＬポリマースぺーサ４４の半分は、対応する鋭い縁４２に面する制御ゲート（以下に述べる）を形成するが、ＦＧ酸化物側壁２８及び酸化物層３８によって形成される絶縁層によってそれから絶縁される。酸化物堆積のような絶縁堆積段階がそこで行われ、それは酸化物のブロック９０及び構成体上方の厚い酸化物層９１で第２溝３５を満たす。結果的に生じる構成体は図５０に示される。
【００５９】
第２溝３５（酸化物層９１）外部に堆積された過剰の酸化物は、望ましくはＣＭＰ逆エッチング処理で酸化物層２６ａ及び酸化物層４０の大部分に沿って食刻除去され、ニトリド層２４ａ及び酸化物層４０（図５１）と同一平面をなす酸化物ブロック９０の頂部を残すようにされる。ポリマーブロック３２上の酸化物層４０及び酸化物ブロック９０の頂部を除去するために酸化物逆エッチング段階がそこで用いられる。結果的に生じる構成体は図５２に示される。
【００６０】
ポリシリコン フォトレジスト エッチングマスクＰＲが構成体上方に設けられ、図５３に示すように、各メモリセル対につき中央ポリマーブロック３２Ａ及び中央ポリマーブロック３２Ａに密接するポリマースぺーサ４４のみを露出のまま残るようにされる。次いで、中央ポリマーブロック３２Ａ及び隣接するポリマースぺーサ４４を除去するためにポリマーエッチング処理が用いられ、絶縁層１２まで下方に延びる溝９２を形成する。そこで適切なイオン注入が構成体の全面に渡ってなされる。イオンが溝９２の第１二酸化珪素層１２へ進入するのに十分なエネルギを有するところでは、そこでイオンは基板１０内に第１区域５０（即ち、第２ターミナル）を形成する。他のすべての区域では、イオンはエッチングマスク又は酸化物層によって吸収され、そこではイオンは何らの影響も与えない。結果的に生じる構成体は図５３に示される。
【００６１】
次にエッチングマスクは剥離され、溝９２の側壁に絶縁スぺーサ９４が形成される。望ましくは絶縁スぺーサ９４は、構成体上方に酸化物の薄い層を堆積し、基板を露出するために溝９２の底部で酸化物層１２のみならず、スぺーサ９４、即ち、酸化物ブロック９０の頂部を除いて堆積された酸化物層を除去するために異方性酸化物エッチングを行うことによって形成される。次いで、ポリシリコン堆積段階がなされ、それは酸化物層９０の頂部上方及びポリマーブロック３２上方を延びるポリシリコンのブロック９６で溝９２を満たす。ポリシリコンは、イン・シツウ方法又は従来の注入のいずれかにより適切にドープされる。溝９２外部に堆積された過剰のポリシリコンは、望ましくはＣＭＰ逆エッチング処理で食刻除去され、ニトリド層２４ａの頂面と同一平面をなすポリシリコンブロック９６及び３２の頂部を残す。結果的に生じる構成体は図５４に示される。その後ポリマーブロック３２及び９６の頂部及びポリマースぺーサ４４を除去するためにポリマー逆エッチング処理がなされる。酸化物ブロック９０及び酸化物スぺーサ９４は、図５５に示されるように、ポリマーブロック３２・９６及びポリマースぺーサ４４の頂面の十分上方に延びるように残される。
【００６２】
その後金属化されたポリシリコン（ポリサイド）１００の層が、タングステン、コバルト、チタン、ニッケル、プラチナ又はモリブデンのような金属を構成体上方に堆積することによって、ポリマーブロック３２の頂部分に形成される。構成体が焼鈍され、列方向の電導を促進するポリサイド区域１００を形成するために、ホットメタルが流出してポリマーブロック３２・９６の露出された頂部分内へしみ出すことを可能にする。残りの構成体上に堆積された金属は金属エッチング処理により除去される。その後ニトリド１０２のニッケル層が、図５６に示すように、構成体をおおって堆積される。酸化物層２２ａの頂部からニトリド層２４ａ及び１０２を除去し、ニトリド層１０２の残りの頂面を酸化物層２２ａのそれと適合させるようにするためにＣＭＰのようなニトリド逆エッチング処理がなされる。結果的に生じる構成体は図５７に示される。
【００６３】
エッチング止めとして作用するポリシリコン層１４（ポリマーブロック３２の外部）を露出するように、ミラーセルセットのいずれかの側から酸化物層２２ａの残っている露出された部分を除去するために異方性酸化物エッチング処理が用いられる。ポリマーブロック３２対外部のポリシリコン層１４の残っている露出された部分を除去するためにポリマーエッチング処理が続いて行われる。その後ポリマーブロック３２対外部の酸化物層１２の残っている露出された部分を除去するために任意選択的に酸化物エッチング処理が用いられる。結果的に生じる構成体は図５８に示される。
【００６４】
メモリセルを完成させるために、ポリマーブロック３２を被覆・包囲するように熱的酸化又はＣＶＤにより酸化物層１０４の層を先ず形成することによって、ポリマーブロック３２の次にニトリド側壁スぺーサ５８が形成される。そこでニトリド層が構成体上方に堆積され、スぺーサ５８を除くすべてのニトリドを除去するために異方性ニトリドエッチングが行われる。薄い酸化物層１０４のあらゆる露出された部分を除去するために薄い酸化物エッチングが行われる。結果的に生じる構成体は図５９に示される。
【００６５】
第１区域５０が形成されたのと同一方法で基板に第２区域６０（即ち、第１ターミナル）を形成するためにイオン注入（例えば、Ｎ＋）がそこで用いられる。その後金属化されたシリコン（サリサイド）６２の層が、構成体の上方に金属を堆積することによって側壁スぺーサ５８の次に基板１０の頂部に形成される。構成体は焼鈍され、ホットメタルが流出し、サリサイド区域６２を形成するように基板１０の露出された頂部内にしみ出すことを可能にする。残りの構成体上に堆積された金属はメタルエッチング処理によって除去される。基板上のサリサイド区域６２は、スぺーサ５８によって第２区域６０に自己調整される。結果的に生じる構成体は図６０に示される。
【００６６】
全構成体をおおうためにPBSG６７のような不動態化が用いられる。サリサイド区域６２をおおうエッチング領域を限定するためにマスキング段階が行なわれる。対にされたメモリセルの隣接セット間に形成されるサリサイド領域６２上方に理想的に中央に置くと共に同領域より広い接触開口を作るために、マスクされた領域内でPBSG６７が選択的にエッチングされる。ニトリド層１０２は、このエッチング処理からポリマーブロック３２及びポリサイド層１００を保護するのに役立つ。接触開口はそこで金属堆積及び平坦化逆エッチングによって導体金属６３で満たされ、それによってニトリドスペーサ５８（即ち、自己調整された接触機構、SAC）によりサリサイド領域６２に自己調整される接触導体６３を形成するために、対にされた隣接メモリセルセットのニトリドスペーサ５８間の全領域が堆積された金属で満たされる。サリサイド領域６２は各導体６３及び第２領域６０間の電導を促進する。メモリセル行内のすべての導体６３を共に結合するためにビットライン６４がBPSG６７をおおう金属マスキングによって加えられる。最終的メモリセル構成体は図６１に示される。
【００６７】
自己調整された接触機構（SAC）は、対にされたメモリセルの隣接セット間の最少空間要件に関する重要な抑制を除去する。特に、図６１はサリサイド領域６２をおおって完全に中央に置く接触領域（従って、導体６３）を例示するが、現実にはサリサイド領域６２に関して何らかの望ましくない水平偏移なしに接触開口を形成することは非常に困難である。もし、接触領域（接点）６３でスペーサ５８間の空間を満たすのを妨げるのに十分なほど水平偏移が大きくなるならば、不完全な接触が起こり得る。図１７に例示される実施形態で用いられるもののような非自己調整接触機構では、BPSG形成前に構成体をおおうニトリドの保護層がなく、もし接点６３がポリサイド層６５及びポリマーブロック３２を超えて変移しかつ形成されるならば、電気的ショートが起こり得る。非自己調整接触機構の電気的ショートを防止するためには、接触領域における可能な最大偏移でさえも開口がニトリドスペーサ５８まで又はそれを超えて延びないように、接触開口はニトリドスペーサから十分離れて形成される。勿論これは、対にされたミラーセルの隣接セット間に十分な許容距離を与えるためには、図１７に示す実施形態に対してスペーサ５８間の最少距離につき制限を与えるものである。
【００６８】
図６１の実施形態で用いられるSACは、BPSGの下に材料（ニトリド層１０２）の保護層を用いることによってこの制限を排除するものである。この保護層を用いることで、たとえ形成中に接触開口の著しい（有意の）水平偏移があるとしても、接触開口とサリサイド区域６２との重複があることを保証するために十分な幅でBPSG2接触開口が形成される。ニトリド層１０２は、接点６３部分間に何らのショートがなく、それらがポリマーブロック３２又はポリサイド層１００上方に形成されることを可能にする。広い接触開口は、接点６３がスペーサ５８間の非常に狭い空間を完全に満たしてサリサイド区域６２との良好な電気的接触を与えることを保証する。従って、スペーサ５８間の接触領域の幅が最小化され、総合的セル寸法の縮小を可能にする。SCAは本出願に例示されたあらゆる方法で用いられ得ることに注目すべきである。
【００６９】
図６１に示すように、第１及び第２区域５０・６０は各セルにつきソース及びドレーンを形成する（当業者にとってソース及びドレーンが作動中切替えられ得ることは公知である）。各セルにつきチャンネル区域６６は、ソース及びドレーン５０・６０の中間にある基板部分である。ポリマーブロック３２及びポリマースペーサ４４は、制御ゲートを構成し、ポリマー層１４は浮動ゲートを構成する。制御ゲート３２・４４は第２区域６０の端に調整される一側面を有し、チャンネル区域６６の一部をおおって配置される。ノッチ６８が制御ゲートの隅に形成され、それは浮動ゲート１４（浮動ゲート１４の鋭い縁４２はノッチの68内へ延びる）おおって部分的に延びる。浮動ゲート１４は、チャンネル区域６６の一部をおおい、その一端で制御ゲート３２・４４と部分的に重複し、その他端で第１区域と部分的に重複する。図６１に示されるように、本発明の処理は互いに反映するメモリセルの対を形成する。反映されるメモリセルの各対は、酸化物層１０４及びニトリドスぺーサ５８によって反映されるメモリセルの隣接対から絶縁される。
【００７０】
この実施形態は、浮動ゲート長はなおフォトリトグラフ段階によって限定されるが、同時にエッチングマスクによって保護されるものはマスク開口に露出されている浮動ゲートポリマーではなくて浮動ゲートポリマーである点で独特である。ＷＬマスクは、ワードライン、浮動ゲート及びソース寸法を同時に限定する。さらに、本実施形態は導体６３を適切なサリサイド区域６２（それは第２区域６０に自己調整される）に対して調整する自己調整される接触機構を利用する。従って、メモリセルのすべての決定的構成要素、即ち、浮動ゲート、第１ソース区域、ワードライン（制御ゲート）及び接触導体は全て共に自己調整される。また、本実施形態は、本明細書に記載されたすべての実施形態と同様にさらに制御ゲートを形成する。即ち、制御ゲートは浮動ゲートの方に面する平面側壁部分を有する。制御ゲート側壁は、制御ゲートの連続的な一体化された拡張部分を形成するためにポリマースぺーサ４４をそれに取付ける平面状表面部分を与え、制御ゲートは全体として浮動ゲートに隣接すると共にそれを部分的におおうようにされる。さらに本実施形態は、第２区域６０の方に面する平面側壁部分を有する制御ゲートを形成し、絶縁側壁スぺーサ５８の形成及び取付けを容易にする。
【００７１】
本発明は上記及び本明細書に例示された実施形態には限定されず、添付された請求の範囲内に入るあらゆる変形を含むものであることを理解すべきである。例えば、上記方法は、メモリセルを形成するのに用いられる電導材料として適切にドープされたポリシリコンを用いることを記載しているが、当業者にとって適切なあらゆる電導材料が用いられ得ることは明らかである。さらに、二酸化珪素又は窒化珪素 （ニトリド）に代えて適切な絶縁体が用いられ得る。また、エッチング特性が二酸化珪素（又は任意の絶縁体）及びポリシリコン（又は任意の導体）とは異なる適切な任意の材料がシリコンニトリドの代わりに用いられ得る。さらに、請求の範囲から明らか通り、すべての方法段階は例示又は請求された正確な順序で行う必要はなく、むしろ本発明のメモリセルの適切な形成が可能なあらゆる順序で行い得る。例えば、第１溝３０及びポリマーブロック３２は、その側壁が後で食刻除去され、全てがポリマーブロック３２に隣接してポリマー層１４が形成される前になるように形成され得る。最後に、所望のメモリセル構成体を形成するために上記実施形態の各種の面が組み合わされ得る。
【図面の簡単な説明】
【図１】絶縁区域を形成するために本発明の方法の第１段階で用いられる半導体回路基板の上面図である。
【図２】図１のライン１−１に沿ってとられた断面図である。
【図３】図２の構造体の次段階処理で用いられる上面図であり、そこでは絶縁区域が形成される。
【図４】図３のライン１−１に沿ってとられた断面図であり、同構造体に形成される絶縁ストライプを示す。
【図５】図３のライン１−１に沿ってとられた２つの型の絶縁区域、即ち、LOCOS又は浅い溝を示す断面図であり、それらは半導体基盤上に形成され得る。
【図６】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図７】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図８】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図９】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１０】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１１】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１２】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１３】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１４】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１５】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１６】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１７】図３のライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における図３の構成体の次段階処理を次々と示す。
【図１８】分割ゲート型浮動メモリセルの不揮発性メモリアレイの形成における能動区域のターミナルへの列ライン及びビットラインの相互結合を示す上面図である。
【図１９】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２０】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２１】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２２】ライン２−２に沿ってとられた断面図であり、図７の構成体を形成するために図６の構成体の第１代替処理段階を次々に示す。
【図２３】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２４】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２５】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２６】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２７】ライン２−２に沿ってとられた断面図であり、図１１の構成体を形成するために図６の構成体の第２代替処理段階を次々に示す。
【図２８】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図２９】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３０】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３１】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３２】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３３】ライン２−２に沿ってとられた断面図であり、制御ゲートに隣接しかつ浮動ゲートの頂上にある酸化物スぺーサを形成するために図１１の構成体の第３代替処理段階を次々に示す。
【図３４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図３９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４２】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４３】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図４９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５２】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５３】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５４】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５５】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５６】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５７】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５８】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図５９】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図６０】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６−８の構成体の第４代替処理段階を次々に示す。
【図６１】ライン２−２に沿ってとられた断面図であり、分割ゲート型浮動メモリセルの不揮発性メモリアレイを形成するために図６の構成体の第５代替処理段階を次々に示す。
Claims (21)
- 半導体回路基板に一連の半導体メモリの浮動ゲートメモリセルを形成する自己調整方法において、各メモリセルが浮動ゲート、第１ターミナル及び第２ターミナルであってその間にチャンネル区域を有する第１ターミナル及び第２ターミナルと、制御ゲートとを有する、メモリセルを形成する自己調整方法であって、
ａ） 実質的に互いに平行で第１方向に延びる該基板に複数の隔置された絶縁区域を形成し、隣接絶縁区域の各対間に能動区域を有し、該能動区域がそれぞれ該半導体基板上の絶縁材料の第１層と、絶縁材料の第１層上の電導材料の第１層とを含むようにされ、
ｂ） 実質的に互いに平行でかつ実質的に該第１方向に垂直な第２方向に延びる該能動区域及び絶縁区域を横切って隔置される複数の第１溝を形成し、該第１溝の各々が該能動区域の各々の該電導材料の第１層を露出するようにされ、
ｃ）該電導材料の第１層の上方でそれに隣接して配置される該能動区域の各々に絶縁材料の第２層を形成し、
ｄ） 各々が実質的に平坦な側壁部分を有する第２電導材料のブロックを形成するために該第１溝の各々を該第２電導材料で満たし、該能動区域の各々につき該ブロックの各々が該絶縁材料の該第２層に隣接すると共に該基板から絶縁されるようにされ、
ｅ） 該第２方向に沿った実質的に平坦な側壁部分の各々に密接しかつそれに連続する電導材料の側壁スペーサを形成し、各能動区域につき各スペーサが該絶縁材料の第２層及び該電導材料の第１層上に配置されるようにされ、
ｆ） 該基板に複数の第１ターミナルを形成し、該能動区域の各々において該第１ターミナルの各々が該ブロックの１つに隣接するようにされ、
ｇ） 該基板に複数の第２ターミナルを形成し、該能動区域の各々において該第２ターミナルの各々が該第１ターミナルから隔置されると共に該電導材料の第１層の下方になるようにされることから成る
浮動ゲートメモリセルを形成する自己調整方法。 - 絶縁材料の第２層形成が各能動区域の電導材料の該第１層の頂部及び側部を酸化することを含む、請求項１の方法。
- 前記方法は、
ｈ） 実質的に互いに平行に第２方向に延びる該能動区域及び絶縁区域を横切って複数の隔置された第２溝を形成し、該第２溝の各々が選ばれた該ブロックの対間に形成されると共に該第２ターミナルを露出するために電導材料の該第１層及び絶縁材料の該第１層を通して延びるようにされ、
ｉ） 該第２溝側壁に沿って絶縁材料の第３層を形成し、
ｊ） 絶縁材料の該第３層によって該第１電導層から絶縁される電導材料で該第２溝の各々を満たすことをさらに含む、請求項１の方法。 - 絶縁材料の該第３層の形成は、該第２溝に面する電導材料の該第１層の端部分を酸化することを含む、請求項３の方法。
- 絶縁材料の該第３層の形成は、該第２溝の各々の側壁に沿って一対の絶縁材料の内部側壁スペーサを形成することを含む、請求項３の方法。
- 絶縁材料の該第３層の形成が、該第２溝に面する電導材料の該第１層の端部を酸化し、該第２溝の各側壁に沿って絶縁材料の内部側壁スペーサの対を形成することを含む、請求項３の方法。
- 該ブロックの各々及びそれと連続して形成される対応するスペーサは、該ブロック及びスペーサ間の結合部にノッチを有する制御ゲートを形成する、請求項１の方法。
- 第２電導材料の該ブロックの各々に金属化された珪素の層を形成する、請求項１の方法。
- 該第１溝の形成は、
電導材料の該第１層上に少なくとも１つの材料層を形成し、
該第１溝の頂部を形成するために該少なくとも１つの材料層を通して選択的にエッチングし、
該第１溝の各側壁に一対の側壁スペーサを形成し、
該第１溝の底部を形成するために電導材料の該第１層を通して該第１溝の各々の該側壁スペーサの各対間をエッチングすることを含み、
該第１溝の該底部が、該第１溝の該頂部分より小さい幅を持つようにされる、請求項１の方法。 - 絶縁材料の該第２層の少なくとも一部が、該第１溝の全側壁に沿って一層の絶縁材料を形成することによって形成される、請求項１の方法。
- 絶縁材料の該第２層の少なくとも一部が、電導材料の該第１層の上面に一層の絶縁材料を形成することによって形成される、請求項１の方法。
- 前記方法において、
該第１溝の形成は、該能動区域及び絶縁区域を横切る該第１溝の選択された対間に中間溝を形成することを含み、該中間溝が実質的に互いに平行でかつ該第２方向に伸び、
該第１溝を満たすことは、該中間溝に該第２電導材料のブロックを形成するために該第２電導材料で該中間溝を満たすことを含む、請求項１の方法。 - 第２電導材料の該ブロックの各々に一層の金属化された珪素を形成することをさらに含む、請求項１２の方法。
- 前記方法は、
ｈ） 実質的に互いに平行でかつ該第２方向に延びる該能動区域及び絶縁区域を横切って隔置される複数の第２溝を形成し、該中間溝の該第２電導材料を除去すると共に該第２ターミナルを露出するために電導材料の該第１層及び絶縁材料の該第１層を通して該中間溝を延ばすことによって該第２溝が形成されるようにされ、
ｉ） 該第２溝の側壁に沿って絶縁材料の第３層を形成し、
ｊ） 絶縁材料の該第３層によって該第１電導層から絶縁される電導材料で該第２溝の各々を満たすことをさらに含む、請求項１２の方法。 - 前記方法は、
電導材料の該ブロックの各側壁に沿って絶縁材料の第２側壁スペーサを形成し、
該第２側壁スペーサの一つに密接する該第１ターミナルの各々に金属化された珪素の層を形成し、金属被覆された珪素の該層の各々が該第２側壁スペーサの該１つに自己調整されるようにされることをさらに含む、請求項１の方法。 - 前記方法は、
第２電導材料の該ブロックの各々に金属化された珪素の層を形成し、該第１溝の側壁は、該第１溝の各々につき第２電導材料の該ブロックの縁に対して該金属化された珪素の縁を調整するようにさせることをさらに含む、請求項１の方法。 - 前記方法は、
金属化された珪素の該層の上に絶縁材料の第３層を形成し、該第１溝の側壁は、該第１溝の各々につき第２電導材料の該ブロックの縁に対して絶縁材料の該第３縁を調整するようにさせることをさらに含む、請求項１６の方法。 - 前記方法は、
金属化された珪素の該層の各々の上にそれに対して自己調整される該第２側壁スペーサに直面する電導材料を形成することをさらに含む、請求項１５の方法。 - 該第２側壁スペーサの各々を形成することは、該第２側壁スペーサと電導材料の該ブロックの該側壁間に絶縁材料の層を形成する工程をさらに含む、請求項１５の方法。
- 前記方法は、
電導材料の該ブロックの各々の側壁に沿って絶縁材料の第２側壁スペーサを形成し、該第２側壁スペーサの対が互いに隣接して隔置されるが、該第１ターミナルの１つが実質的にその間に来るようにされ、
該１つの第１ターミナルに対応する一対の該第２側壁スペーサ間で該第１ターミナルの各１つに金属化された珪素層を形成し、金属化された珪素の該層が第２側壁スペーサの該相当する対によって該１つの第１ターミナルに自己調整されるようにされ、
該能動区域をおおって不動態化材料層を形成し、
該不動態化材料を通して接触開口を形成し、該接触開口の各々につき該接触開口は、該金属化された珪素層１つまで下方に延びかつそれを露出し、
該接触開口は、第２側壁スペーサの該対応する対によって境界づけられたより低い部分を有し、
該接触開口は、第２側壁スペーサの該対応する対間の空間より広い上方部分を有し、
該接触開口の各々を電導材料で満たすことをさらに含む、請求項１の方法。 - 該第１溝の各々及び該第２電導材料の該ブロックの各々が実質的に長方形である、請求項１の方法。
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