JP2950212B2 - 不揮発性半導体記憶装置およびその製造方法 - Google Patents

不揮発性半導体記憶装置およびその製造方法

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Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、不揮発性半導体記
憶装置に関し、特に、スプリットゲート型メモリセルト
ランジスタを有する不揮発性半導体記憶装置およびその
製造方法に関するものである。
【０００２】
【従来の技術】例えばＥＰＲＯＭに代表されるような、
浮遊ゲート、制御ゲートの２つのゲートを持つ、いわゆ
るスプリットゲート型メモリセルトランジスタを有する
不揮発性半導体記憶装置においては、従来から浮遊ゲー
トと制御ゲートの位置関係によって２種類の型があっ
た。
【０００３】まず、第１の型の不揮発性半導体記憶装置
は、浮遊ゲートが下層側、制御ゲートが上層側に位置す
るものであり、この構造について図１３を用いて説明す
る。半導体基板１の表面にソース領域２およびドレイン
領域３が形成されている。ソース領域２とドレイン領域
３の間がチャネル領域４である。チャネル領域４は２つ
に分割されており、第１のチャネル領域４ａ上には第１
のゲート絶縁膜５が形成され、その上に浮遊ゲート電極
６が形成されている。また、浮遊ゲート電極６の上面お
よび側面、第２のチャネル領域４ｂの表面には第２のゲ
ート絶縁膜７が形成され、その上に制御ゲート電極８が
形成されている。
【０００４】そして、これらを覆うように第１の層間絶
縁膜９が形成されている。また、第１の層間絶縁膜９上
にはディジット配線１０が形成されており、これは第１
の層間絶縁膜９に形成されたコンタクト孔１１を介して
ドレイン領域３と接続されている。さらに、これらを覆
うようにカバー膜１２が形成されている。
【０００５】そして、第１の型の不揮発性半導体記憶装
置の製造工程においては、浮遊ゲート電極６をパターニ
ングした後に制御ゲート電極８のパターニングを行な
う。この際に、制御ゲート電極８の一方の端部（図１３
における左端）ではこの制御ゲート電極８に対して自己
整合的に第２のゲート絶縁膜７、浮遊ゲート電極６の双
方をエッチングするが、他方の端部（図１３における右
端）では第２のゲート絶縁膜７をエッチングするだけと
なっている。
【０００６】一方、第２の型の不揮発性半導体記憶装置
は、制御ゲートが下層側、浮遊ゲートが上層側に位置す
るものであり、この構造について図１４を用いて説明す
る。なお、図１４において図１３と共通の部分には同一
の符号を付す。半導体基板１の表面にソース領域２およ
びドレイン領域３が形成されている。ソース領域２とド
レイン領域３の間がチャネル領域４である。チャネル領
域は２つに分割されており、第１のチャネル領域４ａ上
には第１のゲート絶縁膜５が形成され、その上に制御ゲ
ート電極８が形成されている。また、制御ゲート電極８
の上面および側面、第２のチャネル領域４ｂの表面には
第２のゲート絶縁膜７が形成され、この制御ゲート電極
８上の第２のゲート絶縁膜７上の一部と第２のチャネル
領域４ｂ上の第２のゲート絶縁膜７上に浮遊ゲート電極
６が形成されている。
【０００７】そして、これらを覆うように第１の層間絶
縁膜９が形成されている。また、第１の層間絶縁膜９上
にはディジット配線１０が形成されており、これは第１
の層間絶縁膜９に形成されたコンタクト孔１１を介して
ドレイン領域３と接続されている。さらに、これらを覆
うようにカバー膜１２が形成されている。
【０００８】そして、第２の型の不揮発性半導体記憶装
置の製造工程においては、制御ゲート電極８をパターニ
ングした後に浮遊ゲート電極６のパターニングを行な
う。その後、浮遊ゲート電極６と制御ゲート電極８に対
して自己整合的にソース領域２およびドレイン領域３を
形成する。
【０００９】
【発明が解決しようとする課題】しかしながら、従来の
不揮発性半導体記憶装置においては、第１の型、第２の
型、それぞれの半導体記憶装置に以下のような問題点が
あった。すなわち、第１の型の不揮発性半導体記憶装置
の場合、上述したように、制御ゲート電極８のパターニ
ングの際、制御ゲート電極８の一方の端部ではこの制御
ゲート電極８に対して自己整合的に第２のゲート絶縁膜
７、浮遊ゲート電極６を順次エッチングする。ところ
が、他方の端部では第２のゲート絶縁膜７をエッチング
した後に半導体基板１が露出するため、一方の端部で浮
遊ゲート電極６をエッチングしている間にこちらの端部
では半導体基板１がエッチングされてしまう。すると、
この半導体基板１の掘れはチャネル領域４とソース領域
２との間にオフセットを作ることになると同時に、エッ
チングダメージによる基板の結晶欠陥に起因するリーク
電流の原因となる。
【００１０】また、第２の型の不揮発性半導体記憶装置
の場合、上述したように、制御ゲート電極８をパターニ
ングし、第２のゲート絶縁膜７を形成した後、浮遊ゲー
ト電極６のパターニングを行なう。このとき、メモリセ
ルトランジスタのチャネル長は、制御ゲート電極８の幅
と、制御ゲート電極８と重なっていない部分の浮遊ゲー
ト電極６の幅の和で決まる。このため、浮遊ゲート電極
６のパターニングの際に、制御ゲート電極８に対する浮
遊ゲート電極６の位置合わせがずれた場合、チャネル長
が変わってしまう。これはメモリセルトランジスタの特
性が安定して維持できないことにつながり、製品の歩留
が低下することになる。
【００１１】そこで、これらの不具合を解消する方法と
して、特開平２−３９８６号公報に開示された不揮発性
メモリセルの製造方法が提案されている。この方法は、
上記第１の型の不揮発性半導体記憶装置の製造工程と同
様、メモリセルトランジスタ２個分を１単位とするよう
に浮遊ゲート電極をパターニングし、ついで、第２のゲ
ート絶縁膜、制御ゲート電極を順次成長させる。その
後、メモリセルトランジスタを１個分ずつに分割するよ
うに制御ゲート電極のみをパターニングする。そして、
浮遊ゲート電極のみが開孔するようにマスキングを重ね
てからエッチングを行なう。このようにすると、制御ゲ
ート電極の一方の端部では制御ゲート電極と浮遊ゲート
電極を自己整合的に形成することができ、他方の端部で
は半導体基板が掘れるのを防ぐことができる。
【００１２】しかしながら、この方法においても以下の
ような問題点があった。すなわち、制御ゲート電極のパ
ターニング時のマスキングにフォトレジストを用いた場
合、次工程で浮遊ゲート電極のみが開孔するようにマス
キングを行なうと、フォトレジスト膜が２重に形成され
ることになるが、この場合、フォトレジストの塗布ムラ
やフォトレジストの溶融といった問題が生じる恐れがあ
る。また、制御ゲート電極のマスキングにシリコン酸化
膜を用いた場合、次工程の浮遊ゲート電極のエッチング
の際、浮遊ゲート電極上に位置する制御ゲート電極上の
シリコン酸化膜もエッチングされてしまうため、シリコ
ン酸化膜がエッチングマスクの役目を完全に果たすこと
ができず、加工性が低下する。そして、このような問題
が生じると、製品の生産は不可能となる。
【００１３】本発明は、上記の課題を解決するためにな
されたものであって、メモリセルトランジスタの特性を
安定して維持し得る構造を持った不揮発性半導体記憶装
置およびその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明の不揮発性半導体記憶装置は、半導体基板
の表面に設けられたソース領域およびドレイン領域と、
これらソース領域、ドレイン領域の間のチャネル領域が
分割された第１のチャネル領域および第２のチャネル領
域と、前記第１のチャネル領域上に設けられた第１のゲ
ート絶縁膜と、該第１のゲート絶縁膜上に設けられた制
御ゲート電極と、前記ソース領域およびドレイン領域の
表面を覆うようにそれぞれ設けられた層間絶縁膜と、前
記制御ゲート電極の上面および側面と前記第２のチャネ
ル領域の表面に設けられた第２のゲート絶縁膜と、該第
２のゲート絶縁膜を覆いその両端部が前記層間絶縁膜上
に位置する浮遊ゲート電極とを有するメモリセルトラン
ジスタを備えたことを特徴とするものである。
【００１５】もしくは、メモリセルトランジスタの構成
として、半導体基板の表面に設けられたソース領域およ
びドレイン領域と、これらソース領域、ドレイン領域の
間のチャネル領域が分割された第１のチャネル領域およ
び第２のチャネル領域と、前記第１のチャネル領域上に
設けられた第１のゲート絶縁膜と、該第１のゲート絶縁
膜上に設けられた制御ゲート電極と、該制御ゲート電極
上に設けられた第２のゲート絶縁膜と、前記ソース領域
およびドレイン領域の表面を覆うようにそれぞれ設けら
れた層間絶縁膜と、前記制御ゲート電極の側面と該側面
からの上方延長部と前記第２のチャネル領域の表面とに
設けられた第３のゲート絶縁膜と、前記第２、第３のゲ
ート絶縁膜を覆いその両端部が前記層間絶縁膜上に位置
する浮遊ゲート電極とを有するものとしてもよい。ま
た、この構成において、制御ゲート電極と浮遊ゲート電
極を逆にしてもよい。
【００１６】一方、本発明の不揮発性半導体記憶装置の
製造方法は、半導体基板上に第１のゲート絶縁膜を介し
て形成した制御ゲート電極に対して自己整合的にソース
領域およびドレイン領域を形成する工程と、該ソース領
域上またはドレイン領域上にあたる前記制御ゲート電極
間に絶縁膜を埋め込む工程と、前記制御ゲート電極のチ
ャネル長方向の一部を除去する工程と、前記制御ゲート
電極の上面および側面と前記制御ゲート電極が除去され
た半導体基板の上面に第２のゲート酸化膜を形成する工
程と、該第２のゲート酸化膜を覆うように浮遊ゲート電
極を形成する工程を有することを特徴とするものであ
る。
【００１７】もしくは、半導体基板上に順次形成した第
１のゲート絶縁膜、制御ゲート電極、第２のゲート絶縁
膜、浮遊ゲート電極の第１の部分からなる積層膜に対し
て自己整合的にソース領域およびドレイン領域を形成す
る工程と、該ソース領域上またはドレイン領域上にあた
る前記積層膜間に絶縁膜を埋め込む工程と、前記積層膜
のチャネル長方向の一部を除去する工程と、少なくとも
前記積層膜の側面と該積層膜を除去した半導体基板の上
面に第３のゲート酸化膜を形成する工程と、前記積層膜
を除去した半導体基板の上方に前記第３のゲート酸化膜
を介して浮遊ゲート電極の第２の部分を埋め込む工程
と、前記浮遊ゲート電極の第１の部分、第２の部分を覆
ってこれらを一体化した浮遊ゲート電極を形成する工
程、を有する構成としてもよい。また、この構成におい
て、制御ゲート電極の形成と浮遊ゲート電極の形成を逆
にしてもよい。
【００１８】
【発明の実施の形態】以下、本発明の第１の実施の形態
を図１〜図５を参照して説明する。図１は本実施の形態
の不揮発性半導体記憶装置のメモリセルトランジスタ部
分を示す図であり、このメモリセルトランジスタは制御
ゲート電極が下層側、浮遊ゲート電極が上層側に位置す
る従来の第２の型の不揮発性半導体記憶装置に相当する
ものである。図中符号１４は半導体基板、１５はソース
領域、１６はドレイン領域、１７ａは第１のチャネル領
域、１７ｂは第２のチャネル領域、１８は第１のゲート
絶縁膜、１９は制御ゲート電極、２０は第１の層間絶縁
膜（層間絶縁膜）、２１は第２のゲート絶縁膜、２２は
浮遊ゲート電極である。
【００１９】図１に示すように、半導体基板１４の表面
にソース領域１５とドレイン領域１６が形成され、これ
らソース領域１５、ドレイン領域１６間のチャネル領域
１７が第１のチャネル領域１７ａと第２のチャネル領域
１７ｂに分れている。そして、第１のチャネル領域１７
ａ上には第１のゲート絶縁膜１８、制御ゲート電極１９
が順次形成されている。また、ソース領域１５上、およ
びドレイン領域１６上のコンタクト孔２３を除く部分に
は第１の層間絶縁膜２０が形成されている。さらに、制
御ゲート電極１９の上面および第１の層間絶縁膜２０が
接しない側の側面と第２のチャネル領域１７ｂの表面に
は第２のゲート絶縁膜２１が形成され、第２のゲート絶
縁膜２１を覆い両端がそれぞれ第１の層間絶縁膜２０上
に位置する浮遊ゲート電極２２が形成されている。メモ
リセルトランジスタ２４はこのような構成となってい
る。
【００２０】また、浮遊ゲート電極２２上には第２の層
間絶縁膜２５を介してディジット配線２６が形成されて
おり、コンタクト孔２３の部分でドレイン領域１６と接
続されている。このディジット配線２６は各メモリセル
トランジスタ２４のドレイン領域１６を接続するもので
あり、多数のメモリセルトランジスタ２４が図５に示す
ようなＮＯＲアレイを構成している。そして、ディジッ
ト配線２６上にはカバー膜２７が形成されている。
【００２１】なお、ＮＯＲアレイとは、図５に示すよう
に、ワード線２８とビット線２９の交差する箇所にメモ
リセルトランジスタ２４が配置され、メモリセルトラン
ジスタ２４のゲート３０がワード線２８に、ドレイン３
１がビット線２９に、ソース３２が接地されたものであ
る。そして、多数のメモリセルトランジスタ２４、２
４、…がビット線２９に対して並列に接続された状態と
なっている。
【００２２】以下、上記構成の不揮発性半導体記憶装置
の製造方法について図２〜図４を用いて説明する。ま
ず、図２（ａ）に示すように、一例として不純物濃度が
１×１０15/cm3 のＰ型シリコン基板１４からなるウェ
ハーＷ上に、第１のゲート絶縁膜１８となる膜厚２０ｎ
ｍのシリコン酸化膜３３と、制御ゲート電極１９となる
リン拡散を行なった膜厚３００ｎｍの多結晶シリコン膜
３４を順次積層する。
【００２３】次に、図２（ｂ）に示すように、既知の方
法で多結晶シリコン膜３４をパターニングすることによ
り制御ゲート電極１９を形成し、その後、既知の方法に
よりこの制御ゲート電極１９に対して自己整合的にソー
ス領域１５およびドレイン領域１６を形成する。そし
て、図２（ｃ）に示すように、既知の方法により制御ゲ
ート電極１９間のソース領域１５、ドレイン領域１６上
に第１の層間絶縁膜２０を埋め込む。
【００２４】その後、図２（ｄ）に示すように、既知の
方法により各制御ゲート電極１９と第１のゲート絶縁膜
１８のチャネル長方向の一部、すなわちソース領域１５
側にあたる一部をエッチング、除去する。すると、この
除去した領域が第２のチャネル領域１７ｂとなる。そし
て、図３（ｅ）に示すように、多結晶シリコン膜３４と
基板１４の表面が露出した部分、すなわち制御ゲート電
極１９の上面と第１の層間絶縁膜２０が接していない側
の側面、および第２のチャネル領域１７ｂの上面に第２
のゲート絶縁膜２１となる膜厚１０ｎｍのシリコン酸化
膜３５を成長させる。
【００２５】次に、図３（ｆ）に示すように、ウェハー
Ｗ全体に膜厚２００ｎｍの多結晶シリコン膜３６を成長
させ、これに濃度５×１０14 /cm2 のリンを４０keV で
イオン注入した後、既知の方法により両端が第１の層間
絶縁膜２０、２０上に位置するようにパターニングを行
ない、浮遊ゲート電極２２を形成する。ここまでの工程
でメモリセルトランジスタ２４が形成される。
【００２６】その後、図３（ｇ）に示すように、メモリ
セルトランジスタ２４を覆うように膜厚５００ｎｍのＢ
ＰＳＧ膜からなる第２の層間絶縁膜２５を形成する。そ
して、図４（ｈ）に示すように、ドレイン領域１６上の
第１、第２の層間絶縁膜２０、２５を貫通するように既
知の方法でコンタクト孔２３を開孔した後、膜厚１００
０ｎｍのアルミニウム膜３７をスパッタ法により形成し
てパターニングすることにより、ディジット配線２６を
形成する。最後に、図４（ｉ）に示すように、メモリセ
ルトランジスタ２４およびディジット配線２６を覆うよ
うにカバー膜２７を形成する。以上の工程を経て、本実
施の形態の不揮発性半導体記憶装置が完成する。
【００２７】本実施の形態の製造方法によれば、メモリ
セルトランジスタのチャネル長が制御ゲート電極と浮遊
ゲート電極の位置合わせによって左右される従来の第２
の型の不揮発性半導体記憶装置の場合と異なり、制御ゲ
ート電極１９を一旦パターニングした後、浮遊ゲート電
極２２を形成する前に、制御ゲート電極１９に対して自
己整合的にソース領域１５、ドレイン領域１６を形成す
るため、メモリセルトランジスタ２４のチャネル長が制
御ゲート電極１９の寸法のみによって一義的に決まるこ
とになる。したがって、メモリセルトランジスタ特性の
製造バラツキを低減することができ、製品の歩留を安定
して維持することができる。
【００２８】また、従来の第１の型の不揮発性半導体記
憶装置の場合、上側のゲート電極（制御ゲート電極）の
パターニングの際、一方の端部ではこのゲート電極に対
して自己整合的に下側のゲート電極（浮遊ゲート電極）
をエッチングする一方、他方の端部で半導体基板が露出
していた、すなわちパターン両端の構造が非対称であっ
た。これに対して、本実施の形態の製造方法の場合、図
３（ｆ）に示すように、上側のゲート電極（浮遊ゲート
電極２２）のパターニングの際、双方の端部とも下側の
ゲート電極（制御ゲート電極１９）を自己整合的にエッ
チングするようなことはなく、第１の層間絶縁膜２０の
上面までエッチングすればよい構造となっている、すな
わちパターン両端の構造が対称的である。したがって、
従来の場合のように、半導体基板が掘れることがなく、
チャネル領域とソース領域の間のオフセットや、基板の
結晶欠陥に起因するリーク電流の発生を防止することが
できる。
【００２９】以下、本発明の第２の実施の形態を図６〜
図１０を参照して説明する。図６は本実施の形態の不揮
発性半導体記憶装置のメモリセルトランジスタ部分を示
す図であり、このメモリセルトランジスタも第１の実施
の形態と同様、上層側が浮遊ゲート電極、下層側が制御
ゲート電極の型のものである。また、第２の実施の形態
が第１の実施の形態と異なる点は、（１）製造工程にお
いてソース、ドレイン領域を形成する際の自己整合用マ
スクに制御ゲート電極単層ではなく、浮遊ゲート電極、
第２のゲート絶縁膜、制御ゲート電極の３層を用いた
点、（２）メモリセルアレイの構成をＮＯＲ方式からＮ
ＡＮＤ方式に代えた点、の２点である。なお、図６にお
いて図１と共通の部分には同一の符号を付す。
【００３０】図６に示すように、半導体基板１４の表面
にソースまたはドレイン領域３９、３９が形成され、こ
れらソースまたはドレイン領域３９間のチャネル領域１
７が第１のチャネル領域１７ａと第２のチャネル領域１
７ｂに分れている。そして、第１のチャネル領域１７ａ
上には第１のゲート絶縁膜１８、制御ゲート電極１９、
第２のゲート絶縁膜２１が順次積層されている。また、
ソースまたはドレイン領域３９上には第１の層間絶縁膜
２０が形成されている。さらに、制御ゲート電極１９の
第１の層間絶縁膜２０が接しない側の側面およびその上
方に延びる部分と第２のチャネル領域１７ｂ上には第３
のゲート絶縁膜４０が形成され、第２、第３のゲート絶
縁膜２１、４０を覆い両端がそれぞれ第１の層間絶縁膜
２０上に位置する浮遊ゲート電極２２が形成されてい
る。メモリセルトランジスタ４１はこのような構成とな
っている。
【００３１】そして、浮遊ゲート電極２２および第１の
層間絶縁膜２０を覆うように第２の層間絶縁膜２５が形
成され、その上方にはカバー膜２７が形成されている。
このメモリセルトランジスタ４１はコンタクト孔が不要
であり、図１０に示すＮＡＮＤ方式のメモリセルアレイ
を構成するものである。なお、ＮＡＮＤアレイとは、図
１０に示すように、複数のメモリセルトランジスタ４
１、４１、…を直列に接続して集積度を高くした構成の
ものである。
【００３２】以下、上記構成の不揮発性半導体記憶装置
の製造方法について図７〜図９を用いて説明する。ま
ず、図７（ａ）に示すように、一例として不純物濃度が
８×１０16/cm3 のＰ型シリコン基板１４からなるウェ
ハーＷ上に、第１のゲート絶縁膜１８となる膜厚２５ｎ
ｍのシリコン酸化膜３３と、制御ゲート電極１９となる
リン拡散を行なった膜厚３００ｎｍの多結晶シリコン膜
３４と、第２のゲート絶縁膜２１となる膜厚１０ｎｍの
シリコン酸化膜、膜厚１２ｎｍのシリコン窒化膜、膜厚
８ｎｍのシリコン酸化膜の３層積層膜４２（３層を一括
して図示する）と、最終的に浮遊ゲート電極２２となる
リン拡散を行なった膜厚４００ｎｍの多結晶シリコン膜
３６を順次積層する。
【００３３】次に、図７（ｂ）に示すように、既知の方
法で多結晶シリコン膜３６、３層積層膜４２、多結晶シ
リコン膜３４からなる積層膜をパターニングすることに
より浮遊ゲート電極の第１の部分２２ａ、第２のゲート
絶縁膜２１、制御ゲート電極１９を形成し、既知の方法
によりこの積層膜２２ａ、２１、１９に対して自己整合
的にソースまたはドレイン領域３９を形成する。そし
て、図７（ｃ）に示すように、既知の方法により前記積
層膜間のソースまたはドレイン領域３９上に第１の層間
絶縁膜２０を埋め込む。
【００３４】その後、図８（ｄ）に示すように、既知の
方法により前記積層膜２２ａ、２１、１９および第１の
ゲート絶縁膜１８のチャネル長方向の一部をエッチン
グ、除去する。すると、積層膜２２ａ、２１、１９を残
した領域が第１のチャネル領域１７ａに、積層膜２２
ａ、２１、１９を除去した領域が第２のチャネル領域１
７ｂになる。そして、図８（ｅ）に示すように、積層膜
２２ａ、２１、１９の上面と第１の層間絶縁膜２０が接
していない側の側面、および第２のチャネル領域１７ｂ
の上面に第３のゲート絶縁膜４０となる膜厚８ｎｍのシ
リコン酸化膜４３を成長させ、第２のチャネル領域１７
ｂ上にこのシリコン酸化膜４３を介して浮遊ゲート電極
の第２の部分２２ｂとなる多結晶シリコン３６を既知の
方法により埋め込む。
【００３５】次に、図８（ｆ）に示すように、既知の方
法により浮遊ゲート電極の第１の部分２２ａの上面のシ
リコン酸化膜を除去する。そして、図９（ｇ）に示すよ
うに、ウェハーＷ全体にリン拡散を行なった膜厚１５０
ｎｍの多結晶シリコン膜３６を成長させた後、既知の方
法により両端が第１の層間絶縁膜２０、２０上に位置す
るようにパターニングを行なうと、この多結晶シリコン
膜３６と、積層膜の最上層の多結晶シリコン膜（浮遊ゲ
ート電極の第１の部分２２ａ）と、第２のチャネル領域
上に埋め込んだ多結晶シリコン膜（浮遊ゲート電極の第
２の部分２２ｂ）が一体化することにより、これが浮遊
ゲート電極２２となる。ここまでの工程でメモリセルト
ランジスタ４１が形成される。
【００３６】その後、図９（ｈ）に示すように、メモリ
セルトランジスタ４１を覆うように膜厚８００ｎｍのＢ
ＰＳＧ膜からなる第２の層間絶縁膜２５を形成する。そ
して、図９（ｉ）に示すように、膜厚１０００ｎｍのＰ
ＳＧ膜からなるカバー膜２７を形成する。以上の工程を
経て、本実施の形態の不揮発性半導体記憶装置が完成す
る。
【００３７】本実施の形態の製造方法においても、第１
の実施の形態と同様の効果を奏することができる。すな
わち、浮遊ゲート電極の第１の部分２２ａ、第２のゲー
ト絶縁膜２１、制御ゲート電極１９からなる積層膜に対
して自己整合的にソースまたはドレイン領域３９を形成
することにより、メモリセルトランジスタ４１のチャネ
ル長がゲート電極の位置合わせ等に関係なく、一義的に
決まるため、メモリセルトランジスタの特性バラツキが
低減でき、製品の歩留を安定して維持することができ
る。
【００３８】また、図９（ｇ）に示すように、浮遊ゲー
ト電極２２のパターニングの際、双方の端部とも浮遊ゲ
ート電極２２に対して制御ゲート電極１９を自己整合的
にエッチングすることはなく、第１の層間絶縁膜２０の
上面までエッチングすればよいため、半導体基板１４が
掘れることがなく、チャネル領域とソースまたはドレイ
ン領域の間のオフセットや、基板の結晶欠陥に起因する
リーク電流の発生を防止することができる。
【００３９】以下、本発明の第３の実施の形態を図１１
および図１２を参照して説明する。図１１は本実施の形
態の不揮発性半導体記憶装置のメモリセルトランジスタ
部分を示す図であり、このメモリセルトランジスタは、
浮遊ゲート電極が下側、制御ゲート電極が上側の従来の
第１の型の不揮発性半導体記憶装置に相当するものであ
る。そして、第３の実施の形態では、（１）製造工程に
おいてソース、ドレイン領域を形成する際の自己整合用
マスクに制御ゲート電極、第２のゲート絶縁膜、浮遊ゲ
ート電極の３層構造を用いた点、（２）メモリセルアレ
イの構成を仮想接地方式とした点、の２つの特徴点を有
している。なお、図１１においても図１および図６と共
通の部分には同一の符号を付す。
【００４０】図１１に示すように、本実施の形態のメモ
リセルトランジスタ４４は、第２の実施の形態のメモリ
セルトランジスタ４１と構造的に概ね類似しており、異
なる点は、浮遊ゲート電極２２と制御ゲート電極１９の
上下の位置関係が逆転している点と、上層側の制御ゲー
ト電極１９がソースまたはドレイン領域３９上に形成さ
れた第１の層間絶縁膜２０の全面を覆っている点、の２
点である。そして、このメモリセルトランジスタ４４は
コンタクト孔が不要であるとともに、ソース領域または
ドレイン領域、すなわちメモリセルトランジスタ４４の
接地側が状況によって切り替わって動作を行なうように
なっており、図１２に示す仮想接地方式のメモリセルア
レイを構成している。
【００４１】また、本実施の形態の不揮発性半導体記憶
装置の製造方法については第２の実施の形態における製
造方法とほぼ同様のため、説明を省略する。そして、本
実施の形態においても第１、第２の実施の形態と同様の
効果を奏することができる。
【００４２】なお、上記実施の形態の説明に用いた各膜
の種類や膜厚、不純物濃度等については、これら実施の
形態に限るものでは勿論なく、適宜変更することが可能
である。また、これら各実施の形態を基本として、本発
明はさらに以下の態様を採ることが可能である。 （１）各実施の形態のメモリセルトランジスタのいずれ
かの構造にＮＯＲ方式のメモリセルアレイ構成を適用す
る。 （２）各実施の形態のメモリセルトランジスタのいずれ
かの構造にＮＡＮＤ方式のメモリセルアレイ構成を適用
する。 （３）各実施の形態のメモリセルトランジスタのいずれ
かの構造に仮想接地方式のメモリセルアレイ構成を適用
する。 したがって、上記各実施の形態におけるコンタクト孔や
配線の構成、およびそれに係わる製造工程に関しては、
上記のいずれのメモリセルアレイ構成を採用するかによ
って適宜変更されるものである。
【００４３】
【発明の効果】以上、詳細に説明したように、本発明の
不揮発性半導体記憶装置によれば、メモリセルトランジ
スタのチャネル長が制御ゲート電極と浮遊ゲート電極の
位置合わせに影響を受ける従来の不揮発性半導体記憶装
置の場合と異なり、下層側のゲート電極もしくはこのゲ
ート電極を含む積層膜に対して自己整合的にソース領
域、ドレイン領域を形成するため、メモリセルトランジ
スタのチャネル長がこのゲート電極の寸法のみによって
一義的に決まることになる。したがって、メモリセルト
ランジスタ特性の製造バラツキを低減することができ、
製品の歩留を安定して維持することができる。また、上
層側のゲート電極のパターニングの際に第１の層間絶縁
膜の上面までエッチングすれば、半導体基板の掘れをな
くし、チャネル領域とソース領域の間のオフセットや基
板の結晶欠陥に起因するリーク電流の発生を防止するこ
とができる。また、本発明の不揮発性半導体記憶装置の
製造方法によれば、上記の利点を有する不揮発性半導体
記憶装置を確実に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の不揮発性半導体記
憶装置のメモリセルトランジスタ部分を示す縦断面図で
ある。
【図２】同、不揮発性半導体記憶装置の製造工程を順を
追って示すプロセス・フロー図である。
【図３】同、図２の続きを示すプロセス・フロー図であ
る。
【図４】同、図３の続きを示すプロセス・フロー図であ
る。
【図５】同、実施の形態のメモリセルトランジスタのメ
モリセルアレイ構成を示す図である。
【図６】本発明の第２の実施の形態の不揮発性半導体記
憶装置のメモリセルトランジスタ部分を示す縦断面図で
ある。
【図７】同、不揮発性半導体記憶装置の製造工程を順を
追って示すプロセス・フロー図である。
【図８】同、図７の続きを示すプロセス・フロー図であ
る。
【図９】同、図８の続きを示すプロセス・フロー図であ
る。
【図１０】同、実施の形態のメモリセルトランジスタの
メモリセルアレイ構成を示す図である。
【図１１】本発明の第３の実施の形態の不揮発性半導体
記憶装置のメモリセルトランジスタ部分を示す縦断面図
である。
【図１２】同、実施の形態のメモリセルトランジスタの
メモリセルアレイ構成を示す図である。
【図１３】従来の第１の型の不揮発性半導体記憶装置の
メモリセルトランジスタ部分を示す縦断面図である。
【図１４】従来の第２の型の不揮発性半導体記憶装置の
メモリセルトランジスタ部分を示す縦断面図である。
【符号の説明】
１４ 半導体基板 １５ ソース領域 １６ ドレイン領域 １７ チャネル領域 １７ａ 第１のチャネル領域 １７ｂ 第２のチャネル領域 １８ 第１のゲート絶縁膜 １９ 制御ゲート電極 ２０ 第１の層間絶縁膜（絶縁膜） ２１ 第２のゲート絶縁膜 ２２ 浮遊ゲート電極 ２４，４１，４４ メモリセルトランジスタ ３９ ソースまたはドレイン領域 ４０ 第３のゲート絶縁膜
フロントページの続き (56)参考文献 特開 昭52−63684（ＪＰ，Ａ) 特開 平４−277681（ＪＰ，Ａ) 特開 平６−302830（ＪＰ，Ａ) 特開 平５−275709（ＪＰ，Ａ) 特開 平２−3986（ＪＰ，Ａ) 特開 平２−110980（ＪＰ，Ａ) 特開 平２−110978（ＪＰ，Ａ) 特開 平２−2178（ＪＰ，Ａ) 特開 昭60−20583（ＪＰ，Ａ)

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置において、 半導体基板の表面に設けられたソース領域およびドレイ
    ン領域と、これらソース領域、ドレイン領域の間のチャ
    ネル領域が分割された第１のチャネル領域および第２の
    チャネル領域と、前記第１のチャネル領域上に設けられ
    た第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設
    けられた制御ゲート電極と、前記ソース領域およびドレ
    イン領域の表面を覆うようにそれぞれ設けられた層間絶
    縁膜と、前記制御ゲート電極の上面および側面と前記第
    ２のチャネル領域の表面に設けられた第２のゲート絶縁
    膜と、該第２のゲート絶縁膜を覆いその両端部が前記層
    間絶縁膜上に位置する浮遊ゲート電極とを有するメモリ
    セルトランジスタを備えたことを特徴とする不揮発性半
    導体記憶装置。
  2. 【請求項２】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置において、 半導体基板の表面に設けられたソース領域およびドレイ
    ン領域と、これらソース領域、ドレイン領域の間のチャ
    ネル領域が分割された第１のチャネル領域および第２の
    チャネル領域と、前記第１のチャネル領域上に設けられ
    た第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設
    けられた制御ゲート電極と、該制御ゲート電極上に設け
    られた第２のゲート絶縁膜と、前記ソース領域およびド
    レイン領域の表面を覆うようにそれぞれ設けられた層間
    絶縁膜と、前記制御ゲート電極の側面と該側面からの上
    方延長部と前記第２のチャネル領域の表面とに設けられ
    た第３のゲート絶縁膜と、前記第２、第３のゲート絶縁
    膜を覆いその両端部が前記層間絶縁膜上に位置する浮遊
    ゲート電極とを有するメモリセルトランジスタを備えた
    ことを特徴とする不揮発性半導体記憶装置。
  3. 【請求項３】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置において、 半導体基板の表面に設けられたソース領域およびドレイ
    ン領域と、これらソース領域、ドレイン領域の間のチャ
    ネル領域が分割された第１のチャネル領域および第２の
    チャネル領域と、前記第１のチャネル領域上に設けられ
    た第１のゲート絶縁膜と、該第１のゲート絶縁膜上に設
    けられた浮遊ゲート電極と、該浮遊ゲート電極上に設け
    られた第２のゲート絶縁膜と、前記ソース領域およびド
    レイン領域の表面を覆うようにそれぞれ設けられた層間
    絶縁膜と、前記浮遊ゲート電極の側面と前記第２のチャ
    ネル領域の表面とに設けられた第３のゲート絶縁膜と、
    前記第２、第３のゲート絶縁膜および前記層間絶縁膜を
    覆うように設けられた制御ゲート電極とを有するメモリ
    セルトランジスタを備えたことを特徴とする不揮発性半
    導体記憶装置。
  4. 【請求項４】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置の製造方法
    において、 半導体基板上に第１のゲート絶縁膜を介して形成した制
    御ゲート電極に対して自己整合的にソース領域およびド
    レイン領域を形成する工程と、該ソース領域上またはド
    レイン領域上にあたる前記制御ゲート電極間に絶縁膜を
    埋め込む工程と、前記制御ゲート電極のチャネル長方向
    の一部を除去する工程と、前記制御ゲート電極の上面お
    よび側面と前記制御ゲート電極が除去された半導体基板
    の上面に第２のゲート酸化膜を形成する工程と、該第２
    のゲート酸化膜を覆うように浮遊ゲート電極を形成する
    工程、を有することを特徴とする不揮発性半導体記憶装
    置の製造方法。
  5. 【請求項５】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置の製造方法
    において、 半導体基板上に順次形成した第１のゲート絶縁膜、制御
    ゲート電極、第２のゲート絶縁膜、浮遊ゲート電極の第
    １の部分からなる積層膜に対して自己整合的にソース領
    域およびドレイン領域を形成する工程と、該ソース領域
    上またはドレイン領域上にあたる前記積層膜間に絶縁膜
    を埋め込む工程と、前記積層膜のチャネル長方向の一部
    を除去する工程と、少なくとも前記積層膜の側面と該積
    層膜を除去した半導体基板の上面に第３のゲート酸化膜
    を形成する工程と、前記積層膜を除去した半導体基板の
    上方に前記第３のゲート酸化膜を介して浮遊ゲート電極
    の第２の部分を埋め込む工程と、前記浮遊ゲート電極の
    第１の部分、第２の部分を覆ってこれらが一体化した浮
    遊ゲート電極を形成する工程、を有することを特徴とす
    る不揮発性半導体記憶装置の製造方法。
  6. 【請求項６】 浮遊ゲート電極と制御ゲート電極の２つ
    のゲート電極を有するスプリットゲート型メモリセルト
    ランジスタを備えた不揮発性半導体記憶装置の製造方法
    において、 半導体基板上に順次形成した第１のゲート絶縁膜、浮遊
    ゲート電極、第２のゲート絶縁膜、制御ゲート電極の第
    １の部分からなる積層膜に対して自己整合的にソース領
    域およびドレイン領域を形成する工程と、該ソース領域
    上またはドレイン領域上にあたる前記積層膜間に絶縁膜
    を埋め込む工程と、前記積層膜のチャネル長方向の一部
    を除去する工程と、少なくとも前記積層膜の側面と該積
    層膜を除去した半導体基板の上面に第３のゲート酸化膜
    を形成する工程と、前記積層膜を除去した半導体基板の
    上方に前記第３のゲート酸化膜を介して制御ゲート電極
    の第２の部分を埋め込む工程と、前記制御ゲート電極の
    第１の部分、第２の部分を覆ってこれらが一体化した制
    御ゲート電極を形成する工程、を有することを特徴とす
    る不揮発性半導体記憶装置の製造方法。
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3081543B2 (ja) * 1996-03-29 2000-08-28 三洋電機株式会社 スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ
US5841162A (en) * 1997-03-24 1998-11-24 Nec Corporation Non-volatile semiconductor memory with floating gate and control gate and fabrication process therefor
US5969383A (en) * 1997-06-16 1999-10-19 Motorola, Inc. Split-gate memory device and method for accessing the same
US6462779B1 (en) 1998-02-23 2002-10-08 Eastman Kodak Company Constant speed, variable resolution two-phase CCD
KR100276653B1 (ko) 1998-08-27 2001-01-15 윤종용 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법
US6868015B2 (en) * 2000-09-20 2005-03-15 Silicon Storage Technology, Inc. Semiconductor memory array of floating gate memory cells with control gate spacer portions
US6858494B2 (en) * 2002-08-20 2005-02-22 Taiwan Semiconductor Manufacturing Company Structure and fabricating method with self-aligned bit line contact to word line in split gate flash
US6828618B2 (en) * 2002-10-30 2004-12-07 Freescale Semiconductor, Inc. Split-gate thin-film storage NVM cell
KR100696374B1 (ko) 2004-10-08 2007-03-19 삼성전자주식회사 비휘발성 기억 소자 및 그 형성 방법
JP5412048B2 (ja) * 2008-04-02 2014-02-12 ルネサスエレクトロニクス株式会社 半導体記憶装置及びその製造方法
US7692972B1 (en) 2008-07-22 2010-04-06 Actel Corporation Split gate memory cell for programmable circuit device
JP7462389B2 (ja) * 2019-07-18 2024-04-05 ローム株式会社 不揮発性半導体記憶装置

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5263684A (en) * 1975-11-20 1977-05-26 Toshiba Corp Non-volatile semiconductor memory device
US5016215A (en) * 1987-09-30 1991-05-14 Texas Instruments Incorporated High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing
US4861730A (en) * 1988-01-25 1989-08-29 Catalyst Semiconductor, Inc. Process for making a high density split gate nonvolatile memory cell
JPH04277681A (ja) * 1991-03-06 1992-10-02 Nec Corp 電気的に消去・書き込み可能な不揮発性半導体記憶装置
US5293328A (en) * 1992-01-15 1994-03-08 National Semiconductor Corporation Electrically reprogrammable EPROM cell with merged transistor and optiumum area
JP3251699B2 (ja) * 1993-04-16 2002-01-28 ローム株式会社 不揮発性記憶装置
US5508955A (en) * 1993-05-20 1996-04-16 Nexcom Technology, Inc. Electronically erasable-programmable memory cell having buried bit line
US5349220A (en) * 1993-08-10 1994-09-20 United Microelectronics Corporation Flash memory cell and its operation

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