TW312041B - - Google Patents
Download PDFInfo
- Publication number
- TW312041B TW312041B TW085110307A TW85110307A TW312041B TW 312041 B TW312041 B TW 312041B TW 085110307 A TW085110307 A TW 085110307A TW 85110307 A TW85110307 A TW 85110307A TW 312041 B TW312041 B TW 312041B
- Authority
- TW
- Taiwan
- Prior art keywords
- gate electrode
- insulating film
- gate
- source
- electrode
- Prior art date
Links
- 230000015654 memory Effects 0.000 claims description 78
- 239000010410 layer Substances 0.000 claims description 73
- 239000004065 semiconductor Substances 0.000 claims description 70
- 239000011229 interlayer Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 44
- 238000000034 method Methods 0.000 claims description 27
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 239000004020 conductor Substances 0.000 claims description 8
- 238000009413 insulation Methods 0.000 claims description 7
- 239000012212 insulator Substances 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 230000000149 penetrating effect Effects 0.000 claims description 2
- 101150069124 RAN1 gene Proteins 0.000 claims 1
- 239000010408 film Substances 0.000 description 127
- 210000004027 cell Anatomy 0.000 description 64
- 238000005530 etching Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 229910052814 silicon oxide Inorganic materials 0.000 description 14
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 13
- 229920005591 polysilicon Polymers 0.000 description 13
- 230000008569 process Effects 0.000 description 10
- 239000013078 crystal Substances 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008859 change Effects 0.000 description 4
- 239000013039 cover film Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 239000005380 borophosphosilicate glass Substances 0.000 description 3
- 230000000875 corresponding effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000002079 cooperative effect Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 230000000717 retained effect Effects 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000012300 Sequence Analysis Methods 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000013015 e-cracking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005611 electricity Effects 0.000 description 1
- 230000003628 erosive effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 125000004437 phosphorous atom Chemical group 0.000 description 1
- 210000004508 polar body Anatomy 0.000 description 1
- 239000004576 sand Substances 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 238000003892 spreading Methods 0.000 description 1
- 230000007480 spreading Effects 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- CCEKAJIANROZEO-UHFFFAOYSA-N sulfluramid Chemical group CCNS(=O)(=O)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)C(F)(F)F CCEKAJIANROZEO-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
A7 S12041 B7 五、發明説明(1 ) 链明昔軎 搿明頜城 (請先閲讀背面之注意事項再填寫本頁) 本發明係闞於一種非揮發性半導體記憶體,尤其是由 分裂閘極型記憶單胞電晶體所組成的非揮發性半導體記 憶體,及該非揮發性半導體記憶體之製造方法。 相H抟術說明 傳統的非揮發性半導體記憶體,Μ由具有兩個閘極, 也就是浮動閘極和控制閘極的分裂閘極型記憶單胞電 晶體所組成之EPROM (可擦式程式化唯讀記憶體)為代 表,依浮動閘極和控制閘極之間的位置闞係可Μ分成兩 種型式。 第一種非揮發性半導體記憶體含有一在下面的浮動閘 極和一在上面的控制閘極,如第1圖所示之横截面圖。 如第1圖所示,源極區2和汲極區3連接在半導體基 板1的主表面上,使得通道區4定義在源極區2和汲極 區3之間,此通道區4分成兩個次級區域,也就是第一 通道區4a和第二通道區4b。在第一通道區4a之上,形成 第一閘極絕緣膜5 ,然後在第一閘極絕緣膜5上形成浮 動閘極電極6 。在另一方面,在浮動閘極電極6的上面 經濟部中央標準局員工消費合作社印製 和另一側面及第二通道區4b之上形成第二閘極絕緣膜7 ,然後在其上形成控制閘極電極8。 接著,形成第一層間絕緣膜9 Μ覆蓋前述所形成之结 構,然後形成在接觸孔11貫穿第一層間絕緣膜9 ,而到 達汲極區3 , —數位線接線専體10形成在第一層間絕緣 -3- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(2 ) 膜9上,通過接觸孔11與汲極區3接觭,此外,再形成 覆蓋膜12覆蓋已形成之结構。 在前述第一種非揮發性半導體記憶體之製程方面,在 製作浮動閘極電極6之圖案後,再製作控制閘極電極8 之圖案,此時,第二閘極絕緣膜7和浮動閘極電極6自 行對齊控制閘極電極8之一端(例如,示於第1圖中央 之控制閘極電極8的左側)蝕刻。但是,在控制閘極電 極8的另一端(例如,示於第1圖中央之控制閘極電極 8的右側),僅蝕刻第二閘極絕緣膜7 。 第二種非揮發性半導體記憶體含有一在下面的控制閘 極和一在上面的浮動閘極,如第2圖所示之横截.面圖, 在第2圖中,相對應於第1圖所示之元件給予相同的參 考數字。 如第2圖所示,源極區2和汲極區3形成在半導體基 板1的主表面,使得通道區4定義在源極區2和汲極區 3之間,此通道區4分成兩個次级區域,也就是第一通 道區4a和第二通道區4b,在第一通道區4a之上形成第一 閘槿絕緣膜5 ,然後在第一閘極絕緣膜5上形成控制電 極8 。在另一方面,在控制閘極8的上表面和另一側面 及第二通道區4b之上形成第二閘極絕緣膜7 ,然後在其 上形成浮動閘極電極6 。 接著,形成第一層間絕緣膜9 Μ覆蓋前述所形成之结 構,然後形成接觸孔11貫穿第一層間涵緣膜9 ,而到達 汲極區3 , —數位線接線導體1〇形成在第一層間絕緣膜 -4- 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210X297公釐) (請先閲讀背面之注意事項再填寫本頁) •訂 〇12〇4l a? B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 3 ) 1 1 9 上 通 過 接 觸 孔 11與 汲 極 區 3 接 觸 • 此 外, 再 形 成 覆 1 蓋 膜 1 2 覆 蓋 已 形 成 之 结 構 0 1 I 在 Λ.Λ. 刖 述 第 二 種 非 揮 發 性 半 導 體 記 億 體 之 製 程 方 面 « 在 請 1 1 製 作 浮 動 閛 極 電 極 8 之 圖 案 後 * 再 製 作 浮 動 閘 極 電 極 6 先 閲 1 I 讀 I 之 圖 案 » 因 此 » 所 形 成 之 控 制源極區2 和 汲 極 區 3 白 行 對 背 1 I 齊 浮 動 •閘 極 電 極 6 和 控 制 閘 極 電 極 8 0 之 注 1 意 I 但 是 • 第 一 和 第 二 種 非 揮 發 性 半 導 體 記 憶 體 具 有 下 列 事 項 1 I 再 1 L- 之 缺 點 〇 填 在 於 第 一 種 非 揮 發 性 半 専 體 記 憶 體 的 情 形 > 正 如 前 文 寫 本 頁 1 所 述 » 當 製 作 控 制 閘 極 電 極 8 的 圖 案 時 * 第 二 閘 極 絕 緣 1 1 膜 7 和 浮 動 閘 極 電 極 6 依 序 白 行 對 齊 控 制 閘 極 電 極 8 之 1 f 一 端 蝕 刻 9 但 是 • 在 控 制 閘 極 電 極 8 之 另 一 端 t 在 蝕 刻 1 1 第 二 閘 極 電 極 絕 緣 膜 7 之 後 • 就 會 曝 露 出 半 導 體 基 板 1 訂 1 * 因 此 • 在 控 制 閘 極 電 極 8 邊· 緣 的 浮 動 閘 極 電 極 6 之 蝕 1 I 刻 過 程 中 » 會 蝕 刻 到 半 導 體 基 板 1 或 是 白 蝕 刻 到 控 制 閘 1 1 極 電 極 8 的 另 一 邊 緣 9 此 種 半 導 體 基 板 1 的 蝕 刻 或 白 蝕 1 I 刻 » 在 通 道 4 和 源 極 區 2 之 間 會 產 生 偏 差 而 且 在 此 —W. 同 時 9 發 生 半 導 體 基 板 的 傷 害 9 而 造 成 成 為 漏 電 流 原 因 1 1 的 晶 體 缺 陷 〇 1 I 在 另 一 方 面 9 在 於 第 二 種 非 揮 發 性 半 導 體 記 憶 體 的 情 1 I 形 9 正 如 > d. 刖 文 所 述 » 先 製 作 控 制 閘 極 電 極 8 的 圖 案 » 然 \ 1 後 再 形 成 第 二 閘 極 絕 緣 膜 7 f 其 後 » 再 製 作 浮 動 閘 極 電 ί •1 極 6 之 圖 案 9 此 時 » 記 憶 單 胞 電 晶 體 之 通 道 長 度 由控制 1 閘 極 電 極 8 的 長 度 和 浮 動 閛 極 電 極 6 沒 有 與 控 制 閘 極 電 1 1 -5 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明( 4 ) 1 1 極 8 重 叠 部 份 的 長 度 之 和 決 定 因 此 9 當 製 作 浮 動 閘 極 1. 電 極 6 之 圓 案 時 > 在 於 浮 動 閘 極 電 極 6 沒 有 與 控 制 閘 極 1 I 電 極 8 對 齊 的 情 形 » 此 記 憶 單 胞 電 晶 體 特 性 之 结 果 並 不 請 I 1 能 樓 定 地 保 持 在 固 定 水 準 9 所 Μ 產 品 的 製 造 良 率 會 下 降0 先 閲 1 ! 讀 ί- 為 了 克 服 上 述 之 缺 點 9 曰 本 專 利 應 用 公 報 第 JP -Α -2 背 1 I 之 1 » 003986號 (相對於美國專利4 ,861 ,730號)曾經提出- -種 注 I 意 I 製造非揮發性半導體記憶體單胞的方法, 該 方 法 類 似 於 第 一 事 項 1 I 再 1 種 非 揮 發 性 半 導 體 記 憶 體 t 每 一 個 製 作 的 浮 動 閘 極 電 極 填 圖 案 兩 個 記 憶 單 胞 電 晶 體 單 位 9 然 後 , 第 二 閘 極 絕 緣 寫 本 頁 衣 1 膜 層 和 控 制 閘 極 電 極 曆 Μ 命 名 順 序 成 長 ’ 因 此 9 只 有 製 1 1 作 可 Μ 形 成 一 分 開 控 制 閘 極 電 極 給 兩 個 記 憶 單 胞 電 晶 體 1 I 的 每 一 個 之 控 制 閘 極 電 極 層 > 接 著 9 形 成 遮 罩 且 蝕 刻 » 1 J Μ 完 成 僅 將 兩 個 記 億 單 胞 電 晶 體 共 同 之 浮 動 閘 極 電 極 分 訂 I 成 兩 個 浮 動 閘 極 電 極 9 而 各 電 極 相 對 於 兩 涸 記 憶 單 胞 電 1 | 晶 體 的 其 中 之 一 〇 1 1 對 於 該 製 程 » 在 控 制 閘 極 電 極 之 一 邊 緣 9 所 形 成 之 控 1 | 制 閘 極 電 極 和 浮 動 閘 極 電 極 彼 此 相 互 白 行對齊, 而 且 在 控 制 閘 極 電 極 之 另 一 邊 緣 » 可 Μ 避 免 半 導 體 基 板 的 § 蝕 1 I 刻 〇 1 I 但 是 $ 該 方 法 已 遇 到 Μ 下 之 缺 點 • 換 ..a.,. 之 > 在 製 作 控 1 1 \ 1 制 閘 極 電 極 圖 案 同 時 » 當 光 阻 當 作 遮 罩 使 用 的 時 候 » 在 下 一 步 驟 » 如 果 遮 罩 僅 完 成 分 開 浮 動 閘 極 電 極 > 則 兩 光 I I 阻 膜 會 組 成 形 成 堆 叠 方 式 > 在 此 情 形 下 9 有 可 能 發 生 各 1 種 不 同 的 問 題 $ 如光姐不平塗層和光阻熔解 〇 1 1 -6 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X29*7公釐) ^12041 a7 _B7 五、發明説明(5 ) 在另一方面,在製作控制閘極電極圖案同時,如果氧 化矽膜當作遮罩使用,則當在下一步驟蝕刻浮動閘極電 極的時候,沉積在位於浮動閘極電極上之控制閘極電極 之上的氧化矽膜,也會一起蝕刻,闞於氧化矽膜提供當 作遮罩的結果,可能不完全受到蝕刻遮罩作用的影響, 換言之,蝕刻品質下降,若此問題果然發生,則不再可 能會製造出產品。 發明粧诚 因此,本發明之目的係提供一種非揮發性半導體記憶 體及其製造方法,Μ克服前述記憶體及其製造方法之缺 點。 而本發明之另一目的為提供一種具有穩定地保持記憶 單胞電晶體特性在固定水準之结構的非揮發性半導體記 憶體及其製造方法。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 根據本發明,由各自具有浮動閘極電極和控制閘極電 極之分裂閘極型記憶單胞電晶體所組成的非揮發性半導 體記憶體完成本發明前面和其他的目的,其中各個記憶 單胞電晶體包含形成在半導體基板主表面,彼此分開之 第一和第二源極/汲極區,形成在第一和第二源極/汲 極區之間的通道區,而此通道區分成毗鄰第一源極/汲 極區之第一通道區和毗鄰第二源極/汲極區之第二通道 區,形成在第一通道區表面之第一閘極絕緣膜,形成在 第一閘極絕緣膜上之第一閘極電極,各自形成在第一和 第二源極/汲極區表面之絕緣層,形成在第一閘極電極 -7- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) A7 B7 經濟部中央橾準局貝工消費合作社印裝 五、發明説明(6 ) 1 1 之 上 表 面 上 和 一 對相對側面上及第二通道區之表面上的 1 第 二 閘 極 絕 緣 膜 9 及 形 成 在 第 二 閘 極 絕 緣 m 之 上 且 具 1 I 有 分 別 終 結 於 形 成 在 第 一 源 極 / 汲 極 區 之 表 面 上 和 形 成 /—V 請 1 1 在 第 二 源 極 / 汲 極 區 之 表 面 上 的 絕 緣 層 之 相 對 端 點 的 第 先 閱 1 1 讀 { I 二 閘 極 電 極 9 而 第 —. 和 第 二 閘 極 電 極 其 中 之 一 構 成 浮 動 背 1 I 閘 極 之 1 電 極 第 —* 和 第 二 閘 極 電 極 另 外 之 則 構 成 控 制 閘 注 i 意 I 極 電 極 〇 举 項 1 I 再 1 根 據 本 發 明 之 第 二 方 向 提 供 一 種 由 各 自 具 有 浮 動 閘 填 極 電 極 和 控 制 閘 極 電 極 之 分 裂 閘 極 型 記 憶 單 胞 電 晶 體 所 寫 本 頁 1 組 成 的 非 揮 發 性 半 導 體 記 憶 體 其 中 各 個 記 憶 單 胞 電 晶 1 1 體 包 含 形 成 在 半 導 體 基 板 之 主 表 面 上 的 第 一 和 第 二 源 極 1 I / 汲 極 IS 彼 此 分 開 在 第 一 和 第 二 源 極 / 汲 極 區 之 1 1 訂 I 間 形 成 通 道 區 此 通 道 區 分 成 毗 鄰 第 一 源 極 / 汲 極 區 之 第 一 通 道 區 和 m 鄰 第 二 源 極 / 汲 極 區 之 第 二 通 道 區 形 1 | 成 在 第 — 通 道 之 表 面 上 的 第 一 閘 極 絕 緣 膜 形 成 在 第 1 1 一 閘 極 絕 緣 膜 上 之 第 一 閘 極 電 極 形 成 在 第 一 閘 極 電 極 1 | 上 之 第 二 閘 極 絕 緣 膜 形 成 在 各 個 第 一 和 第 二 源 極 / 汲 極 區 之 表 面 的 絕 緣 層 形 成 用 Μ 至 少 覆 蓋 第 二 通 道 區 之 1 1 表 面 和 一 對 毗 鄰 於 該 第 二 通 道 區 之 第 一 閘 極 電 極 的 相 對 1 I 側 面 的 其 中 一 側 面 的 第 三 閘 極 絕 緣 膜 9 及 形 成 在 第 二 1 \ 1 和 第 二 閘 極 絕 緣 膜 之 上 且 具 有 分 別 终 结 於 形 成 在 第 一 源 極 / 汲 極 區 之 表 面 上 的 絕 緣 層 和 形 成 在 第 二 源 極 / 汲 極 I I 區 之 表 面 上 的 絕 緣 層 之 相 對 端 點 t 第 和 第 二 閘 極 電 極 1 其 中 之 一 構成浮動閘極電極 $ 而 另 一 則 構 成 控 制 閘 極 電 1 1 -8 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 312041 B7 五、發明説明(7 ) 極0 根據本發明之第三方向,提供一種由各自具有浮動閘極電 極和控制閘極電極之分裂閘極型記憶單胞電晶體所組成 的非揮發性半導體記憶體之製造方法,此方法包含之步 驟為在形成於半等體基板主表面之第一閘極絕緣膜上形 成第一閛極電極,在第一閘極電極相對側之半導體基板 的主表面•與第一閘極電極自行對齊而形成第一和第二 源極/汲極區,使得通道區形成在第一閘極電極之下的 半導體基板主表面,形成覆蓋第一和第二源極/汲極區 表面之絕緣層,在通道長度的方面,除去第一閘極電極 毗鄰第一源極/汲極區的部份,在保留的第一閘極電極 之上表面和一對相對的側面上及在已經除去之第一閘極 電搔部份的半導體基板主表面上形成第二閛極絕緣膜, Μ及形成覆蓋第二閘極絕緣膜之第t二閘極電極,然後得到 分別终結於形成在第一源極/汲極區之表面上的絕緣層 和形成在第二源極/汲極區之表面上的絕緣層之相對端 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印製 電 閘所含絕極堆 極 制體包極電序 阐 控晶法閘極順 動 有電方 一閘名 浮 具胞此第二命 成自單,由第 Μ 構 各憶法一和並 一 由記方成膜, 之 .種型造形緣構 中。一極製上絕结 其極供閘之面極層 極電提裂體表閘« 電極,分憶主二堆 極閘向之記之第的 間制方極體板,成 二控四電導基極組 第成第極半體電所 和構之閘性導極份 一 則明制發半閘部 第一發控揮在 一 一 得另本和非為第第 使而據極的驟,之 ,根電成步膜份 點極 極組之緣部 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X25»7公釐) A7 B7 經濟部中央標準局貝工消費合作社印聚 五、發明説明( 8 ) 1 i 叠 9 在 堆 叠 層 結 構 的 相 對 側 形 成 與 堆 叠 層 结構 白 行 對 齊 1 之 第 一 和 第 二 源 極 / 汲 極 區 使 得 通 道 區 形 成 在 堆 II 層 1 I 结 構 之 下 » 形 成 覆 蓋 第 __- 和 第 二 源 極 / 汲 極 區 表 面 之 絕 /-—v 1 | 請 I 緣 層 9 除 去 在 通 道 長 度 方 向 上 9 堆 叠 層 結 構 毗 鄰 各 源 極 先 閲 1 I 讀 I 1 / 汲 極 1¾ 之 第 —* 端 點 的 部 份 , 至 少 在 保 留 的 堆叠 層 结 構 背 1 1 之 側 面 和 在 已 經 除 去 之 堆 叠 層 結 構 部 份 的 半 導 體 基 板 主 之 注 音 J 1 表 面 上 形 成 第 三 閘 極 絕 緣 膜 在 形 成 於 半 導 體 基 板 主 表 事 項 1 I 再 1 面 1 之 形 第 成 用 閘 Μ 極 覆 絕 蓋 緣 第 體 上 閘 形 極 成 電 第 極 之 閘 第 極 電 部 極 份 之 和保 第 留 的 部 堆 份 叠 填 % 本 頁 私 1 層 结 構 之 第 二 閘 極 電 極 的 第 一 部 份 之 第 二 閘 極 電 極 的 第 1 1 二 部 份 妖 後 得 到 分 別 终 结 形 成 在 第 一 源 極 / 汲 極 iw 表 1 I 面 上 之 絕 緣 層 和 形 成 在 第 二 源 極 / 汲 極 |wr 表 面 上 之 絕 緣 1 J 層 的 相 對 端 點 使 得 第 一 和 第 二 閘 極 電 極 其 中 之 一 構 成 訂 I 浮 動 閘 極 電 極 而 另 一 則 構 成 控 制 閘 極 電 極 〇 1 1 在 一 特 定 實 施 例 中 9 所 形 成 之 絕 緣 膜 部 份 覆 蓋 堆 叠 層 1 1 结 構 的 第 一 側 面 但 是 堆 叠 層 结 構 的 上 面 卻 是 在 曝 露 狀 1 | 態 其 中 形 成 第 三 閘 極 絕 緣 膜 用 Μ 覆 蓋 保 留 的 堆 叠 層 结 —·»κ 構 之 上 面 堆 疊 層 結 構 之 第 一 側 面 的 保 留 部 份 和 相 對 於 1 1 該 第 一 側 面 之 整 涸 堆 II 層 结 構 的 第 二 側 面 及 在 已 經 除 1 1 去 之 第 一 閘 極 電 極 部 份 的 半 導 體 基 板 主 表 面 然 後 形 I 1 1 成 第 三 閘 極 絕 緣 膜 用 Κ 覆 蓋 選 擇 去 除 之 後 保 留 的 堆 叠 \ 1 層 结 構 的 上 面 9 所 Μ 保 留 的 堆 疊 層 结 構 中 之 第 二 閘 極 電 I I 極 的 第 一 部 份 之 表 面 就 會 曝 露 出 來 〇 1 \ 從 下 面 的 優 選 實 施 例 說 明 並 參 考 附 圖 f 本 發 明 上 述 和 1 1 -10- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 五、發明説明(9 ) 的谏 目簡 他式 其鼸 第 圖 A7 B7 上 在 和 極 閘 浮 的 。 面 顯 下 明 在 很 有 會 含 將 種 點 一 優 第 和 的 徵 統 特 傳 為 上 ;在 圖和 面極 截閘 横制 的控 jsg的 憶面 記下 體在 導有 半含 ,二1 -f < 性種 發二 揮第 非的 之铳 極傳 閘為 制圖 控 2 的第 面 個;一 圖第 面體 截憶 横記 的體 體導 憶半 記性 體發 導揮 半非 性之 發明 揮發 非本 之據 極根 閘為 動圖 浮 3 的第 面 圖 面 發 揮 ilL TTTs ♦» 之圖 圖面 3 截 第横 於的 示程 而製 明之 發例 本施 據實 根個 明一 說第 為體 截圖憶 横41記 的到體 例4A導 施第半 實 性 個 1 第 體 憶 記 體 導 半 性 ., 發圖 揮路 非電 之的 圖列 3 W 第胞 於單 示憶 為記 圖之 5 例 第施 、 實 個二 第 體 憶 記 體 導 半 性 發 揮 非 之 明 發 本圖 據面 根截 為横 圖之 CD 例 第施 實 發 f « iU. ΤΠν ·* 之圖 圖面 6 截 第横 於的 示程 而製 明之 發例 本施 據實 根個 明二 說第 為體 圖憶 7 記 .到體 7Α導 第半 性 個二 第 摟 Mon 憶 記 撞 Μβ_η 導 半 性 ; 發圖 揮路 ilk S 之的 圖列 6 0. 第胞 於單 示憶 為記 圖之 0〇 例 第施 實 (請先閲讀背面之注意事項再填寫本頁) 經濟部中央標準局員工消費合作社印袈 個 個 三 三 第 第 體 體 憶 憶 記 記 體 體 導 導 半 半 性 性 發 發 _ hr ΤΠν ΤΓΤ' 之及之 明 Μ 圖 發 ·, 9 本圖第 據面於 根截示 為横為 圖的圖 9.例10 第施第 實 圖 路 電 的 列 ^ 胞 單诚 憶詳 記俐 之:i 例管 施撰 實優 憶 記 體 導 半 性 發 I- 擇 非 之 明 發 本 據 根 為 其 圖 3 第 考 參 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) S12041 A7 B7 經濟部中央標準局員工消費合作社印製 五、發明説明(10 ) 1 1 體 第 一 個 實 豳 例 之 横 截 面 圖 〇 1 該 第 一 個 實 施 例 包 含 在 下 面 的 控 制 閘 極 和 在 上 面 的 浮 1 1 動 閘 極 t 而 且 與 傳 統 的 第 二 種 非 揮 發 性 半 導 體 記 憶 體 之 y—s. 1 I 請 I 型 式 相 同 〇 先 閲 1 | -k ! 所 顯 示 之 第 —. 個 實 施 例 包 含 —. 有 些 記 憶 單 胞 電 晶 體 背 ώ 1 1 24形 成 在 其 上 之 半 導 體 基 板 14 9 為 了 簡 化 圖 式 , 第 3 圖 之 注 1 i 意 I 僅 顯 示 三 個 記 憶 單 胞 電 晶 體 24 9 每 一 個 記 憶 單 胞 電 晶 體 事 項 1 I 1 μ— 24都 有 __. 形 成 於 基 板 14主 表 面 之 源 極 區 15和 汲 極 區 16 9 填 且 彼 此 相 互 分 開 9 所 Μ 通 道 區 17 形成 在 源 極 區 1 5和 汲 本 頁 木 極 區 1 6 之 間 9 此 通 道 區 17分 成 兩 部 份 » 也 就 是 毗 鄰 汲 極 1 I 區 16 之 第 一 通 道 1品- 17 a 和 毗 鄰 源 極 區 15第 二 通 道 區 1 I 17b 在 第 一 通 道 區 17 a 上 » 命 名 順 序 形 成 第 一 閘 極 1 1 訂 | 絕 緣 膜 .1 8和 控 制 閘 極 電 極 19 » 在 源 極 |w 1 5和 汲 極 區 1 6上 形 成 第 一 層 間 絕 緣 膜 20 > 但 不 包 含 接 觸 孔 23 9 接 著 9 在 1 | 控 制 閘 m 電 極 1 9之 上 表 面 和 一 對 控 制 閘 極 電 極 19之 相 對 1 1 側 面 形 成 不 與 第 一 層 間 絕 緣 膜 20和 第 二 通 道 區 17b 表 面 1 I 接 觸 之 第 二 閘 極 絕 緣 膜 21 t 形 成 覆 蓋 第 二 閘 極 絕 緣 膜 21 之 浮 動 閘 極 電 極 22 参 而 得 到 分 別 终 结 於 形 成 在 源 極 區 15 1 1 上 之 第 一 層 間 絕 緣 膜 20和 形 成 在 汲 極 區 16上 之 第 一 層 間 1 I 絕 緣 膜 20之 上 的 相 對 端 點 » 於 是 完 成 此 記 憶 單 胞 電 晶 體 1 1 24 〇 1 接 著 在 浮 動 閘 極 電 極 22和 第 一 層 間 絕 緣 膜 20 之 上 鍍 I I 上 一 層 第 二 層 間 絕 緣 膜 25 > 然 後 在 第 二 層 間 絕 緣 膜 25上 1 形 成 數 位 線 導 體 26 所Μ 數 位 線 導 體 26 會 透 過 接 m 孔 23 1 1 -1 2- 1 1 1 1 本紙張尺度適用中國國家橾準(CNS ) A4規格(210X25»7'公釐) A7 B7 經濟部中央標準局員工消費合作社印裝 五、發明説明( 11 ) 1 1 而 與 汲 極 區 16接 觸 9 此數 位 線 相 互 連 接 一 列 成 一 行 記 憶 1 單 胞 電 晶 體 的 汲 極 區 ,再 用 絕 緣 覆 蓋 膜 27 覆 蓋 數 位 線 26 1 I 9 於 是 構 成 示 於 第 5 圖之 N0R 陣 列 〇 /-V 請 1 ! 如 第 5 圖 所 示 » 每 一個 記 憶 單 胞 電 晶 體 係 位 於 每 一 個 先 閲 1 I ik I 些 字 元 線 28和 —1 些 位元 線 29之 間 的 交 點 9 每 —· 個 記 憶 背 Λ 1 I 單 胞 電 晶 體 皆 有 ‘ 閘 極30 (控制閘極電極19) 連 接 到 對 應 之 注 1 ί 意 I 的 字 元 線 28 » 一 汲 極 31 (汲極區16) 連 接 到 對 應 的 位 元 線 事 項 1 I 再 1 29 (數位線26) » 和 ___- 源極 32 (源極區15) 接 地 » 因 此 9 對 填 寫 於 一 位 元 線 29 f 對 應 於此 位 元 線 29 這 一 行 中 的 一 些 記 憶 本 頁 1 單 胞 電 晶 體 24為 相 互 並聯 的 〇 1 1 現 在 將 參 考 第 4 A到 4 I圖 > 描 述 示 於 第 3 圖 之 非 揮 發 性 | 半 導 體 記 憶 體 第 一 個 實施 例 的 製 程 〇 1 1 訂 1 如 第 4A所 示 f 在 晶 圓W 上 » 如 雜 質 濃 度 為 IX 101- 'C Β1"3 的 P 型 矽 基 板 t 依 命 名顒 序 沉 積 厚 20 η η 之 氧 化 矽 膜 33 1 I (此將成為第- -閘極絕緣膜1 8 ) 和 厚 300η m 之 磷 擴 散 多 晶 1 1 矽 膜 34 (此將威為控制閘極電極19) 〇 1 | 然 後 9 如 第 4B 圖 所 示, Μ 已 知 之 方 式 製 作 多 晶 矽 膜 34 之 圖 案 t 使 形 成 控 制 閘極 電 極 19 f 而 且 也 Μ 已 知 之 方 式 Γ 1 形 成 與 控 制 閘 極 電 極 19 _ 行 對 齊 之 源 極 區 15和 汲 極 區 16 1 I 9 此 後 » 如 第 4B圖 所 示, 可 能 會 除 去 沒 有 用 控 制 閘 極 電 1 1 極 1 9 覆 蓋 之 氧 化 矽 膜 33 , 但 是 如 果 在 下 一 步 驟 所 形 成 之 \ 1 第 一 層 間 絕 緣 膜 20與 氧化 矽 膜 33之 材 料 相 同 9 則 可 能 會 [ 1 或 可 能 不 會 保 留 〇 1 1 再 者 • 如 第 4C圖 所 示, Μ 已 知 之 方 式 在 源 極 區 1 5和 汲 1 1 -13- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 經濟部中央標準局員工消費合作社印裂 A7 B7 五、發明説明(12 ) 極區16上沉積第一層間絕緣膜20,所以所示沉積之第一 層間絕緣膜20填塞在控制閘極電極19之間的空間,但是 控制閘極電極19之上表面是在曝露狀態,為了此目的, 首先可能沉積一層間絕緣體Μ覆蓋整個基板,也就是不 僅僅覆蓋在控制閘極電極19之間的空間,也還覆蓋控制 閘極電極19,然後,將所沉積的層間絕緣體回蝕刻,使 •曝露出控制閘極19之上表面,而在控制閘極電極19之間 的空間則被保留下來之沉積絕緣體填塞,換言之,可能 選擇性地沉積僅填塞在控制閘極電極19之間之空間之層 間絕緣體,而保持控制閘極電極19之上表面在曝露狀態。 然後,如第4D圖所示,Μ已知之方式選擇性地蝕刻和 去除各個在通道長度方向毗鄰源極區15而且由控制閘極 電極19和第一閘極絕緣膜18所組成之堆叠層结構的部份 ,此去除區域相對於第二通道區17b 。 接著,如第4E_所示,厚10nm且將成為第二閘極絕緣 膜21之氧化矽膜35成長在多晶矽膜34之曝露面和基板14 上,也就是成長在控制閛極電極19之上表面,部份的毗 鄰第一層間絕緣膜20而未被第一層間絕緣膜20覆蓋之控 制閘極電極19的側面,控制閘極電極19的相對側面和第 二通道區17b之上表面上。 此後,在整個晶圓W上成長厚度為200nm之多晶矽膜 36,再將磷原子M40keV之加速能量植人成長好之多晶 矽膜36,而其劑量為5X10 14 cm·2,再者,如第4F圖所 示,Μ巳知之方式製作此多晶矽膜36之圖案,使形成具 -14- 本紙張尺度適用中國國家標準(CNS ) Α4規格(2丨0X297公釐) (請先閲讀背面之注意事項再填寫本頁) -訂 312041 B7 經濟部中央標準局員工消費合作社印製 五、發明説明 ( 13 ) ί 1 有 分 別 终 结 在 兩 個 第 一 層 間 絕 緣 膜 部 份 20且 位 在 源 極 區 1 15和 汲 極 區 16上 之 相 對 端 的 浮 動 閘 極 電 極 22 t 如 上 述 1 I 之 製 程 f 則 可 形 成 記 憶 單 胞 電 晶 體 24 〇 /·-N 請 1 I 然 後 » 如 第 4G 圖 所 示 » 形 成 厚 度 為 500η m 且 由 BPSG 先 閲 1 1 讀 I (硼磷矽酸玻璃) 膜 所 組 成 之 第 二 層 間 絕 緣 膜 25用 覆 蓋 背 面 1 1 之 1 記 憶 單 胞 電 晶 體 24 0 注 | 意 I 再 者 如 第 4Η圖 所 示 t Μ 已 知 之 方 式 形 成 貫 穿 位 在 汲 事 項 1 | 再 1 1 一 極 區 16上 方 的 第 —. 和 第 二 層 間 絕 緣 膜 20和 25之 接 觸 孔 23 填 % 使 曝 露 出 部 份 的 汲 極 區 1 6表 面 • 然 後 利 用 濺 鍍 法 沉 積 本 頁 1 厚 1000 n m 之 鋁 膜 37 • 再 製 作 其 圖 案 以 形 成 數 位 線 導 體 26 〇 1 1 最 後 t 如 第 4 1 圖 所 示 t 沉 積 覆 蓋 膜 27Κ 覆 蓋 記 憶 單 胞 I 電 晶 體 24和 数 位 線 導 體 26 » 因 此 > 非 揮 發 性 半 導 體 記 憶 1 1 體 第 一 個 實 施 例 完 成 〇 11 1 不 同 於 具 有 記 憶 單 胞 電 晶 體 之 通 道 長 度 受 到 在 控 制 閘 1 I 極 電 極 和 浮 動 閘 極 電 極 之 間 對 齊 程 度 而 改 變 或 變 動 之 缺 1 1 點 的 刖 述 第 二 種 傳 統 非 揮 發 性 半 導 體 記 憶 體 1 根 據 本 發 1 | 明 之 刖 述 製 造 方 法 的 實 施 例 9 在 製 作 控 制 閘 極 電 極 19圖 —· 案 之 後 * 但 在 形 成 浮 動 閘 極 電 掻 22之 刖 » 其 具 有 所 形 成 I 1 之 源 極 區 15和 汲 極 區 16與 控 制 閘 極 電 極 白 行 對 齊 的 特 性 1 | » 因 此 9 記 憶 單 胞 電 晶 體 24之 通 道 長 度 僅 由 控 制 閘 極 電 1 1 極 1 9的 尺 寸 清 楚 或 直 接 決 定 » 因 此 > 可 Μ 降 低 由 於 製 程 \ 1 所 引 起 的 記 憶 單 胞 電 晶 體 之 特 性 改 變 * 结 果 產 品 的 製 造 \ i 良 率 可 kK 樓 定 地 維 持 在 固 定 水 準 〇 1 Ϊ 再 者 * 在 * ·-月ίί 述 的 第 一 種 傳 統 非 揮 發 性 半 導 體 記 憶 體 中 1 1 -15- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(14 ) ,當製作在上面的閜極電極(控制閘極電極)圖案時,.在 某一上面的閘極電極之邊緣側,蝕刻與在上面的閘極電 極自行對齊之在下面的閘搔電極(浮動閘極電極),但不 蝕刻曝露在另一在上面的閘極電極之邊緣側的半導體基 板,換言之,在上面的閘極電極相對側之蝕刻圖案並不 對稱,在另一方面,如第4F圖所示,根據本發明之前述 的製造方法實施例所描逑之特性,當製作在上面的閛極 電極(浮動閛極電極22>圖案時,並不需要整個蝕刻與在 上面的閘極電極相對邊緣之在上面的閘極電極自行對齊 之在下面的閘極電極(控制閘極電極19),若蝕刻在上面 的閘極電極直到曝露出第一層間絕緣膜20之表面就足夠 了,換言之,蝕刻圖案可Μ說是對稱的,因此,就絕不 會自蝕刻半専體基板,所Μ,在通道區和源極區之間就 不會發生偏差,同時,可能避免傷害半導體基板,不然 會造成成為漏電流原因的晶體缺陷。 現在,將參考第6圖說明本發明之非揮發性半導體記 憶體第二個實施例,在第6圖類似於第3圖的部份會給 予相同的參考數字。 經濟部中央標準局貝工消費合作社印聚 (請先閲讀背面之注意事項再填寫本頁) 類似於本發明之非揮發性半導體記憶體第一涸實胞例 ,該第二實施例之記憶單胞電晶體具有在上面的浮動閘 極電搔和在下面的控制閘極電極,但是,該第二個實施 例與第一個實施例不同處為⑴使用由浮動閘極電極,第 二閘極絕緣膜和控制閘極電極所組成之三涸堆叠層當作 形成源極區和汲極區之自行對齊遮罩,Μ取代單層的控 -1 6 - 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(15.) 制閘極電極,和(2) N A N D型的記憶單胞陣列结構 ,而非NOR型。 所顯示之第二個實施例包含一其上有形成一些記憶單 胞電晶體41之半導體基板14,為了簡化圖式,第6圖僅 顯示三個記憶單胞電晶體41,每一個記憶單胞電晶體41 都有一對形成在基板14主表面而彼此相互分開之源極/ 汲極區39,所Μ通道區17形成在該對源極/汲極區39之 間,此通道區17分成兩個部份,也就是毗鄰該對源極/ 汲極區39其中之一的第一通道區17a和毗鄰該對源極/ 汲極區39另外之一的第二通道區17b ,在第一通道區 17a上,依命名順序形成第一閘極絕緣膜18,控制閘極 電極19和第二閘極絕緣膜21,在每一對源極/汲極區39 之上形成第一層間絕緣膜20,再者,形成第三閘極絕緣 膜40 Μ覆蓋不與第一層間絕緣膜20和第二通道區17b表 面接觸之控制閘極電極19的側面,使進一步自相關的控
制閘極電極19的側面向上延伸,形成控制閘極電極22M 覆蓋第二和第三閘極絕緣膜21和40,而得到分別終结在 兩個毗鄰的第一曆間絕緣膜部份20之相對端點。 再者,鍍上一層覆蓋控制閘極電極22和第一層間絕緣 膜20之第二層間絕緣膜25,然後再形成一絕緣覆蓋膜27 覆蓋第二層間絕緣膜25,在另一方面,此記憶單胞電晶 體41並沒有接觸孔,此外,每一個源極/汲極區39的作 ♦ 用,對一對毗鄰的記憶單胞電晶體其中之一為源極區, 而對同一對毗鄰的記憶單胞電晶體另外之一為汲極區, -17- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐) (請先閲讀背面之注意事項再填寫本頁) -訂 • ^^^1 Γί —κϋ A7 B7 五、發明説明(16 ) 因此,示於第8圖所建構之NAND型記憶單胞陣列,具有 較高程度的積體密度。 如第8圖所示,每一行所包含之許多的記憶單胞電晶 體串接在數位線和地之間,而且每一行所包含之記憶單 胞電晶體的閘極分別連接到不同的字元線A , B ,...。 現在,將參考第7A到71圖描述示於第6圖之非揮發性 半導體記憶體第二個實施例的製程。 如第7A圖所示,在晶圓W上(如雜質濃度為8X10 16 cir3 之P型矽基板14),依命名順序沉積厚25nm之氧化矽膜 33(將成為第一閘極絕緣膜18),厚300nm之磷擴散多晶 矽膜34(將成為控制閘極電極19),由厚10nm之氧化矽膜 ,厚12πβ之氮化矽膜和厚8nm之氧化矽膜所組成之三層 絕緣膜42(將成為第二閘極絕緣膜21),其中依命名順序 堆叠且為了簡化圖式,在第7A圖中只描寫成單層,及厚 400ηπ之磷擴敗多晶矽膜36A(最後將成為部份的浮動閘 極電極2 2 )。 然後,如第7B圖所示,Μ已知之方式製作由多晶矽膜 36Α ,三層絕緣膜42和多晶矽膜34所組成之多層膜的圖 案,使形成由浮動閛極電極的第一部份22a ,第二閘極 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 絕緣膜21和控制閘極電極19所組成之堆叠層結構,此外 ,形成與製作成圖案之堆叠層22a ,21和19自行對齊之 源極/汲極.區39,此後,可能會去除示於第7B圖中未被 製作成圖案之堆叠層22a , 21和19覆蓋的氧化矽膜33, 但是,如果在下一步驟所形成之第一層間絕緣膜20與氧 本紙張尺度適用中國國家標準(CNS ) A4規格(210X 297公釐) Α7 Β7 3ί2〇4ι 五、發明説明(Γ7 ) 化矽膜33的材料相同.則可K或可Μ不保留。 再者,如第7C匾所示,Μ已知之方式,在源極/汲極 區39上沉稹第一.層間絕緣膜20,且其位在製作成画案之 堆叠層22a , 21和19之間,但是製作成圖案之堆β® 2 2 a , 2 1和1 9的上表面曝露出來或保持在曝露狀態,類 似於參考第4C圃之說明步驟。 然後,如第7D圖所示,Μ已知之方式選擇性地触刻或 去除在通道長度方向毗鄰各源極/汲極區39之一備(的部 份由製作成圖案之堆叠層22a , 21和19所組成的各堆叠 结構和第一閘極絕緣膜18,在保留的堆叠層22a , 21和 19之下的區域對應於第一通道區17a ,而去除的區域則 對懕於第二通道區17b 。 接著,如第7E圖所示,在保留的堆叠層22a , 21和19 之上表面,毗鄰第一層間絕緣膜20,但不與第一層絕緣 _20接觸之保留的堆叠層22a , 21和19側面的曝露部份 ,保留的堆蠱層22a,21和19之相對锢面和第二通道區17b的上表 面上成長厚8nB且將成為第三閘極絶緣膜40之氣化矽膜43,再者 ,Μ已知之方式,在沉積於第二通道區17b上之氧化矽 膜43上成長將成為浮動閘極電極第二部份22b之多晶矽 瞑 36B ° 此後,如第7F圖所示,從浮動閘極電極第一部份22a 的上表面去除氧化矽膜43,再者,如第7G園所示,在整 涸晶圓W上成長厚150ri·之磷擴敗多晶砂膜36C ,再Μ -19- 本紙張尺度適用中國國家橾準(CNS ) Α4規格(210Χ297公嫠) (請先閲讀背面之注意事項再填寫本頁) -訂 經濟部中央橾準局員工消費合作社印製 經濟部中央標準局員工消費合作社印製 A7 B7 五、發明説明(18 ) 已知之方式製作多晶矽瞑36C之圖案,使製成圖案之多 晶矽膜36C形成具有分別终結在位於該對源極/汲極區 39上之第一層間絕緣膜部份20的上方,其位置在通道區 17的相對側,如此程序,多晶矽膜36C ,保留的堆叠層 22a , 21和19最上層之多晶矽膜36A(浮動閘極電極的第 一部份22a)和沉積在第二通道區17b上之多晶矽膜36B (浮動閘極電極的第二部份22b)變成彼此整合在一起, 使形成浮動閘極電極22,如上述之程序,則形成記憶單 胞電晶體4 1。 然後,如第7H圖所示,形成厚800nm而由BPSG膜(硼 酸矽酸玻璃)所組成之第二層間絕緣膜25M覆蓋記億單 胞電晶體4 1。 再者,如第71圖所示,沉積一厚度為l〇〇〇nm且由PSG 膜(磷矽酸玻璃)所形成之覆蓋膜27覆蓋第二層間絕緣膜 25,如此,就可完成非揮發性半導體記憶體第二個實施 例〇 根據本發明之前述第二實施例的製造方法與根據本發 明之第一個實施例的製造方法所得到的優點相同。 換言之,因為所形成之源極/汲極區與由浮動閘極電 極的第一部份22a ,第二閘極絕緣膜21和控制閘極電極 19所組成之堆壘層自行對齊,所Μ記憶單胞電晶體41之 通道長度可Κ清楚或直接決定,而與閘極電極對齊的程 度無關,因此,可Κ降低由於製程所引起的記憶單胞電 晶,之特性改變,结果產品的製造良率可Μ稱定地維持 -20- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X 297公釐) (請先閱讀背面之注意事項再填寫本頁) *11 A7 B7 經濟部中央標準局貝工消費合作社印製 五、發明説明(I9 ) 1 1 在 固 定 水 準 〇 1 再 者 » 如第7G圖所示 f 當 製 作 在 上 面 的 浮 動 閘 極 電 極 1 I 22的圖案 時 > 並 不 需 要 蝕 刻 所 有 與 在 上 浮 動 閘 極 電 極 相 ✓—V 請 I 1 對 邊 緣 之 上 浮 動 閘 極 電 極 自 行 對 齊 之 下 控 制 閘 極 電 m 19 先 閲 1 I » 但 是 若 蝕 刻 上 浮 動 閘 極 電 極 直 到 蝕 刻 到 達 第 一 層 間 絕 背 面 I 1 緣膜20就足夠 了 > 因 此 9 就 絕 不 會 動 蝕 刻 半 導 體 基 板 ί 1 I * 所 在 通 道 區 和 源 極 區 之 間 就 不 會 發 生 偏 差 9 同 時 » 事 項 1 I 可 能 避 免 傷 害 半 導 體 基 板 t 不 然 會 造 成 成 為 漏 電 流 原 因 再 填 1 少 的 晶 體 缺 陷 〇 本 頁 1 現 在 將 參 考 第 9 固 圖 說 明 本 發 明 之 非 揮 發 性 半 導 體 記 1 1 憶 體 第 二 個 實 施 例 〇 I 該 第 三 個 實 施 例 含 有 一 下 浮 動 閘 極 和 一 上 控 制 閘 極 > 1 1 且 其 與 第 一 種 傳 統 的 非 揮 發 性 半 導 體 記 憶 體 的 型 式 相 同 訂 I 9 第 9 圖 中 » 類 似 於 第 3 圖 和 第 6 圖 的 部 份 會 給 定 相 同 1 I 的 參 考 數 字 > 此 第 三 個 實 施 例 之 特 性 為 (1) 在 製 程 方 面 > 1 1 由 控 制 閘 極 電 極 9 第 二 閘 極 絕 緣 膜 和 浮 動 閘 極 電 極 所 組 1 I 成 的 三 堆 叠 層 係 當 作 形 成 源 極 / 汲 極 1¾ 之 白 行 對 齊 遮 罩 — 使 用 » 及 ⑵ 記 憶 單 胞 陣列 之 结 構 為 虛 接 地 型 式 〇 i 比 較 第 6 圖 和 第 9 圖 可 Μ 看 出 9 第 三 實 施 例 之 記 憶 單 1 1 胞 電 晶體44具有類似於第 二 實 施 例 之 記 憶 單 胞 電 晶 體 41 1 1 的 结 構 t 除 了 兩 點 > 換 .v. 之 9 第 一 點 為 浮 動 閘 極 電 極 22 1 和 控 制 閘 極 電 極 1 9轉化成 上 和 下 的 位 置 闞 係 t 及 第 二 點 r Γ 為 上 控 制 閘 極 電 極 19覆蓋整個形成在源極/汲極區39上 1 之 第 一 層間絕緣膜20的表面 9 該 記 憶 單 胞 電 晶體44並 不 1 1 -2 1- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐〉 A7 B7 五、發明説明(2〇 ) 需要接觸孔,此類似於第二實施例,而且該記憶單胞電 晶體44之接地側填塞在源極區和汲極區之間,且取決於 操作情況,因此建構成示於第10圖之虛接地型記憶單胞 陣列。 因為第三實施例之製程類似於第二個實施例之製程, 所K省略該製程之說明,此外,此第三個實施例可Μ有 類似於第一和第二個實施例所得到之優點。 本發明之特定實施例已經顯示且說明於上,但本發明 並不侷限於詳细說明之结構,例如,每一個在前述實施 例中所形成膜的種類,膜厚和雜質澹度可以根據需要而 有所改變或修正,而不受限於前述之特定種類,膜厚和 雑質澹度,此外,本發明可採下列之修正: ⑴在每一個前述實施例中之記憶單胞電晶體的结構皆可 應用到N0R型記憶單胞陣列。 (2) 在每一個前述實施例中之記憶單胞電晶體的结構皆可 應用到H A N D型記憶單胞陣列。 (3) 在每一個前述實施例中之記憶單胞電晶體的结構皆可 應用到虛接地型記億單胞陣列。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 因此,在前述實施例和製程结構所採用之接觸孔和接 線導體结構係修正三個記憶單胞陣列所採用之结構。 觀察前文,不同於具有記憶單胞電晶體之通道長度受 到在控制閘極電極和浮動閘極電極之間對齊程度而改變 或變動之缺點的傳統非揮發性半専體記憶體,因為所形 成之源極/汲極區與下閘極電極或含有下閘極電極之堆 -22- 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) A7 B7 五、發明説明(21 ) 叠層结構自行對齊,所K根據本發明之非揮發性半導體 記憶體具有記憶單胞電晶體之通道長度僅由下閘極電極 的尺寸清楚或直接決定之特性,因此,可K降低由於製 程所引起的記憶單胞電晶體之特性改變,结果產品的製 造良率可Μ穩定地維持在固定水準。 再者,當製作上閘極電極之圖案時,並不需要蝕刻所 有的下閘極電極,但是在蝕刻上閘極電極直到蝕刻到達 第一層間絕緣膜之上表面,則就足夠了,因此,絕不會 自蝕刻半導體基板,所Μ,在通道區和源極區之間就不 會發生偏差,同時,可能遊免傷害半導體基板,不然會 造成成為漏電流原因的晶體缺陷。 此外,依照本發明之製造方法,確定所製造出具有前 述優點之非揮發性半.導體記憶體。 本發明已參考特定實施例顯示和說明,但是,必須注 意本發明決不侷限於詳细說明之結構,而變化例和修正 例可能也在所附申請專利範圍之範圍中。 (請先閲讀背面之注意事項再填寫本頁) :訂 經濟部中央標準局員工消費合作社印製 -23- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210Χ297公釐)
Claims (1)
- A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、 申請專利範圍 1 1 1 ,一 種 非 揮 發 性 半 導 體 記 憶 體 係 由 各 e 具 有 浮 動 閘 極 1 電 極 和 控 制 閘 極 電 極 之 分 裂 閘 極 型 記 憶 單 胞 電 晶 體 所 1 1 組 成 的 > 其 中 每 一 個 記 憶 單 胞 電 晶 體 包 含 形 成 在 半 導 y*-N 請 1 體 基 板 主 表 面 且 彼 此 相 互 分 開 之 第 一 和 第 二 源 極 / 汲 先 閲 1 1 5 極 區 , 形 成 在 該 第 一 和 第 二 源 極 / 汲 極 區 之 間 的 通 道 背 ft 1 I 之 1 區 > 而 該 通 道 區 分 別 毗 鄰 該 第 源 極 / 汲 極 區 之 第 . 注 意 ί I 通 道 區 和 毗 鄰 該 第 二 源 極 / 汲 極 區 之 第 二 通 道 區 » 形 事 項 再 1 1 成 在 該 第 一 通 道 |w 表 面 上 之 第 一 閘 極 絕 緣 膜 * 形 成 在 % 一卜 該 第 一 閘 極 絕 緣 膜 上 之 第 — 閘 極 電 極 9 形 成 在 每 一 個 本 頁 '—^ 丁 I 該 第 一 和 第 二 源 極 / 汲 極 區 表 面 之 絕 緣 層 V » 形 成 在 該 1 1 第 一 閘 極 電 極 的 上 表 面 和 一 對 相 對 側 面 與 該 第 二 通 道 1 r 1 區 表 面 上 之 m 二 閘 極 絕 緣 膜 , 及 形 成 在 該 第 二 閘 極 絕 緣 膜 上 且 具 有 分 別 終 結 於 形 成 在 該 第 一 源 極 / 汲 極 訂 1 區 之 該 表 面 上 的 該 絕 緣 層 和 形 成 在 該 第 二 源 極 / 汲 極 1 I 區 之 該 表 面 上 的 該 絕 緣 層 之 上 的 相 對 端 頂 之 第 二 閘 極 1 I 電 極 > 該 第 „- 和 第 二 閘 極 電 極 其 中 之 一 構成浮動閘極 1 1 電 極 > 而 該 第 一 和 第 二 閘 極 電 極 另 外 之 一 則 構 成 控 制 閘 極 電 極 Ο \ 2 .如 請 專 利 範 圍 第 1 項 之 非 揮 發 性 半 導 體 記 憶 體 • 其 1 1 中 該 絕 緣 膜 部 份 覆 蓋 該 第 一 閛 極 電 極 之 第 一 側 面 f 而 1 1 1 該 第 二 閘 極 絕 緣 膜 覆 蓋 該 第 一 閘 極 電 極 之 該 第 一 側 面 的 保 留 部 份 和 完 全 覆 蓋 該 第 一 閘 極 電 極 相 對 於 該 第 一 J ί 側 面 之 第 二 側 面 〇 \ | 3 .如 串 請 專 利 範 圍 第 2 項 之 非 揮 發 性 半 専 體 記 憶 體 » 還 1 -24- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(2丨0X297公釐) 經濟部中央標隼局貝工消費合作社印製 S12G41 1 D8ττ、申請專利範圍 包含一形成用Μ覆蓋該第二閘極電極和該絕緣膜之層 間絕緣膜,和一形成在該層間絕緣膜上且透過一從該 層間絕緣膜貫穿到該第一源極/汲極區的接觸孔連接 到該第一源極/汲極區之數位線導體。 4. 一種非揮發性半導體記憶體,係由各自具有浮動閘極 電極和控制閘極電極之分裂閘極型記憶單胞電晶體所 組成的,其.中每一個記憶單胞電晶體包含形成在半導 體基板主表面且彼此相互分開之第一和第二源極/汲 極區,形成在該第一和第二源極/汲極區之間的通道 區,而該通道區分別毗鄰該第一源極/汲極區之第一 通道區和毗鄰該第二源極/汲極區之第二通道區,形 成在該第一通道區表面上之第一閘極絕緣膜,形成在 該第一閘極絕緣膜上之第一閘極電極,形成在該第一 閘極電極上之第二閘極絕緣膜;形成在每一個該第一 和第二源極/汲極區表面上之絕緣層,形成第三閘極 絕緣膜至少覆蓋該第二通道區之表面和一對該第一閘 極電極相對側面中毗鄰該第二通道區之側面,Κ及形 成在該第二和第三閘極絕緣膜上具有分別終结於形成 在該第一源極/汲極區之該表面上的該絕緣層和形成 在該第二源極/汲極區之該表面上的該絕緣層之上的 相對端點之第二閘極電極,該第一和第二閘極電極其 中之一構成浮動閘極電極,而該第一和第二閘極電極 另外之一則構成控制閘極電極。 5. 如申請專利範圍第4項之非揮發性半導體記憶體,其 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家標準(CNS ) Α4规格(210Χ297公釐) A8 B8 C8 D8 經濟部中央標準局員工消費合作社印製 六、申請專利範圍 1 1 中 形 成 在 該 第 — 源 極 / 汲 極 區 之 該 表 面 上 的 該 絕 緣 層 1 完 全 覆 蓋 該 第 一 閘 極 電 極 之 該 對 相 對 側 面 的 另 — 側 面 1 1 > 且 該 第 三 閘 極 絕 緣 膜 白 該 第 閘 極 電 極 之 該 對 相 對 請 1 ! 側 面 的 該 其 . 側 面 向 上 延 伸 Ο 先 閱 1 I 1 6 .如 串 請 利 範 圍 第 5 項 之 非 揮 發 性 半 導 體 記 憶 體 t 遢 背 ιέ 1 I 之 1 « . 包 含 形 成 用 覆 蓋 該 第 二 閘 極 電 極 和 該 絕 緣 膜 之 層 間 注 意 1 I 絕 緣 膜 〇 事 項 1 I 再 1 7 · — 種 非 揮 發 性 半 導 體 記 憶 體 之 製 造 方 法 > 該 記 憶 體 係 寫 本 • 由 各 白 具 有 浮 動 閘 極 電 極 和 控 制 閘 極 電 極 之 分 裂 閘 極 頁 S_^ 1 I 型 記 憶 單 胞 電 晶 體 所 組 成 的 t 此 方 法 包 含 之 步 驟 為 形 1 1 成 一 第 一 閘 極 電 極 在 形 成 於 半 導 體 基 板 主 表 面 上 之 第 .1 一 閘 極 絕 緣 膜 之 上 » 在 該 半 導 體 基 板 之 該 主 表 面 的 該 1 訂 第 —* 閘 極 電 極 之 相 對 側 > 形 成 第 和 第 二 源 極 / 汲 極 1 區 > 因 為 與 第 一 閘 極 電 極 白 行 對 齊 9 所 Κ 通 道 區 形 成 1 I 在 該 第 一 閛 極 電 極 之 下 該 半 導 體 基 板 的 該 主 表 面 9 形 I I 1 成 一 絕 緣 層 覆 蓋 該 第 一 和 第 二 源 極 / 汲 極 區 之 表 面 1 1 去 除 部 份 在 通 道 長 度 方 向 毗 鄰 該 第 一 源 極 汲 極 區 之 第 一 閘 極 電 極 f 在 保 留 的 第 一 閘 極 電 極 之 上 表 面 和 1 1 一 對 相 對 側 面 及 在 從 該 部 份 已 經 去 除 之 該 第 一 閘 極 電 1 1 掻 的 該 半 導 體 基 板 之 該 主 表 面 上 形 成 一 第 二 閘 極 絕 緣 1 I 膜 Μ 及 形 成 第 二 閘 極 電 極 Η 覆 蓋 該 第 二 閘 極 絕 緣 膜 1 t 而、得到分別终结於形成在該第一源極/汲極區 之 該 表 面 的 該 絕 緣 層 和 形 成 在 該 第 二 源 極 / 汲 極 區 之 該 表 面 的 I 該 絕 緣 層 上 之 相 對 端 點 9 1 1 -26- 1 1 1 1 本紙張尺度適用中國國家標準(CNS ) A4規格(210X297公釐) 312041 ^ C8 D8 々、申請專利範圍 使得該第一和第二閘極電極其中之一建構浮動閘極 電極,而該第一和第二閘極電極另外之一則建構控制 閘極電極。 8. 如申請專利範圍第7項之方法,其中所形成之該絕緣 膜部份覆蓋該第一閘極電極之第一側面,但是該第一 閘極電極之該上表面卻處於暘露狀態,而且所形成之 該第二閛極絕緣膜覆蓋該第一閘極電極之該第一側面 _的保留部份及完全覆蓋該第一閘極電極相對於該第一 側之第二側面。^ 9. 如申請專利範圍第8項之方法,堪包含形成層間絕緣 膜Μ覆蓋該第二閘極電極和該絕緣膜,K及在該層絕 緣膜上形成通過接觸孔連接多汲極區之數位線導 體之步驟,而所形成之接觸孔穿透該層間絕緣體到達 該第一源極/汲極區。 經濟部中央標準局員工消費合作社印製 (請先閲讀背面之注意事項再填寫本頁) 10. —種非揮發性半導體記憶體之製造方法,該記憶體 係由各自具有浮動閘極電槿和控制閘極電極之分裂閘 極型記憶單胞電晶體所姐成的,此方法包含之步驟為 在半導體基板主表面上形成一由第一閘極絕緣膜,第 一閘極電極,第二閘極、絕緣膜和第二閘極電極部份的 第一部份所組成之堆疊層结構,且Μ命名順序堆叠, 在該堆叠層结構之相對側形成與該堆*層结構自行對 齊之第一和第二源極/汲極區,所Μ通道區形成在該 堆叠層结構之下,形成一絕緣層覆蓋該第一和第二源 極/汲極區之表面,在通道長度方向,去除一部份毗 -27- 本紙張尺度適用中國國家標準(CNS ) Α4規格(210X297公釐) A8 BB C8 D8 經濟部中央標準局員工消費合作社印裝 六、申請專利範圍 1 1 鄰 每 一 個 該 源 極 / 汲 極 區 第 一 端 點 之 該 堆 叠 層 結 構 f 1 1 至 少 在 保 留 的 堆 叠 層 結 構 之 該 表 面 和 已 經 去 除 的 該 部 1 份 該 堆 叠 層 结 構 之 該 半 導 體 基 板 的 該 主 表 面 上 形 成 第 請 1 先 1 三 閘 極 絕 緣 膜 » 在 形 成 在 該 半 専 體 基 板 的 該 主 表 面 上 閱 I 1 之 該 第 三 閘 極 絕 緣 體 上 形 成 該 第 二 閘 極 電 極 的 第 二 部 背 1 I 之 份 V, 形 成 該 第 二 閘 極 電 極 的 第 三 部 份 覆 蓋 該 第 二 閘 極 注 意 1 1 電 極 之 該 第 二 部 份 和 該 保 留 的 堆 叠 層 结 構 之 該 第 二 閘 拳 項 1 I 再 1 極 電 極 的 該 第 一 部 份, 而得到分別終结於形成在該第 一 填 % 本 源 極 / 汲 極 區 之 該 表 面 上 的 該 絕 緣 層 和 形 成 在 該 第 二 頁 1 I 源 極 / 汲 極 區 之 該 表 面 上 的 該 絕 緣 層 上 之 相 對 端 點 1 1 1 使 得 該 第 一 和 第 二 閘 極 電 極 其 中 之 建 構 浮 動 閘 極 1 電 極 t 而 該 第 一 和 第 二 閘 極 電 極 另 外 之 一 則 建 構 控 制 1 訂 閘 極 電 極 〇 1 11 . 如 申 請專利範圍第10項之方法 > 其 中 所 形 成 之 該 絕 1 I 緣 膜 部 份 覆 蓋 該 堆 叠 層 结 構 之 第 一 側 面 > 但 是 該 堆 叠 1 1 1 層 结 構 之 上 表 面 卻 處 於 曝 露 狀 態 9 而 且 其 中 所 形 成 之 1 1 該第三閘極絕緣膜覆蓋保 留 的 堆 叠 層 結 構 之 上 表 面 » 該 堆 叠 層 結 構 之 該 第 —· 側 面 的 保 留 部 份 和 該 堆 叠 層 结 1 1 1 構 之 整 個 第 二 側 面 相 對 於 該 第 一 側 面 和 已 經 去 除 的 該 1 1 部 份 該 第 一 閘 極 電 極 之 該 半 導 體 基 板 的 該 主 表 面 • 然 1 | 後 » 形 成 該 第 三 閘 極 絕 緣 膜 Μ 覆 蓋 選 擇 性 去 除 之 保 留 Ί 的堆叠層结4構之該上表面 f 使 得 在 保 留 的 堆 叠 層 结 構 會 曝 露 出 該 第 二 閘 極 電 極 之 該 第 一 部份的表面 0 I 12 . 如 申 請專利範圍第11項之方法 » 堪 包 含 形 成 層 間 絕 I 1 緣 膜 Μ 覆 蓋 該 第 二 閘 極 電 極 和 該 絕 緣 膜 之 步 驟 〇 1 1 -28- 1 ! 本紙張尺度適用中國國家標準(CNS ) A4規格(2IOX297公釐)
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7217834A JP2950212B2 (ja) | 1995-08-25 | 1995-08-25 | 不揮発性半導体記憶装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
TW312041B true TW312041B (zh) | 1997-08-01 |
Family
ID=16710485
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
TW085110307A TW312041B (zh) | 1995-08-25 | 1996-08-23 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5691937A (zh) |
JP (1) | JP2950212B2 (zh) |
KR (1) | KR100202202B1 (zh) |
TW (1) | TW312041B (zh) |
Families Citing this family (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3081543B2 (ja) * | 1996-03-29 | 2000-08-28 | 三洋電機株式会社 | スプリットゲート型トランジスタ、スプリットゲート型トランジスタの製造方法、不揮発性半導体メモリ |
US5841162A (en) * | 1997-03-24 | 1998-11-24 | Nec Corporation | Non-volatile semiconductor memory with floating gate and control gate and fabrication process therefor |
US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
US6462779B1 (en) | 1998-02-23 | 2002-10-08 | Eastman Kodak Company | Constant speed, variable resolution two-phase CCD |
KR100276653B1 (ko) | 1998-08-27 | 2001-01-15 | 윤종용 | 스프릿 게이트형 불휘발성 메모리 셀의 구동방법 및 이 셀들을구비한 반도체 메모리 장치의 구동방법 |
US6868015B2 (en) * | 2000-09-20 | 2005-03-15 | Silicon Storage Technology, Inc. | Semiconductor memory array of floating gate memory cells with control gate spacer portions |
US6858494B2 (en) * | 2002-08-20 | 2005-02-22 | Taiwan Semiconductor Manufacturing Company | Structure and fabricating method with self-aligned bit line contact to word line in split gate flash |
US6828618B2 (en) * | 2002-10-30 | 2004-12-07 | Freescale Semiconductor, Inc. | Split-gate thin-film storage NVM cell |
KR100696374B1 (ko) | 2004-10-08 | 2007-03-19 | 삼성전자주식회사 | 비휘발성 기억 소자 및 그 형성 방법 |
JP5412048B2 (ja) * | 2008-04-02 | 2014-02-12 | ルネサスエレクトロニクス株式会社 | 半導体記憶装置及びその製造方法 |
US7692972B1 (en) | 2008-07-22 | 2010-04-06 | Actel Corporation | Split gate memory cell for programmable circuit device |
JP7462389B2 (ja) * | 2019-07-18 | 2024-04-05 | ローム株式会社 | 不揮発性半導体記憶装置 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5263684A (en) * | 1975-11-20 | 1977-05-26 | Toshiba Corp | Non-volatile semiconductor memory device |
US5016215A (en) * | 1987-09-30 | 1991-05-14 | Texas Instruments Incorporated | High speed EPROM with reverse polarity voltages applied to source and drain regions during reading and writing |
US4861730A (en) * | 1988-01-25 | 1989-08-29 | Catalyst Semiconductor, Inc. | Process for making a high density split gate nonvolatile memory cell |
JPH04277681A (ja) * | 1991-03-06 | 1992-10-02 | Nec Corp | 電気的に消去・書き込み可能な不揮発性半導体記憶装置 |
US5293328A (en) * | 1992-01-15 | 1994-03-08 | National Semiconductor Corporation | Electrically reprogrammable EPROM cell with merged transistor and optiumum area |
JP3251699B2 (ja) * | 1993-04-16 | 2002-01-28 | ローム株式会社 | 不揮発性記憶装置 |
US5508955A (en) * | 1993-05-20 | 1996-04-16 | Nexcom Technology, Inc. | Electronically erasable-programmable memory cell having buried bit line |
US5349220A (en) * | 1993-08-10 | 1994-09-20 | United Microelectronics Corporation | Flash memory cell and its operation |
-
1995
- 1995-08-25 JP JP7217834A patent/JP2950212B2/ja not_active Expired - Lifetime
-
1996
- 1996-08-21 US US08/701,013 patent/US5691937A/en not_active Expired - Fee Related
- 1996-08-23 TW TW085110307A patent/TW312041B/zh active
- 1996-08-26 KR KR1019960036217A patent/KR100202202B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
US5691937A (en) | 1997-11-25 |
KR970013339A (ko) | 1997-03-29 |
JP2950212B2 (ja) | 1999-09-20 |
KR100202202B1 (ko) | 1999-06-15 |
JPH0964208A (ja) | 1997-03-07 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR102629347B1 (ko) | 반도체 장치 및 그 제조 방법 | |
TW416095B (en) | Semiconductor device and method of manufacturing the same | |
TW312041B (zh) | ||
TW569397B (en) | Dram cell arrangement with vertical MOS transistors and method for its fabrication | |
JP3141486B2 (ja) | 半導体装置 | |
US10879269B1 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
TW209913B (zh) | ||
JP2003229537A5 (zh) | ||
TW382806B (en) | DRAM-cells arrangement with dynamical self-amplifying storage-cells | |
JP4343460B2 (ja) | フローティングボディ効果を除去した半導体メモリ素子及びその製造方法 | |
KR20180101685A (ko) | 반도체 장치 | |
TW200532758A (en) | Twin EEPROM memory transistors with subsurface stepped floating gates | |
JP2019004146A (ja) | 半導体メモリ素子及びその製造方法 | |
KR102586983B1 (ko) | 반도체 장치 및 그 제조방법 | |
US20200411072A1 (en) | Ferroelectric memory device containing a series connected select gate transistor and method of forming the same | |
JP2002026279A (ja) | 半導体記憶装置及びその製造方法 | |
JPH021988A (ja) | 電気的にプログラム可能なメモリ・セル | |
TW294828B (zh) | ||
JPS6155258B2 (zh) | ||
TW202137509A (zh) | 半導體記憶裝置及其製造方法 | |
JP2011211111A (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
JPH10308498A (ja) | 半導体装置及びその製造方法 | |
US7800197B2 (en) | Semiconductor device and method of fabricating the same | |
TW312829B (en) | Semiconductor memory device with capacitor(6) | |
CN101170114A (zh) | 非易失性半导体存储装置及其制造方法 |