CN101170114A - 非易失性半导体存储装置及其制造方法 - Google Patents
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Abstract
本发明的非易失性半导体存储装置包括具有主表面的半导体衬底(SB)、多个存储晶体管(MT)、多个选择晶体管(ST)。多个存储晶体管(MT)分别具有在主表面上相互层叠而形成的浮动栅极(FG)和控制栅极(CG)。多个选择晶体管(ST)分别具有在主表面上相互层叠而形成的下侧栅极层(G2)和上侧栅极层(G1)，并且和多个存储晶体管(MT)的一个一起包含在存储单元(MC)中。下侧栅极层(G2)按照多个选择晶体管(ST)的每一个被分离。上侧栅极层(G1)由多个选择晶体管(ST)共有，并且，电连接到多个选择晶体管(ST)的每一个的下侧栅极层(G2)。由此，可防止选择晶体管ST和存储晶体管MT的短路。
Description
技术领域
本发明涉及一种非易失性半导体存储装置及其制造方法，特别涉及具有浮动栅极和控制栅极的非易失性半导体存储装置及其制造方法。
背景技术
在非易失性半导体存储装置的存储单元(memory cell)中存在具有相互串联连接的浮动栅极晶体管(存储晶体管)和分离晶体管(选择晶体管)的存储单元。在浮动栅极晶体管(存储晶体管)中具有浮动栅极和控制栅极(control gate)。此外，在分离晶体管(选择晶体管)中具有分离栅极(选择栅极)。
多个分离晶体管(选择晶体管)共有分离栅极(选择栅极)。因此，通过控制一个分离栅极(选择栅极)的电位，从而可使多个分离晶体管(选择晶体管)进行导通、截止。
若分离晶体管截止，则具有该分离晶体管(选择晶体管)的存储单元从源极线断开。因此，该存储单元所具有的浮动栅极晶体管(存储晶体管)是否处于过擦除状态，不会影响数据的读取。这样，利用分离晶体管的功能防止过擦除导致的读取错误。
作为所述的非易失性半导体存储装置的制造方法，包括以下步骤。首先，在半导体衬底上形成沟道电介质层。接着，在该绝缘层上形成第一导电层。接着，利用光刻法，在该第一导电层上形成由光致抗蚀剂构成的掩膜。接着，使用该掩膜进行刻蚀，由此，可同时对由第一导电层构成的分离栅极(选择栅极)和浮动栅极进行构图。接下来，在半导体衬底的整个面上形成层间电介质层(绝缘层)和第二导电层。接着，以仅在浮动栅极晶体管(存储晶体管)部分上残存第二导电层的方式进行第二导电层的构图，形成控制栅极(control gate)。
在这样的非易失性半导体存储装置的技术中，例如，有特开平07-297304号公报。
在所述的现有例中，分离栅极(选择栅极)通过由第一导电层构成的一层膜形成。为了由多个分离晶体管(选择晶体管)共用该分离栅极(选择栅极)，必须沿着多个分离晶体管的排列直线状地对分离栅极(选择栅极)进行构图。
因此，当分离栅极(选择栅极)和浮动栅极由所述步骤形成时，在刻蚀中使用的掩膜的开口部的图形中，分离栅极(选择栅极)必须作成避开直线性延伸的区域的图形。因此，开口部的图形不能做成单纯的直线状，而是具有多个端部的图形。
在细微图形形成技术中，一般，高精度地进行端部的形成比直线状图形的中间部分的形成更困难。因此，形成所述掩膜的开口部的图形时，开口部的图形的端部的大小比所希望的大。使用这样的掩膜进行所述第一导电层的刻蚀时，在开口部图形的端部，第一导电层局部被大量地刻蚀。
在所述局部被大量刻蚀所形成的凹部上形成所述层间电介质层(绝缘层)和所述第二导电层时，在膜表面上产生较大的台阶差。
在非易失性半导体存储装置的制造步骤中，在该台阶差部分容易残留异物。该异物在刻蚀步骤中作为掩膜而起作用时，在相邻的浮动栅极晶体管(存储晶体管)和分离晶体管(选择晶体管)之间的位置上，第二导电层的刻蚀可能会不完全。其结果是，存在发生浮动栅极晶体管(存储晶体管)和分离晶体管(选择晶体管)的短路等问题。
发明内容
本发明是鉴于所述问题而提出的，其目的在于提供一种可防止由制造步骤中的异物引起的存储晶体管和选择晶体管的短路的非易失性半导体存储装置及其制造方法。
本发明的一个实施方式的非易失性半导体存储装置，包括具有主表面的半导体衬底、多个存储晶体管、多个选择晶体管。多个存储晶体管分别具有在主表面上相互层叠所形成的浮动栅极和控制栅极。多个选择晶体管分别具有在主表面上相互层叠所形成的下侧栅极层和上侧栅极层，并且，分别和多个存储晶体管的一个一起包含在存储单元中。按照多个选择晶体管中的每一个将下侧栅极层分离。上侧栅极层由多个选择晶体管共有，并且，电连接到多个选择晶体管的各自的下侧栅极层。
本发明的一个实施方式的具有多个存储单元的非易失性半导体存储装置的制造方法，包括以下步骤。
首先，在半导体衬底上形成第一绝缘层。在该第一绝缘层上形成第一导电层。对第一导电层进行构图，从而分别形成跨过形成多个存储单元的区域而延伸的多个带形状。在第一导电层上形成第二绝缘层。在第二绝缘层上使第一导电层的表面露出，并且，形成分别与多个带形状交叉的多个开口部。形成第二导电层，以使通过开口部与第一导电层电连接并且覆盖第二绝缘层。对第二导电层和第一导电层进行构图，从而形成包含由第二绝缘层相互电绝缘的第一导电层的一部分和第二导电层的一部分的叠层图形、以及包含沿着开口部形成且由开口部的部分相互电连接的第一导电层的一部分和第二导电层的一部分的叠层图形。
根据本实施方式的非易失性半导体存储装置及其制造方法，选择晶体管具有下侧栅极层和上侧栅极层。并且，按照每一个选择晶体管分离下侧栅电极，并且电连接到多个选择晶体管中共有的上侧栅极层。因此，下侧栅极层不必沿着多个选择晶体管地进行直线地构图。因此，用于对浮动栅极和下侧栅极层进行构图的掩膜的开口部也在选择晶体管上延伸。因此，将开口部作成一直线状，可以避免开口部在存储单元阵列区域的中间部分具有端部。因此，可以防止在开口部的端部所处位置容易发生异物的残存。由此，可防止杂质影响非易失性半导体存储装置的制造时的刻蚀步骤而使存储晶体管和选择晶体管短路。
本发明的所述及其他目的、特征、方面和优点，由下面结合附图理解的本发明的详细说明而明确。
附图说明
图1是示出本发明实施方式1的非易失性半导体存储装置的存储单元阵列内的平面布局的概略平面图。
图2～图5是与图1的II-II线、III-III线、IV-IV线和V-V线对应的概略截面图。
图6是示出本发明实施方式1的非易失性半导体存储装置的示意性电路结构的电路图。
图7～图16是依次示出本发明实施方式1的非易失性半导体存储装置的制造方法的第一～第十步骤的概略截面图，并且，这些图的截面位置与沿着图1的II-II线和III-III线的任何一个的位置对应。
图17A～图17C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十一步骤的概略截面图，并且，这些图各自的截面位置与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图18A～图18C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十二步骤的概略截面图，并且，这些图各自的截面位置与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图19A～图19C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十三步骤的概略截面图，并且，这些图各自的截面位置与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图20A～图20C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十四步骤的概略截面图，并且，这些图的截面位置分别与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图21A～图21C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十五步骤的概略截面图，并且，这些图的截面位置分别与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图22A～图22C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十六步骤的概略截面图，并且，这些图的截面位置分别与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图23A～图23C是示出本发明实施方式1的非易失性半导体存储装置的制造方法的第十七步骤的概略截面图，并且，这些图的截面位置分别与沿着图1的II-II线、III-III线和IV-IV线的位置对应。
图24是示出比较例中的非易失性半导体存储装置的存储单元阵列内的平面布局的概略平面图。
图25～图28是分别沿着图24的XXV-XXV线、XXVI-XXVI线、XXVII-XXVII线和XXVIII-XXVIII线的概略截面图。
图29和图30是示出比较例中的非易失性半导体存储装置的制造方法的第一步骤的概略平面图和概略截面图，并且，图30的截面位置与图29的XXX-XXX线对应。
图31是示出比较例中的非易失性半导体存储装置的制造方法的第二步骤的概略平面图。
图32A和图32B是示出比较例中的非易失性半导体存储装置的制造方法的第二步骤的概略截面图，并且，图32A和图32B的各截面位置分别与图31的XXXIIA-XXXIIA线和XXXIIB-XXXIIB线对应。
图33A和图33B是概略地示出比较例中的非易失性半导体存储装置的制造方法的第三步骤的概略截面图，并且，图33A和图33B的各截面位置分别与图31的XXXIIA-XXXIIA线和XXXIIB-XXXIIB线对应。
图34A和图34B是概略地示出比较例中的非易失性半导体存储装置的制造方法的第四步骤的概略截面图，并且，图34A和图34B的各截面位置分别与图31的XXXIIA-XXXIIA线和XXXIIB-XXXIIB线对应。
图3 5A和图35B是概略地示出比较例中的非易失性半导体存储装置的制造方法的第五步骤的概略截面图，并且，图35A和图35B的各截面位置分别与图31的XXXIIA-XXXIIA线和XXXIIB-XXXIIB线对应。
图36A和图36B是概略地示出比较例中的非易失性半导体存储装置的制造方法的第六步骤的概略截面图，并且，图36A和图36B的各截面位置分别与图31的XXXIIA-XXXIIA线和XXXIIB-XXXIIB线对应。
图37是概略地示出比较例中的非易失性半导体存储装置的制造方法的第六步骤的概略截面图，并且，该图的截面位置与图24的XXXVII-XXXVII线对应。
图38是由图24的虚线A包围的区域的概略截面立体图。
图39是示出本发明实施方式2中的非易失性半导体存储装置的结构的概略截面图，其截面位置与实施方式1中的图4的截面位置对应。
具体实施方式
以下根据附图说明本发明的实施方式。
实施方式1
参考图1，例如，在作为p型硅衬底的半导体衬底SB的表面上矩阵状配置形成多个存储单元MC。各存储单元MC具有在列方向(图1的纵向)上邻接设置的选择晶体管ST和存储晶体管MT。
在半导体衬底SB的表面上，沿着与上侧栅极层G1的延伸方向交叉的方向直线状地形成元件间隔离层LCS。利用该元件间隔离层LCS，隔离相互邻接的选择晶体管ST，并且，相互邻接的存储晶体管MT被隔离。
参考图1～图4，各选择晶体管ST具有上侧栅极层G1和按照每一个选择晶体管ST被隔离而形成的下侧栅极层G2的叠层结构。上侧栅极层G1沿着多个选择晶体管ST的排列而在行方向(图1的横向)上延伸。
在下侧栅极层G2和上侧栅极层G1之间形成绝缘层I1(图4)，但是，该绝缘层I1具有开口部OP(图1)。在该开口部OP中，如图4所示，下侧栅极层G2与上侧栅极层G1直接接触。因此，上侧栅极层G1由多个选择晶体管ST共有，并且，电连接到多个选择晶体管ST的各下侧栅极层G2。此外，下侧栅极层G2和半导体衬底SB被绝缘层I2(图2和图4)绝缘。并且，在上侧栅极层G1上形成掩膜HS。
各存储晶体管MT具有控制栅极CG和按照每一个存储晶体管MT被分离而形成的浮动栅极FG的叠层结构。控制栅极CG被在行方向上排列的多个存储晶体管MT共有。浮动栅极FG和控制栅极CG被绝缘层IC(图3和图4)绝缘。此外，浮动栅极FG和半导体衬底SB被绝缘层IF(图3和图4)绝缘。并且，在控制栅极CG上形成掩膜HM。
主要参考图4，在半导体衬底SB上形成n型杂质区域DB、DM以及DS。
选择晶体管ST的下侧栅极层G2位于杂质区域DM和DS之间，隔着绝缘层I2与半导体衬底SB对置。此外，由于上侧栅极层G1和下侧栅极层G2短路，所以，上侧栅极层G1只起到布线部的作用。由此，选择晶体管ST能够起到单栅极型MOS(Metal Oxide Semiconductor)晶体管的功能。
存储晶体管MT的浮动栅极FG位于在杂质区域DM和DB之间，隔着绝缘层IF与半导体衬底SB对置。此外，控制栅极CG和浮动栅极FG被绝缘层IC绝缘。由此，存储晶体管MT具有叠层栅极型MOS晶体管的结构，可利用浮动栅极FG的累积电荷的控制，进行信息的存储。
在一个存储单元MC内，选择晶体管ST和存储晶体管MT共有杂质区域DM。由此，存储单元MC具有串联地电连接存储晶体管MT和选择晶体管ST的结构。
在杂质区域DB的上表面，形成位线触点BC。此外，在杂质区域DS的上表面，形成源极线触点SC。由此，构成一个存储单元MC的串联连接的存储晶体管MT和选择晶体管ST中，存储晶体管MT侧连接到位线触点BC，选择晶体管ST侧连接到源极线触点SC。
并且，位线触点BC与由A1布线等构成的位线BL连接。此外，源极线触点SC与由A1布线等构成的源极线SL连接。
参考图6，在存储单元阵列中，作为在列方向(图中的纵向)上延伸的多个位线BL，形成BL0、BL1、BL2。此外，形成在行方向(图中的横向)上延伸的选择线SLL0、SLL1和字线WDL0、WDL1。此外，在存储单元阵列中，形成公共的源极线SL。
在多个位线BL中的例如位线BL0中，多个存储单元MC的存储晶体管侧通过位线触点BC连接到位线BL0。在列方向(图中的纵向)上邻接的两个存储单元MC共有形成在选择晶体管ST侧的源极线触点SC。该源极线触点SC连接到源极线SL。
主要参考图6，多个字线中的例如字线WDL0是一个控制栅极CG(图1)，由在行方向(图1和图6的横向)上排列的多个存储晶体管MT共有。
多个选择线中的例如选择线SLL0是一个上侧栅极层G1(图1)，由在行方向(图1和图6的横向)上排列的多个选择晶体管ST共有。该上侧栅极层G1在各选择晶体管ST中与下侧栅极层G2(图4)电连接。因此，设定上侧栅极层G1的电压电平，由此，可设定与该上侧栅极层G1电连接的多个下侧栅极层G2的电压电平。由于该下侧栅极层G2起到选择晶体管ST的选择栅极的功能，所以，可利用选择线SLL0的电压电平按每一行(在图6的横向上延伸的排列)控制多个选择晶体管ST的导通和截止。
选择晶体管ST截止后的存储单元MC与存储晶体管MT的状态无关地变为位线BL和源极线SL之间被切断的状态。因此，即使假设存储晶体管MT是过擦除状态，通过使成对的选择晶体管ST截止，由此，不会对数据的读取产生不良影响。
并且，如图2所示，下侧栅极层G2以及浮动栅极FG的沿上侧栅极层G1延伸方向的方向(图1～图3)的长度尺寸W形成得相等。
此外，如图5所示，下侧栅极层G2以及浮动栅极FG的沿着与上侧栅极层G1交叉方向的方向(图1以及图4的纵向)上的长度尺寸L1形成得相等。
接下来，说明本实施方式的非易失性半导体存储装置的制造方法。
参考图7，例如，在作为p型硅衬底的半导体衬底SB上隔开固定间隔在同一方向上延伸的元件间隔离层LCS例如利用LOCOS(LocalOxidation of Silicon：硅的本地氧化)法形成。
参考图8，在半导体衬底SB的上表面，例如利用热氧化法形成绝缘层(第一绝缘层)IS。
参考图9，在半导体衬底SB上，例如形成由进行杂质添加后的非晶硅构成的导电层(第一导电层)AS。
参考图10，沿着被元件间隔离层LCS夹持的区域，利用照相制版技术形成具有直线状开口部的光致抗蚀剂P1。该光致抗蚀剂P1含有酸成分。
参考图11，以覆盖光致抗蚀剂P1的方式，在半导体衬底SB上涂敷水溶性表面剂(water soluble upperlayer agent)OS。该水溶性表面剂OS具有在高温下与酸反应且固化的性质。
参考图12，对半导体衬底SB进行加热处理。由此，在光致抗蚀剂P1(图1中的虚线部)和水溶性表面剂OS的界面，水溶性表面剂OS的一部分与光致抗蚀剂P1(图1中的虚线部)中含有的酸反应且固化。该固化后的物质与光致抗蚀剂P1(图1中的虚线部)成为一体，形成光致抗蚀剂P1R。
参照图13，除去未固化的水溶性表面剂OS。由此，与图10的光致抗蚀剂P1相比，得到开口部减小了所述固化物质的粘着部分的光致抗蚀剂P1R。该光致抗蚀剂P1R在与元件间隔离层LCS的延伸方向交叉的方向(图13的横向)上具有宽度尺寸W，在元件间隔离层LCS的延伸方向上直线状地延伸。因此，光致抗蚀剂P1R的开口部沿着元件间隔离层LCS的延伸方向直线状地延伸。
参考图14，将抗蚀剂P1R作为掩膜，利用刻蚀进行导电层AS的构图(第一构图步骤)。接着，除去抗蚀剂P1R。
主要参考图15，通过所述的构图形成导电层AS，该导电层AS具有跨过元件间隔离层LCS之间的部分并且沿着元件间隔离层LCS的延伸方向的图形。该导电层AS的图形是沿着列方向(图1的纵向)包含多个浮动栅极FG和下侧栅极层G2的图形。即，是沿着列方向(图1中的纵向)跨过多个存储单元的形成区域且带状延伸的图形。
参考图16，在半导体衬底SB的整个面上，例如，形成由ONO(OxideNitride Oxide)膜构成的绝缘层(第二绝缘层)IO。
主要参考图17A～图17C，在半导体衬底SB上选择性地利用照相制版技术形成光致抗蚀剂P2。光致抗蚀剂P2的多个开口部相当于图1中的开口部OP的位置。接着，将该光致抗蚀剂P2作为掩膜，利用刻蚀对绝缘层IO进行构图。接着，除去光致抗蚀剂P2。
主要参考图18A～图18C，通过如上所述的绝缘层IO的构图，在绝缘层IO的多个开口部OP(图1)的位置露出导电层AS的表面。以与在图15中所形成的带形状的延伸方向交叉的方向延伸的方式形成该开口部OP。
参考图19A～图19C，在半导体衬底SB上的整个面上，例如，形成厚度为100～130nm的由进行了杂质添加的多晶硅构成的导电层(第二导电层)PS。接着，例如，利用CVD法形成厚度为70～100nm的由硅化钨构成的导电层WS。接着，例如形成厚度为180～200nm的作为氧化硅膜的硬掩膜层HD。作为其形成方法，例如，可以采用将TEOS(Tetra EthylOrtho Silicate)作为起始原料的CVD法。
主要参考图20A～图20C，在所述的硬掩膜层HD上，选择性地形成光致抗蚀剂P3。光致抗蚀剂P3的形成区域是图1中形成控制栅极CG和上侧栅极层G1的区域。接着，使用该光致抗蚀剂P3进行硬掩膜层HD的构图。之后，除去光致抗蚀剂P3。
主要参考图21A～图21C，利用所述的构图在硬掩膜层HD上付以图形，由此，形成掩膜HS和掩膜HM。掩膜HS形成在图1中的形成上侧栅极层G1的区域。掩膜HM形成在图1中的形成控制栅极CG的区域。接着，将掩膜HS、HM作为掩膜，对没有被掩盖的区域进行刻蚀，直到到达半导体衬底SB的表面(第二构图步骤)。
参考图22A～图22C，利用使用了所述掩膜HS、HM的刻蚀，由此，形成两种层叠栅结构。
在半导体衬底SB上，以绝缘层IF、浮动栅极FG、绝缘层IC、导电层CGp、导电层CGw和掩膜HM的顺序进行层叠，形成一个叠层栅结构(图22C的两端的层叠结构)。导电层CGp和导电层CGw一起构成控制栅极CG。浮动栅极FG和控制栅极CG被绝缘层IC绝缘。
在半导体衬底SB上以绝缘层I1、下侧栅极层G2、绝缘层I1、导电层G1p、导电层G1w和掩膜HS的顺序进层叠，形成另一个叠层栅结构(设置在图22C中间的两个层叠结构)。绝缘层I1在相当于图1的开口部OP的区域具有开口部。因此，上侧栅极层G1和下侧栅极层G2在该开口部中电连接。
参考图23A～图23C，对半导体衬底SB进行注入离子。此时，掩膜HM、HS成为掩膜。由此，在半导体衬底SB上表面形成n型杂质区域DB、DM、DS。
参考图4，形成层间绝缘层(未图示)，在该层间绝缘层上形成位线触点BC和源极线触点SC。位线触点BC连接到位线BL，源极线触点SC连接到源极线SL。由此，制造本实施方式的非易失性半导体存储装置。
参考图24、图25和图27，选择晶体管STC具有在行方向(图24和图25的横向)上跨过多个选择晶体管STC而延伸的栅极层G2C，作为其栅电极。栅极层G2C和半导体衬底SB被绝缘层I2C绝缘。
并且，由于除此以外的本比较例的结构与所述实施方式1的结构大致相同，所以，相同的要素采用相同的符号，省略其说明。
在本比较例中，在元件间隔离层LCS上的栅极层G2C和控制栅极CG之间的区域，即在栅极间区域R(图24)，由于制造不良而残留导电性物质，容易产生栅极层G2C和控制栅极CG短路的产品不良。
下面说明产生该制造不良的制造步骤。并且，直到图9所示的制造步骤，本比较例的制造方法和本实施方式的制造方法相同，所以，下面说明之后的步骤。
主要参考图29和图30，在形成在半导体衬底SB上的导电层AS(图9)的上表面，使用照相制版技术选择性地形成光致抗蚀剂P1C。
此时，与所述的本实施方式不同，在本比较例中，在跨过元件间隔离层LCS上的部分(图29的C部分)上也形成光致抗蚀剂P1C。由此，光致抗蚀剂P1C的开口部(导电层AS露出的面)不是直线状，具有多个端部E。
并且，如图29所示，该端部E的位置与栅极间区域R(图24)的位置一致。
接着，与所述的本实施方式的图11～图13的步骤相同，进行水溶性表面剂OS的涂敷、固化以及未固化的水溶性表面剂OS的除去。由此，光致抗蚀剂P1C的开口部缩小。
主要参考图31、图32A以及图32B，利用所述的开口部的缩小步骤，形成与光致抗蚀剂P1C(图中的虚线部)相比开口部缩小的光致抗蚀剂P1RC。该开口部如图31所示，与中间部相比，在端部ER开口部以圆状地变宽。这是因为，水溶性表面剂OS在光致抗蚀剂P1C(图29)的开口部的端部E(图29)上难以涂敷，在端部E(图29)上开口部的缩小作用变小。
接着，将该光致抗蚀剂P1RC作为掩膜进行刻蚀，进行导电层AS的构图。之后，除去光致抗蚀剂P1RC。
并且，如图31所示，该端部ER的位置与栅极间区域R(图24)的位置一致。
主要参考图33A和图33B，利用所述的构图，形成导电层AS的图形。对于横跨导电层AS的元件间隔离层LCS的方向(图中的横向)的尺寸来说，与图33A相比，在图33B中变小。这是因为，图33B的截面位置位于光致抗蚀剂P1RC的开口部的端部ER(图31)。
参考图34A和图34B，以覆盖导电层AS的方式形成绝缘层IO。在邻接的导电层AS的图形之间形成绝缘层IO的槽。该槽的宽度尺寸在图34A中是Wa，在图34B中是Wb。两个尺寸之间存在Wa＜Wb的关系。
主要参考图35A和图35B，在绝缘层IO上形成导电层PS、WS和硬掩膜层HD。对所述绝缘层IO的槽上也进行这些膜的形成。由此，在位于光致抗蚀剂P1RC开口部的中间部的部分上，在硬掩膜层HD或导电层WS上分别形成槽Sa1、Sa2(图35A)。此外，在位于光致抗蚀剂P1RC开口部的端部ER(图31)的部分上，在硬掩膜层HD或导电层WS上分别形成槽Sb1、Sb2(图35B)。
槽Sb2成为比槽Sa2大的槽。此外，槽Sb1成为比槽Sa1大的槽。在这样的较大的槽中，容易残存由光致抗蚀剂或氧化膜等构成的异物DST。下面，说明残存异物DST(图35B)的情况。
以与所述的本实施方式(图20A～图20C)类似的方法，对硬掩膜层HD进行构图，形成所希望的掩膜。接下来，利用该掩膜进行用于形成存储晶体管MT部分的叠层图形的刻蚀。
参考图36A和图36B，若正常地进行所述的存储晶体管MT部分的叠层图形形成步骤，则在图36A和图36B这二者中进行刻蚀，以使元件间隔离层LCS的上表面露出。但是，由于异物DST(图35B)起到刻蚀掩膜的作用，所以，在元件间隔离层LCS上的一部分，残存没有刻蚀干净的层。即，会残存作为绝缘层IO的残留物的绝缘层IOR和作为导电层PS的残留物的导电层PSR。
该导电层PSR位于图24中的栅极间区域R。在这种情况下，沿图24的XXXVII-XXXVII线的截面，如图37所示，导电层PSR使栅极层G2C和控制栅极CG之间短路。
并且，导电层PSR的位置在图38中示出。
根据本实施方式，如图1所示，选择晶体管ST具有上侧栅极层G1和下侧栅极层G2这两个栅极层。并且，上侧栅极层G1由多个选择晶体管共有。此外，在开口部OP的部分，如图4所示，上侧栅极层G1和下侧栅极层G2电连接。由此，即使按照每一个选择晶体管ST隔离下侧栅极层G2，也可通过控制一个上侧栅极层G1的电位来控制多个下侧栅极层G2的电位。
此外，如上所述，由于按照每一个选择晶体管隔离下侧栅极层G2，所以，如图1 3所示，能够以沿着元件间隔离层LCS的延伸方向(与纸面垂直的方向)直线状地延伸的方式形成用于导电层AS构图的光致抗蚀剂P1R的开口部。因此，不会产生象作为比较例的图31所示的光致抗蚀剂P1RC的开口部的端部ER那样的开口部较宽的形状。
其结果是，例如，图19B所示的硬掩膜层HD和导电层WS的上表面的槽在整体上均匀地形成。即，不会如作为比较例的图35B所示那样形成局部较大的槽Sb1、Sb2。
因此，能够抑制在槽部分中残存异物DST。由此，能够抑制在刻蚀导电层PS时异物DST起到掩膜作用而在相当于比较例的栅极间区域R(图24)的位置上残存作为导电层PS的一部分的导电层PSR(图37)。其结果是，可以抑制元件间隔离层LCS上的下侧栅极层G2和控制栅极CG之间的区域短路的产品不良的产生。
此外，在光致抗蚀剂P1(图10)上涂敷水溶性表面剂OS(图11)，使该水溶性表面剂OS的一部分固化(图12)，形成光致抗蚀剂P1R(图13)。其结果是，用于刻蚀的掩膜的开口部的尺寸细微化。该光致抗蚀剂P1与光致抗蚀剂P1C(图29)不同，不具有跨过元件间隔离层LCS上的部分C(图29)。因此，能够跨过整体均匀地涂敷水溶性表面剂OS。因此，如图31所示，能够防止掩膜开口部的端部ER的形状比其中间部大。
此外，利用针对在半导体衬底SB上形成在整个面上的导电层AS(图9)的构图，同时形成选择晶体管ST的下侧栅极层G2和作为存储晶体管MT的下侧的栅极层的浮动栅极FG。与下侧栅极层G2和浮动栅极FG分别形成的情况相比，可简化制造步骤。
此外，利用针对在半导体衬底SB上形成在整个面上的导电层PS、WS(图19A～19C)的构图，同时形成选择晶体管ST的上侧栅极层G1和作为存储晶体管MT的上侧的栅极层的控制栅极CG。由此，与上侧栅极层G1和控制栅极CG分别形成的情况相比，可简化制造步骤。
此外，如图4所示，下侧栅极层G2和上侧栅极层G1直接接触，由此，被电连接。因此，不需要为了电连接下侧栅极层G2和上侧栅极层G1而形成其他的膜。
此外，如图2和图3所示，沿上侧栅极层G1的延伸方向(图中的横向)，下侧栅极层G2和浮动栅极FG的长度尺寸W相同。由此，如图13所示，可利用图形宽度为W的直线性的光致抗蚀剂P1R进行下侧栅极层G2和浮动栅极FG的构图。
此外，如图1所示，在半导体衬底SB上，元件间隔离层LCS沿着与上侧栅极层G1的延伸方向交叉的方向直线状地形成。因此，在元件间隔离层LCS上用于隔离导电层AS的构图中，也可直线状地形成成为掩膜的光致抗蚀剂P1R(图13)。
实施方式2
参考图39，本实施方式的结构与实施方式1的结构相比较，浮动栅极FG的尺寸不同。即，与上侧栅极层G1的延伸方向交叉的方向(图39的横向)的浮动栅极FG的长度尺寸是L2，是比下侧栅极层G2的长度尺寸L1小的尺寸。
选择晶体管ST具有两层栅极在设置在其间的绝缘层上的开口部上接触这样的复杂结构。另一方面，存储晶体管MT具有简单的层叠结构。因此，存储晶体管MT容易比选择晶体管ST细微化，能够使其尺寸比选择晶体管ST小。
并且，由于除此以外的本实施方式的结构与所述实施方式1的结构几乎相同，所以，相同的要素使用相同的符号，并且省略其说明。
根据本实施方式，如图39所示，浮动栅极FG的长度比下侧栅极层G2的长度小。由此，存储晶体管MT小型化。因此，可以使装置的平均单位面积的存储容量变大。
详细地说明并示出了本发明，但是，这仅是示例性的，并不是限定，应该理解为本发明的范围由所附的技术方案来解释。
Claims (8)
1.一种非易失性半导体存储装置，其特征在于，
具有：具有主表面的半导体衬底(SB)；多个存储晶体管(MT)，分别具有在所述主表面上相互层叠而形成的浮动栅极(FG)和控制栅极(CG)；多个选择晶体管(ST)，分别具有在所述主表面上相互层叠而形成的下侧栅极层(G2)和上侧栅极层(G1)，并且，分别与所述多个存储晶体管(MT)的一个一起包含在存储单元(MC)中，
所述下侧栅极层(G2)按照所述多个选择晶体管(ST)中的每一个被隔离，
所述上侧栅极层(G1)由所述多个选择晶体管(ST)共有，并且，电连接到所述多个选择晶体管(ST)的每一个的所述下侧栅极层(G2)。
2.根据权利要求1的非易失性半导体存储装置，其特征在于，
所述下侧栅极层(G2)和所述上侧栅极层(G1)直接接触。
3.根据权利要求1的非易失性半导体存储装置，其特征在于，
沿着所述上侧栅极层(G1)的延伸方向，所述下侧栅极层(G2)和所述浮动栅极的长度相同。
4.根据权利要求1的非易失性半导体存储装置，其特征在于，
沿着与所述上侧栅极层(G1)的延伸方向交叉的方向，所述浮动栅极的长度比所述下侧栅极层(G2)的长度短。
5.根据权利要求1的非易失性半导体存储装置，其特征在于，
在所述半导体衬底(SB)上，还具有沿着与所述上侧栅极层(G1)的延伸方向交叉的方向直线状地形成的元件间隔离层(LCS)。
6.一种具有多个存储单元(MC)的非易失性半导体存储装置的制造方法，具有如下步骤：
在半导体衬底(SB)上形成第一绝缘层(IS)；
在所述第一绝缘层(IS)上形成第一导电层(AS)；
对所述第一导电层(AS)进行构图，以使形成分别跨过形成所述多个存储单元(MC)的区域而延伸的多个带形状；
在所述第一导电层(AS)上形成第二绝缘层(IO)；
在所述第二绝缘层(IO)上使所述第一导电层(AS)的表面露出，并且，形成分别与所述多个带形状交叉的多个开口部(OP)；
以通过所述开口部(OP)与所述第一导电层(AS)电连接并且覆盖所述第二绝缘层(IO)的方式形成第二导电层；
对所述第二导电层(PS)和所述第一导电层(AS)进行构图，以形成包含由所述第二绝缘层(IO)相互电绝缘的所述第一导电层(AS)的一部分和所述第二导电层(PS)的一部分的叠层图形、和沿着所述开口部(OP)形成并且包含在所述开口部(OP)的部分相互电连接的所述第一导电层(AS)的一部分和所述第二导电层(PS)的一部分的叠层图形。
7.根据权利要求6的非易失性半导体存储装置的制造方法，其特征在于，
对所述第一导电层(AS)进行构图的步骤包括形成具有直线状开口部的掩膜(P1R)的步骤。
8.根据权利要求6的非易失性半导体存储装置的制造方法，其特征在于，
对所述第一导电层(AS)进行构图的步骤包括如下步骤：形成抗蚀剂图形(P1)；以填埋所述抗蚀剂图形(P1)的开口部的方式涂敷液态材料(OS)；在与所述抗蚀剂图形(P1)的界面部分使所述液态材料(OS)的一部分固化后，除去所述液态材料(OS)的未固化的部分。
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