CN100474564C - 一种制造集成电路的方法 - Google Patents
一种制造集成电路的方法 Download PDFInfo
- Publication number
- CN100474564C CN100474564C CNB200410064031XA CN200410064031A CN100474564C CN 100474564 C CN100474564 C CN 100474564C CN B200410064031X A CNB200410064031X A CN B200410064031XA CN 200410064031 A CN200410064031 A CN 200410064031A CN 100474564 C CN100474564 C CN 100474564C
- Authority
- CN
- China
- Prior art keywords
- grid
- oxide layer
- layer
- active area
- dielectric layer
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 28
- 238000007667 floating Methods 0.000 claims abstract description 58
- 239000000758 substrate Substances 0.000 claims abstract description 46
- 239000010410 layer Substances 0.000 claims description 230
- 239000011229 interlayer Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 16
- 239000000463 material Substances 0.000 claims description 13
- 230000015572 biosynthetic process Effects 0.000 claims description 11
- 239000000203 mixture Substances 0.000 claims description 11
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 10
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 10
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 9
- 229910044991 metal oxide Inorganic materials 0.000 claims description 9
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 9
- 150000004706 metal oxides Chemical class 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 229910000510 noble metal Inorganic materials 0.000 claims description 7
- 239000010970 precious metal Substances 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 6
- 239000004020 conductor Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 abstract description 5
- 238000003860 storage Methods 0.000 description 54
- 239000004065 semiconductor Substances 0.000 description 20
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 10
- 238000010276 construction Methods 0.000 description 9
- 238000002161 passivation Methods 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 8
- 238000005516 engineering process Methods 0.000 description 7
- 238000003475 lamination Methods 0.000 description 7
- 238000006396 nitration reaction Methods 0.000 description 7
- 239000012535 impurity Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000007789 gas Substances 0.000 description 5
- 229910021332 silicide Inorganic materials 0.000 description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000001259 photo etching Methods 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000011065 in-situ storage Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- LFQSCWFLJHTTHZ-UHFFFAOYSA-N Ethanol Chemical compound CCO LFQSCWFLJHTTHZ-UHFFFAOYSA-N 0.000 description 2
- 239000004642 Polyimide Substances 0.000 description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 2
- 238000000137 annealing Methods 0.000 description 2
- 239000003153 chemical reaction reagent Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- OKZIUSOJQLYFSE-UHFFFAOYSA-N difluoroboron Chemical compound F[B]F OKZIUSOJQLYFSE-UHFFFAOYSA-N 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 229940090044 injection Drugs 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 229910052746 lanthanum Inorganic materials 0.000 description 2
- 229910052745 lead Inorganic materials 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 239000010948 rhodium Substances 0.000 description 2
- 239000005368 silicate glass Substances 0.000 description 2
- 239000010936 titanium Substances 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- 238000003466 welding Methods 0.000 description 2
- 229910052726 zirconium Inorganic materials 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- 229910018921 CoO 3 Inorganic materials 0.000 description 1
- 229910019001 CoSi Inorganic materials 0.000 description 1
- XYFCBTPGUUZFHI-UHFFFAOYSA-N Phosphine Chemical compound P XYFCBTPGUUZFHI-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- 229910004121 SrRuO Inorganic materials 0.000 description 1
- 229910002367 SrTiO Inorganic materials 0.000 description 1
- 229910003071 TaON Inorganic materials 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 1
- GDFCWFBWQUEQIJ-UHFFFAOYSA-N [B].[P] Chemical compound [B].[P] GDFCWFBWQUEQIJ-UHFFFAOYSA-N 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- RBFQJDQYXXHULB-UHFFFAOYSA-N arsane Chemical compound [AsH3] RBFQJDQYXXHULB-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 230000001413 cellular effect Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- MROCJMGDEKINLD-UHFFFAOYSA-N dichlorosilane Chemical compound Cl[SiH2]Cl MROCJMGDEKINLD-UHFFFAOYSA-N 0.000 description 1
- PZPGRFITIJYNEJ-UHFFFAOYSA-N disilane Chemical compound [SiH3][SiH3] PZPGRFITIJYNEJ-UHFFFAOYSA-N 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 229910052741 iridium Inorganic materials 0.000 description 1
- GKOZUEZYRPOHIO-UHFFFAOYSA-N iridium atom Chemical compound [Ir] GKOZUEZYRPOHIO-UHFFFAOYSA-N 0.000 description 1
- 230000008018 melting Effects 0.000 description 1
- 238000002844 melting Methods 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 238000005192 partition Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 230000000717 retained effect Effects 0.000 description 1
- 229910052703 rhodium Inorganic materials 0.000 description 1
- MHOVAHRLVXNVSD-UHFFFAOYSA-N rhodium atom Chemical compound [Rh] MHOVAHRLVXNVSD-UHFFFAOYSA-N 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
- H10B41/42—Simultaneous manufacture of periphery and memory cells
- H10B41/49—Simultaneous manufacture of periphery and memory cells comprising different types of peripheral transistor
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本发明公开了制造集成电路的方法，包括：在衬底中形成多个隔离层，用于定义第一有源区和第二有源区；在衬底上形成通道氧化层；在包括通道氧化层的衬底表面上形成并构图浮置栅极材料，以形成浮置栅极；在包括浮置栅极的衬底表面上形成栅极间介电层，该栅极间介电层包括具有氧化硅层和氮化硅层的组合层；蚀刻第二有源区中的部分栅极间介电层以形成高压晶体管的第一栅极氧化层，该第一栅极氧化层比通道氧化层厚；在包括栅极间介电层和第一栅极氧化层的衬底表面上形成并构图导电材料以形成控制栅极和高压晶体管的第一栅极；在所得结构上形成包括接触孔的层间绝缘层；以及形成可经由该接触孔连接到控制栅极的金属互连。
Description
技术领域
本发明涉及一种非易失性存储装置及其制造方法。更特别地，本发明涉及一种一次可编程(OTP)存储装置以及制造OTP存储装置的方法。
背景技术
非易失性存储装置是即使断电也无法从中擦除数据的装置，其用于根据用户需要，选择性地进行数据编程。OTP存储装置用于在不擦除或添加数据的情况下进行仅一次的数据编程。对OTP存储装置的需求已经提高。
OTP存储装置的单元区域可以具有如图1所示的布局。图2是沿着图1中II-II’线截取的截面图，图3是沿着图1中III-III’线截取的截面图。下面将参照图1至3描述传统OTP存储装置的单元结构及其制造方法。
如图2和3所示，OTP存储装置的单元包括叠置的通道氧化层15、浮置栅极20、介电层40、以及控制栅极50。在其上形成有隔离层5的衬底1上形成通道氧化层15。在衬底1中形成源极区60和漏极区65，使其在控制栅极50下并与其两个侧边相邻。在具有上述层叠结构的OTP存储装置中，当电子受强电场引导并移动穿过厚度约为100
的通道氧化层15时，单元区域的阈值电压变化。因此，OTP存储装置可以执行编程功能。通道氧化层15用作OTP存储装置的栅极氧化层。该标记通道氧化层15源自通道氧化层15中的电子移动。
这种OTP存储装置可以用于辅助各种类型的半导体产品的功能。例如，可以在液晶显示驱动器集成电路(LDI)中嵌入OTP存储装置，从而可以写入各种类型的信息。该处理过程需要在现有的集成电路(IC)中嵌入如图1至3所示的层叠结构中的OTP存储装置的单元，因此较复杂。当使用具有层叠结构的OTP存储装置时，用于完成IC的工艺数增大且IC的制造成本提高。
可以把OTP存储装置与金属氧化物半导体(MOS)晶体管集成到半导体衬底上的一个电路中。为了制造该半导体IC，首先在衬底1上形成厚氧化层、例如MOS晶体管的栅极氧化层。然后，使用光刻工艺，从将要形成OTP存储装置的区域中移除整个厚氧化层或其一部分。其后，在该区域中形成薄的通道氧化层15。顺序沉积并构图用于形成浮置栅极20、介电层40和控制栅极50的材料。然后，向有源区10中注入离子以形成源极区60和漏极区65。
在使用光刻工艺移除整个厚的栅极氧化层或其一部分、以及形成薄的通道氧化层15的过程中，可以在形成和取除光致抗蚀剂的过程中使栅极氧化层曝光于试剂。因此，MOS晶体管的可靠性可能损坏。特别是，MOS晶体管的栅极氧化层可能具有不同厚度，使得MOS晶体管用作高、低压晶体管。
发明内容
根据本发明的实施例，一种一次可编程存储装置，包括用于定义衬底的有源区的隔离层、形成于有源区上的通道氧化层、形成于有源区和隔离层之上的浮置栅极、形成于浮置栅极上的栅极间介电层、以及形成于栅极间介电层上的控制栅极。
可以在与浮置栅极两侧相邻的有源区中形成源极区和漏极区。在有源区之上形成的浮置栅极部分可比在隔离层之上形成的浮置栅极部分窄。控制栅极可形成在浮置栅极之上或可形成为封闭浮置栅极的侧壁。栅极间介电层可包括氮化硅层。栅极间介电层可包括具有氧化硅层和氮化硅层的组合层，或具有氧化硅层、氮化硅层和氧化硅层的组合层。
根据本发明的实施例，一种制造包括一次可编程存储装置和MOS晶体管的集成电路的方法，包括在一次可编程存储装置的单元区域中形成通道氧化层、形成浮置栅极、形成栅极间介电层浮置栅极、以及形成MOS晶体管的栅极氧化层。可以在形成存储装置的控制栅极时形成MOS晶体管的栅极。
根据本发明的实施例，一种制造集成电路的方法，包括：在衬底中形成多个隔离层，用于定义第一有源区和第二有源区；在衬底上形成通道氧化层；在包括通道氧化层的衬底表面上形成并构图浮置栅极材料，以形成浮置栅极；在包括浮置栅极的衬底表面上形成栅极间介电层，该栅极间介电层包括具有氧化硅层和氮化硅层的组合层；蚀刻第二有源区中的部分栅极间介电层以形成高压晶体管的第一栅极氧化层，该第一栅极氧化层比通道氧化层厚；在包括栅极间介电层和第一栅极氧化层的衬底表面上形成并构图导电材料以形成控制栅极和高压晶体管的第一栅极；在所得结构上形成包括接触孔的层间绝缘层；以及形成可经由该接触孔连接到控制栅极的金属互连。
衬底可包括第三有源区。可蚀刻第三有源区中的部分栅极间介电层。可形成低压晶体管的第二栅极氧化层，该第二栅极氧化层的厚度小于或等于通道氧化层的厚度。可在形成并构图导电材料以形成控制栅极和高压晶体管的第一栅极时，在第三有源区中形成低压晶体管的第二栅极。
在形成控制栅极、以及高压晶体管和低压晶体管的栅极后，可在第一有源区、第二有源区和第三有源区的每一个中形成源极区和漏极区。可向衬底的第一有源区中注入离子以调节阈值电压。离子注入可以在隔离层的形成与通道氧化层的形成之间进行。
浮置栅极和控制栅极中的至少一个可由从包括贵金属、贵金属氧化物、导电氧化物的组、或贵金属、贵金属氧化物和导电氧化物的组合形成。
根据本发明的实施例，一种集成电路，包括：存储装置，包括用于定义衬底的有源区的隔离层、形成于有源区上的通道氧化层、形成于有源区和隔离层之上的浮置栅极、形成于浮置栅极上的栅极间介电层、以及形成于栅极间介电层上的控制栅极；第一晶体管，包括第一栅极、插在第一栅极与衬底之间的第一栅极氧化层、以及在与第一栅极两侧相邻的有源区中形成的第一源极区和第一漏极区；以及第二晶体管，包括第二栅极、插在第二栅极与衬底之间的第二栅极氧化层、以及在与第二栅极两侧相邻的有源区中形成的第二源极区和第二漏极区。
该存储装置还可包括在位于控制栅极下和与其两侧相邻的至少其中之一的有源区中形成的源极区和漏极区。第二栅极氧化层可比第一栅极氧化层和通道氧化层薄，而第一栅极氧化层可比通道氧化层和第二栅极氧化层厚。第二栅极氧化层可与通道氧化层厚度相同，而第一栅极氧化层可比通道氧化层和第二栅极氧化层厚。第一栅极和第二栅极可由与控制栅极相同的材料形成。
根据本发明的实施例，一种集成电路，包括：多个隔离层，用于在衬底中定义第一区域、第二区域和第三区域；存储装置，包括形成于第一区域和该多个隔离层中的至少一个隔离层之上的浮置栅极、形成于该浮置栅极上并包括具有氧化硅层和氮化硅层的组合层的栅极间介电层、以及形成于栅极间介电层上的控制栅极；第一晶体管，包括由与控制栅极相同的材料形成的第一栅极、以及在位于第一栅极下和与其两侧相邻的至少其中之一的第二区域中形成的第一源极区和第一漏极区，其中在厚度大于或等于形成于衬底上的通道氧化层的第一栅极氧化层上的衬底的第二区域中形成第一栅极；第二晶体管，包括由与控制栅极相同的材料形成的第二栅极、以及在位于第二栅极下和与其两侧相邻的至少其中之一的第三区域中形成的第二源极区和第二漏极区，其中在比第一栅极氧化层薄的第二栅极氧化层上的衬底的第三区域中形成第二栅极。
在第一区域之上的浮置栅极部分可比该至少一个隔离层之上的浮置栅极部分窄。
附图说明
通过以下结合附图的描述，可以更详细地理解本发明的优选实施例，附图中：
图1是传统的一次可编程存储装置的布局图；
图2是沿着图1的II-II′线截取的截面图；
图3是沿着图1的III-III′线截取的截面图；
图4是根据本发明实施例的一次可编程存储装置的布局图；
图5是沿着图4的V-V′线截取的截面图；
图6是沿着图4的VI-VI′线截取的截面图；
图7是沿着图4的VII-VII′线截取的截面图；
图8是根据本发明实施例的半导体IC的截面图；以及
图9至15是根据本发明实施例，用于说明制造半导体IC的方法的截面图。
具体实施方式
以下将参照附图详细介绍本发明的优选实施例。然而，本发明可以以不同的形式实现，而不应局限于所述实施例。更确切地说，提供这些实施例是为了使公开的内容更透彻和完整，且充分地向本领域技术人员传达本发明的范围。附图中，可以为了清楚而放大元件的形状。为了易于理解，可以的话，用相同的附图标记来表示附图中通用的相同元件。
图4是根据本发明实施例的一次可编程存储装置的布局图。图5是沿着图4的V-V′线截取的截面图。图6是沿着图4的VI-VI′线截取的截面图。图7是沿着图4的VII-VII′线截取的截面图。
参照图4至7，根据本发明实施例的OTP存储装置具有层叠结构，该层叠结构包括通道氧化层115a、浮置栅极120a、栅极间介电层140a、以及控制栅极150a。该层叠结构划分为区域A中的晶体管和区域B中的晶体管。
参照图4，有源区110之上的部分浮置栅极120a比隔离层105之上的部分浮置栅极120a窄。因此，浮置栅极120a是T型的。为方便起见，称浮置栅极120a窄的部分为“腿部”，而称浮置栅极120a宽的部分为“头部”。在浮置栅极120a的头部之上沉积控制栅极150a。
如图4和5中所示，OTP存储装置包括限定半导体衬底100的有源区110的隔离层105。在有源区110之上形成通道氧化层115a，并在隔离层105之上形成控制栅极150a。在浮置栅极120a与控制栅极150a之间插入栅极间介电层140a。浮置栅极120a与控制栅极150a重叠并延伸到有源区110。换言之，在隔离层105之上形成浮置栅极120a的头部，并在有源区110之上形成浮置栅极120a的腿部。如图4和6中所示，在浮置栅极120腿部下面并与浮置栅极120腿部两侧交界的有源区110中形成源极区160和漏极区162。可以分别在源极区160和漏极区162上形成触点183和184来为源极区160和漏极区162提供电力。
栅极间介电层140a可以包括氮化硅层。例如，可以由氧化硅层和氮化硅层的氮化物氧化物(ON)组合层、或者氧化硅层、氮化硅层和氧化硅层的氧化物-氮化物-氧化物(ONO)组合层形成栅极间介电层140a。可以由掺杂多晶硅层形成浮置栅极120a和控制栅极150a。还可以由介电常数高达ONO组合层介电常数数倍或数百倍的材料来形成栅极间介电层140a。例如，可以由诸如Ta2O5、TaON、Al2O3的金属氧化物，诸如(Ba，Sr)TiO3(BST)、SrTiO3、BaTiO3或(Pb，Zr)TiO3(PZT)的钙钛矿结构材料，或诸如(Pb，La，Zr)TiO3(PLZT)的高介电常数材料来形成栅极间介电层140a。在此情况下，浮置栅极120a和控制栅极150中的至少一个可以由贵金属、贵金属氧化物、导电氧化物或者贵金属、贵金属氧化物和导电氧化物的组合物形成。例如，贵金属可以是铂(Pt)、钌(Ru)、铱(Ir)、铑(Rh)等，贵金属氧化物可以是PtO，RuO2或IrO2，导电氧化物可以是(La，Sr)CoO3、TiN、BaSrRuO3或SrRuO3。
可以使用高压化学气相沉积(HPCVD)或等离子CVD在中间结构上利用磷硅酸盐玻璃(PSG)、硼磷硅酸盐玻璃(BPSG)或未掺杂硅酸盐玻璃(USG)形成层间绝缘层170来覆盖控制栅极150a。在层间绝缘层170中形成触点181来为控制栅极150a提供电力。控制栅极150a经由触点181连接于金属互连180。在所得结构上形成钝化层190来覆盖金属互连180。
在本实施例中，仅在浮置栅极120a头部之上沉积控制栅极150a。或者，控制栅极150a可以从浮置栅极120a头部延伸到隔离层105之上从而环绕浮置栅极120a头部的侧壁。用此结构，可以从浮置栅极120a的头部到控制栅极150a的延伸部分形成触点181，从而防止在蚀刻层间绝缘层170以形成接触孔的过程中破坏单元特性。
钝化层190可以包括绝缘体，例如，氧化层192、氮化层194、或氧化层192和氮化层194的叠层。金属互连180可以经由形成于钝化层190中的焊垫开口区域(未示出)与外部导电材料相连接，例如焊接引线、凸缘或导线。可以为钝化层190涂覆聚酰亚胺等，以防止单元特性的破坏。
图6是沿着图4的VI-VI′线截取的截面图，即图4中区域A的截面图。参照图6，在浮置栅极120a下面并与浮置栅极120a两侧交界的有源区110中插入源极区160和漏极区162。因此，浮置栅极120a、源极区160和漏极区162形成晶体管。
图7是沿着VII-VII′线截取的截面图，即图4中区域B的截面图。参照图7，在浮置栅极120a上形成栅极间介电层140a和控制栅极150a从而形成电容器。控制栅极150a与层间绝缘层170中的金属互连180相连接。因此，对于上述结构可以称根据本发明实施例的OTP存储装置为“扩展电容器”。
现有电容器可以具有多晶硅、电介质和多晶硅的层叠结构、或金属、电介质和金属的层叠结构，而且已经使用于其中将要嵌入OTP存储装置的半导体产品中。在此情况下，可以将现有电容器的下层用作浮置栅极，并将扩展电容器的上层用作控制栅极。换言之，现有电容器结构可以用作OTP存储装置。因此，在OTP存储装置中不需要光刻工艺来形成控制栅极。
图8是其中嵌入了具有图4至7所示结构的OTP存储装置的半导体IC的截面图。在本实施例中，在半导体衬底上的电路中集成有OTP存储装置、高压MOS晶体管、及电压MOS晶体管。OTP存储装置包括双层栅极，即浮置栅极和控制栅极。每个高压MOS晶体管和低压MOS晶体管都包括单层栅极。图8中，其中要形成OTP存储装置的部分定义为第一区域，其中要形成高压MOS晶体管的部分定义为第二区域，且其中要形成低压MOS晶体管的部分定义为第三区域。
首先，在第一区域中形成类似结合图4至7所述的OTP装置的OTP存储装置。
在第二区域中，在高压MOS晶体管的栅极150b与半导体衬底100之间插入相对较厚的第一栅极氧化层122。在栅极150b下面和与其两侧相邻的有源区内形成源极区164和漏极区165。可以在第一栅极氧化层122和栅极150b的侧壁上形成栅极间隔(未示出)。由于栅极间隔，源极区164和漏极区165可以具有轻杂质漏极(LDD)或者双扩散漏极(DDD)。
在第三区域中，在低压MOS晶体管的栅极150c与半导体衬底100之间插入相对薄的第二栅极氧化层124。在栅极150c下面和与其两侧相邻的有源区内形成源极区166和漏极区167。可以在第二栅极氧化层124和栅极150c的侧壁上形成栅极间隔(未示出)。使用该栅极间隔时，源极区166和漏极区167可以具有LDD结构或DDD结构。
在OTP存储装置及高压和低压MOS晶体管的栅极150b和150c上形成层间绝缘层170。在层间绝缘层170中形成触点185和186从而分别为高压MOS晶体管的源极区164和漏极区165提供电力。还在层间绝缘层170中形成触点187和188从而分别为源极区166和漏极区167提供电力。触点185、186、187和188与金属互连180连接。在层间绝缘层170上形成钝化层190来覆盖金属互连180。如上所述，可以由氧化层192和氮化层194的叠层来形成钝化层190。
第二栅极氧化层124可以比通道氧化层115a薄。第一栅极氧化层122可以比通道氧化层115a和第二栅极氧化层124都要厚。可以使用与控制栅极150a相同的材料形成栅极150b和150c。第二栅极氧化层124还可以具有与通道氧化层115a相同的厚度。第一栅极氧化层122可以比通道氧化层115a和第二栅极氧化层124厚。当第二栅极氧化层具有与通道氧化层相同的厚度时，可以使用与控制栅极150a相同的材料形成栅极150b和150c。
可以使用以下根据本发明实施例的制造方法制造具有上述结构的半导体IC。独立地形成通道氧化层115a、第一栅极氧化层122与第二栅极氧化层124。因此，可以防止栅极氧化层的破坏。
下面将参照图9至15来解释如图8所示的半导体IC制造方法。如图8、图9至15所示，其中要形成OTP存储装置的部分定义为第一区域，其中要形成高压MOS晶体管的部分定义为第二区域，且其中要形成低压MOS晶体管的部分定义为第三区域。
参照图9，用浅沟槽隔离(STI)在半导体衬底100中形成隔离层105来定义第一、第二和第三区域。此处，该半导体衬底100可以是硅衬底或硅覆绝缘体(SOI)衬底。可以用适用于半导体IC集成密度和特性的隔离方法形成隔离层105。例如，可以用STI在半导体衬底100的第一、第二和第三区域中形成沟槽。该沟槽可以填充以绝缘体，而且OTP存储装置、高压MOS晶体管和低压MOS晶体管可以彼此绝缘。可选地，可以使用硅局部氧化(LOCOS)或LOCOS和STI的组合形成隔离层105。
用隔离层105和额外的离子注入掩模进行离子注入以形成P阱和N阱。可以进行另外的离子注入以调节n沟道MOS(NMOS)和p沟道MOS(PMOS)晶体管的阈值电压。为了调节NMOS晶体管的阈值电压，可以向其中将要形成NMOS晶体管和OTP存储装置的区域中以期望密度将硼(B)离子注入至期望深度。为了调整PMOS晶体管的阈值电压，可以向其中将要形成PMOS晶体管的区域中以期望密度将二氟化硼(BF2)和砷(As)注入至期望深度。本领域技术人员熟知的、用于调节NMOS晶体管阈值电压的离子注入工艺可用来调整NMOS晶体管和OTP存储装置的阈值电压。
其后，在半导体衬底100上形成通道氧化层115。使通道氧化层115形成约为80至
的厚度，例如，形成
的厚度。可以通过用热氧化半导体衬底100来形成通道氧化层115，或者用原子层沉积法(ALD)沉积通道氧化层115。可以通过沉积使用低压CVD(LPCVD)的中间温度氧化物(MTO)然后退火MTO来形成通道氧化层115。退火有助于解决缺陷从而提高漏电电流特性和MTO的可靠性。优选通过上述三种方法中的一种形成氧化层，该氧化层具有诸如低缺陷密度、高交界面、有效率杂质阻挡等特性。该氧化层可以用作第一区域中的通道氧化层115a。另外，如图8中所示，在低压MOS晶体管的第二栅极氧化层124具有与通道氧化层115a相同的厚度的情况下，不去除第三区域中的部分通道氧化层115，使得该通道氧化层115的剩余部分可以用作第二栅极氧化层124。
其后，在半导体衬底100的整个表面上形成第一导电层120。可以通过形成多晶硅层，然后在该多晶硅层中掺杂磷(P)来形成第一导电层120。第一导电层120还可以是原位掺杂多晶硅层。可以用LPCVD以约为500℃至700℃的温度沉积该多晶硅层。当形成该原位掺杂多晶硅层时，可以通过将杂质源气体的流速调节到硅源气体的流速来调节原位掺杂多晶硅层的杂质掺杂密度。例如，该杂质掺杂密度可以高于1019cm-3。硅源气体可以是诸如甲硅烷、乙硅烷、丙硅烷、二氯甲硅烷等硅烷族气体。杂质源气体可以是磷化氢(PH3)或砷化三氢(AsH3)。第一导电层120厚度约为1000至
优选约为
参照图10，在第一导电层120上形成具有开口的光致抗蚀剂图形(未示出)。用蚀刻掩模蚀刻光致抗蚀剂图形来构图第一导电层120。此构图过程导致在第一区域中形成浮置栅极120a。可使用浮置栅极120a作为掩模构图通道氧化层115，仅在第一区域保留通道氧化层115从而形成通道氧化层115a。若不构图通道氧化层115，该通道氧化层将保留在半导体衬底100的整个表面上。如图10所示，在衬底100(包括通道氧化层115a和浮置栅极120a)上形成的介电层140。介电层140可以是氧化层、氮化层或氧化层与氮化层的叠层，例如ON层或ONO层。使介电层140形成约为50至
的厚度。通过热氧化的预处理得到的材料，可由氧化物形成介电层140。优选由ON层形成介电层140，例如，通过层叠厚度约为
的氧化层和厚度约为的氮化层。为了形成ON层，在其上形成了浮置栅极120a的半导体衬底100的整个表面上用LPCVD沉积MTO。接着，退火或热氧化该MTO以形成氧化层。其后，用CVD形成氮化硅层。为了形成ONO层，通过氧化其上形成了ON层的衬底表面来形成上氧化层。当形成高压MOS晶体管和低压MOS晶体管的栅极氧化层时可以进行这些处理。
参照图11，用掩模(未示出)有选择性地蚀刻第二区域，即其中要形成高压MOS晶体管的区域中的介电层140来暴露半导体衬底100。接着，进行热氧化来形成第一栅极氧化层122。可选地，可以用CVD或ALD形成第一栅极氧化层122。可以根据高压MOS晶体管的电压来确定第一栅极氧化层122的厚度。可以使第一栅极氧化层122形成约为500至
的厚度，优选约为
的厚度。当去除介电层140以暴露第二区域中的部分半导体衬底100时，部分介电层140剩余在第一区域中。称介电层140的剩余部分为“栅极间介电层”并用附图标记140a表示。附图标记140b表示介电层140剩余在第三区域中的部分。
参照图12，用暴露半导体衬底的掩模(未示出)选择性地蚀刻在第三区域，即其中要形成低压MOS晶体管的区域中的介电层140b。接着，形成热氧化层来用作第二栅极氧化层124。如第一栅极氧化层122，可以用CVD或ALD形成第二栅极氧化层124。可以根据低压MOS晶体管的电压来确定第二栅极氧化层124的厚度。可以使第二栅极氧化层124形成约为30至
的厚度，优选约为
的厚度。
如果把介电层140b用作栅极氧化层，则不需要额外的工艺来形成第二栅极氧化层124。另外，当第二栅极氧化层124具有与通道氧化物层115相同的厚度时，在形成浮置栅极120a时，部分通道氧化层115可以剩余在第三区域中，并因此不需要额外的工艺来形成第二栅极氧化层124。
参照图13，在其上形成了栅极间介电层140b、第一栅极氧化层122和第二栅极氧化层124的半导体衬底100整个表面上形成第二导电层150。可以用与形成浮置栅极120a相同的方法来形成第二导电层150。换言之，第二导电层150可以是厚度约为1000至
的单层多晶硅层或厚度约为1500至
的多晶硅层和硅化物层的双层。例如，可以由硅化钴(CoSix)、硅化钨(WSix)或硅化钛(TiSix)形成硅化物层。
参照图14，构图第二导电层150以形成控制栅极150a、高压MOS晶体管的栅极150b(第一栅极)、以及低压MOS晶体管的栅极150c(第二栅极)。在此构图过程中，还可以构图栅极间介电层140a。其后，形成OTP存储单元、高压MOS晶体管和低压MOS晶体管的源极区和漏极区。在图14中未示出OTP存储单元的源极区和漏极区。分别由附图标记164和165来表示高压MOS晶体管的源极区和漏极区。分别用附图标记166和167来表示低压MOS晶体管的源极区和漏极区。OTP存储装置的源极区和漏极区，以及低压MOS晶体管和高压MOS晶体管的源极区和漏极区164、165、166和167都可具有LDD结构或DDD结构。
如图15所示，形成层间绝缘层170。可以用各种方法形成层间绝缘层170。层间绝缘层170可以是使用等离子体增强CVD(PE-CVD)、等离子体增强四乙基原硅酸酯(PE-TEOS)、高密度等离子体(HDP)、高压CVD(HPCVD)和低压CVD(LPCVD)形成的单层。层间绝缘层170还可以是使用PE-CVD、PE-TEOS、HDP、HPCVD和LPCVD的叠层。如果必要，可以连同PE-CVD、PE-TEOS、HDP、HPCVD和/或LPCVD一起进行使用回蚀或化学机械研磨(CMP)的平整化方法从而平整化层间绝缘层170的表面。优选该些层分别使用HDP和PE-TEOS，然后层叠以具有约为
的厚度。接着，使用CMP平整化该叠层使得在控制栅极150a上剩余厚度约为
的氧化层。
形成层间绝缘层170之后，用光刻方法在层间绝缘层170中形成接触孔来暴露高压MOS晶体管的源极区和漏极区164和165、低压MOS晶体管的源极区和漏极区166和167、以及OTP存储装置的控制栅极150a、源极区和漏极区(未示出)。接触孔充以导电材料以形成触点181、185、186、187和188。形成金属互连180来分别经由触点181、185、186、187和188连接到OTP存储装置的控制栅极150a、源极区和漏极区164和165、以及源极区和漏极区166和167。为了减少触点181、185、186、187和188的电阻，金属互连180可以包括厚度约为50至
(优选为
)的钛(Ti)、厚度约为4000至
的铝(Al)、以及厚度约为100至
(优选为)的氮化钛(TiN)的层叠。金属互连180可以是由诸如钨的高熔点温度类型金属形成的单层、由硅化物或铜形成的单层、或钨与硅化物或铜的组合层。
金属互连180可以包括多层。在此情况下，多层之间的层间绝缘层可以是使用PE-CVD、PE-TEOS、HDP、HPCVD、LPCVD，或者涂覆有机醇覆玻璃(SOG)或无机SOG形成的单层。该多层的层间绝缘层还可以是用PE-CVD、PE-TEOS、HDP、HPCVD、LPCVD、以及涂覆有机醇覆玻璃(SOG)或无机SOG形成的叠层。可以用回蚀或CMP来平整化单层或叠层，然后可以形成接触孔和金属互连。
其后，为了保护半导体IC不受外部影响，形成钝化层190。形成接触窗口(未示出)来与外部互连连接。钝化层190可以是氧化层192与氮化层194的组合层。可以在钝化层190上额外形成聚酰亚胺层。
如上所述，根据本发明实施例的OTP存储装置可以包括扩展电容器结构。可以在电路中集成该OTP存储装置和MOS晶体管。在IC中，可以独立地控制OTP存储装置的通道氧化层厚度以及MOS晶体管中栅极氧化层的厚度。可以提高MOS晶体管栅极氧化层的可靠性。特别是，即使在MOS晶体管栅极氧化层具有不同厚度时，也可以防止破坏栅极氧化层的可靠性。
此外，可以连同其它类型装置一起使用制造其它类型装置的工艺制造该OTP存储装置。因此，可以减少用于制造OTP存储装置的额外工艺过程。可以将OTP存储装置制造为LDI的扩展电容器等，而且可以简化用于制造OTP存储装置的工艺，以及降低制造OTP存储装置的成本。此外，在IC中，OTP存储装置有助于减少由于具有不同厚度的MOS晶体管的栅极氧化层的化学试剂引起的破坏。因此，可以提高IC的可靠性和特性。
尽管已在此参照附图描述了典型实施例，但应理解，本发明并不局限于那些具体的实施例，本领域的技术人员可以在不脱离本发明的精神和范围的情况下进行各种其它的变化和改动。所有这些变化和改动都包括在由所附权利要求所定义的发明范围内。
Claims (4)
1.一种制造集成电路的方法，包括：
在衬底中形成多个隔离层，用于定义第一有源区、第二有源区和第三有源区；
在衬底上形成通道氧化层；
在包括通道氧化层的衬底表面上形成并构图浮置栅极材料，以形成浮置栅极；
在包括浮置栅极的衬底表面上形成栅极间介电层，该栅极间介电层包括具有氧化硅层和氮化硅层的组合层；
蚀刻第二有源区中的部分栅极间介电层以形成高压晶体管的第一栅极氧化层，该第一栅极氧化层比通道氧化层厚，其中形成低压晶体管的第二栅极氧化层的第三有源区中的部分栅极间介电层未被蚀刻且保持堆积；
在包括栅极间介电层、第一栅极氧化层和第二栅极氧化层的衬底表面上形成并构图导电材料以形成控制栅极、高压晶体管的第一栅极和低压晶体管的第二栅极；
在所得结构上形成包括接触孔的层间绝缘层；以及
形成可经由该接触孔连接到控制栅极的金属互连。
2.根据权利要求1所述的方法，还包括在第一有源区、第二有源区和第三有源区的每一个中形成源极区和漏极区。
3.根据权利要求1所述的方法，还包括向衬底的第一有源区中注入离子以调节阈值电压。
4.根据权利要求1所述的方法，其中浮置栅极和控制栅极中的至少一个由从包括贵金属、贵金属氧化物、导电氧化物的组、以及贵金属、贵金属氧化物和导电氧化物的组合构成的组中选取的材料形成。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR33346/2003 | 2003-05-26 | ||
| KR33346/03 | 2003-05-26 | ||
| KR10-2003-0033346A KR100518577B1 (ko) | 2003-05-26 | 2003-05-26 | 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN1574367A CN1574367A (zh) | 2005-02-02 |
| CN100474564C true CN100474564C (zh) | 2009-04-01 |
Family
ID=33448247
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CNB200410064031XA Expired - Fee Related CN100474564C (zh) | 2003-05-26 | 2004-05-26 | 一种制造集成电路的方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US7259419B2 (zh) |
| JP (1) | JP2004356631A (zh) |
| KR (1) | KR100518577B1 (zh) |
| CN (1) | CN100474564C (zh) |
| DE (1) | DE102004025974B4 (zh) |
Families Citing this family (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100518577B1 (ko) * | 2003-05-26 | 2005-10-04 | 삼성전자주식회사 | 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법 |
| KR100634167B1 (ko) * | 2004-02-06 | 2006-10-16 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| JP2006019515A (ja) * | 2004-07-01 | 2006-01-19 | Renesas Technology Corp | 半導体装置の製造方法 |
| US20060055065A1 (en) * | 2004-09-10 | 2006-03-16 | Taiwan Semiconductor Manufacturing Company, Ltd. | HV-MOS and mixed-signal circuit structure with low-k interconnection |
| JP4583878B2 (ja) * | 2004-10-29 | 2010-11-17 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP4753413B2 (ja) | 2005-03-02 | 2011-08-24 | 三洋電機株式会社 | 不揮発性半導体記憶装置及びその製造方法 |
| JP2006339501A (ja) * | 2005-06-03 | 2006-12-14 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US7372098B2 (en) * | 2005-06-16 | 2008-05-13 | Micron Technology, Inc. | Low power flash memory devices |
| KR100667215B1 (ko) * | 2005-12-12 | 2007-01-12 | 충북대학교 산학협력단 | 단일 폴리 이이피롬 및 그 제조 방법 |
| JP4768427B2 (ja) * | 2005-12-12 | 2011-09-07 | 株式会社東芝 | 半導体記憶装置 |
| CN101326635B (zh) * | 2005-12-14 | 2010-08-18 | 富士通微电子株式会社 | 半导体器件及其制造方法 |
| JP4719035B2 (ja) * | 2006-03-13 | 2011-07-06 | 株式会社東芝 | 不揮発性半導体メモリ装置及びその製造方法 |
| US7994564B2 (en) * | 2006-11-20 | 2011-08-09 | Taiwan Semiconductor Manufacturing Company, Ltd. | Non-volatile memory cells formed in back-end-of line processes |
| US7535758B2 (en) * | 2007-02-06 | 2009-05-19 | Maxim Integrated Products, Inc. | One or multiple-times programmable device |
| US7439134B1 (en) * | 2007-04-20 | 2008-10-21 | Freescale Semiconductor, Inc. | Method for process integration of non-volatile memory cell transistors with transistors of another type |
| US7719048B1 (en) * | 2007-04-26 | 2010-05-18 | National Semiconductor Corporation | Heating element for enhanced E2PROM |
| KR100874927B1 (ko) | 2007-07-09 | 2008-12-19 | 삼성전자주식회사 | 비휘발성 메모리 소자 및 그 제조방법 |
| KR101498170B1 (ko) | 2008-11-04 | 2015-03-05 | 삼성전자주식회사 | 반도체 기억 장치 및 그의 제조 방법 |
| JP2010129620A (ja) * | 2008-11-26 | 2010-06-10 | Sharp Corp | 不揮発性半導体記憶装置 |
| CN102054843B (zh) * | 2009-11-09 | 2012-10-03 | 上海华虹Nec电子有限公司 | Otp器件的单元结构及其制造方法 |
| KR20120117127A (ko) * | 2011-04-14 | 2012-10-24 | 삼성전자주식회사 | 소자 분리막 구조물 및 그 형성 방법 |
| US8658495B2 (en) * | 2012-03-08 | 2014-02-25 | Ememory Technology Inc. | Method of fabricating erasable programmable single-poly nonvolatile memory |
| US9691776B2 (en) | 2013-06-13 | 2017-06-27 | SK Hynix Inc. | Nonvolatile memory device |
| KR102109462B1 (ko) * | 2013-06-13 | 2020-05-12 | 에스케이하이닉스 주식회사 | 비휘발성 메모리 장치 및 그 제조방법 |
| CN104600073B (zh) * | 2013-10-30 | 2017-06-06 | 上海华虹宏力半导体制造有限公司 | Otp器件及制造方法 |
| CN104576648B (zh) * | 2014-08-19 | 2017-03-29 | 上海华虹宏力半导体制造有限公司 | Otp器件及其制造方法 |
| CN104952734B (zh) * | 2015-07-16 | 2020-01-24 | 矽力杰半导体技术(杭州)有限公司 | 半导体结构及其制造方法 |
| US11856801B2 (en) * | 2020-06-16 | 2023-12-26 | Taiwan Semiconductor Manufacturing Company Limited | Threshold voltage-modulated memory device using variable-capacitance and methods of forming the same |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3906296A (en) * | 1969-08-11 | 1975-09-16 | Nasa | Stored charge transistor |
| IT1191561B (it) * | 1986-06-03 | 1988-03-23 | Sgs Microelettrica Spa | Dispositivo di memoria non labile a semiconduttore con porta non connessa (floating gate) alterabile elettricamente |
| KR960012303B1 (ko) * | 1992-08-18 | 1996-09-18 | 삼성전자 주식회사 | 불휘발성 반도체메모리장치 및 그 제조방법 |
| JP3505758B2 (ja) * | 1993-12-28 | 2004-03-15 | ローム株式会社 | 不揮発性半導体メモリ |
| US5554545A (en) * | 1994-09-01 | 1996-09-10 | United Microelectronics Corporation | Method of forming neuron mosfet with different interpolysilicon oxide thickness |
| US5898613A (en) * | 1996-07-24 | 1999-04-27 | California Institute Of Technology | pMOS analog EEPROM cell |
| US6475846B1 (en) * | 1995-05-18 | 2002-11-05 | Texas Instruments Incorporated | Method of making floating-gate memory-cell array with digital logic transistors |
| US5576233A (en) * | 1995-06-21 | 1996-11-19 | Texas Instruments Incorporated | Method for making an EEPROM with thermal oxide isolated floating gate |
| DE19531629C1 (de) | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| KR100199382B1 (ko) * | 1996-06-27 | 1999-06-15 | 김영환 | 플래쉬 메모리 소자의 제조방법 |
| US5866455A (en) * | 1997-10-20 | 1999-02-02 | Texas Instruments - Acer Incorporated | Method for forming a dram cell with a multiple pillar-shaped capacitor |
| JP3149937B2 (ja) * | 1997-12-08 | 2001-03-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6023085A (en) * | 1997-12-18 | 2000-02-08 | Advanced Micro Devices, Inc. | Core cell structure and corresponding process for NAND-type high performance flash memory device |
| KR100270958B1 (ko) * | 1998-07-10 | 2000-11-01 | 윤종용 | 비휘발성 반도체 소자 및 그 제조방법 |
| US6339000B1 (en) * | 1998-09-25 | 2002-01-15 | Conexant Systems, Inc. | Method for fabricating interpoly dielectrics in non-volatile stacked-gate memory structures |
| EP1058309A1 (en) | 1999-06-04 | 2000-12-06 | STMicroelectronics S.r.l. | Process for manufacturing electronic devices comprising nonvolatile memory cells with dimensional control of the floating gate regions |
| DE19983274B4 (de) * | 1999-04-01 | 2004-10-28 | Asahi Kasei Microsystems Co., Ltd. | Verfahren zum Herstellen eines nichtflüchtigen Halbleiterspeicherbauteils |
| US6255122B1 (en) | 1999-04-27 | 2001-07-03 | International Business Machines Corporation | Amorphous dielectric capacitors on silicon |
| JP2001007227A (ja) * | 1999-06-23 | 2001-01-12 | Seiko Epson Corp | 不揮発性半導体記憶装置 |
| US6130168A (en) | 1999-07-08 | 2000-10-10 | Taiwan Semiconductor Manufacturing Company | Using ONO as hard mask to reduce STI oxide loss on low voltage device in flash or EPROM process |
| JP4484984B2 (ja) | 1999-07-30 | 2010-06-16 | 富士通マイクロエレクトロニクス株式会社 | 半導体記憶装置の製造方法 |
| US6841821B2 (en) * | 1999-10-07 | 2005-01-11 | Monolithic System Technology, Inc. | Non-volatile memory cell fabricated with slight modification to a conventional logic process and methods of operating same |
| US6329240B1 (en) | 1999-10-07 | 2001-12-11 | Monolithic System Technology, Inc. | Non-volatile memory cell and methods of fabricating and operating same |
| KR20010102269A (ko) * | 1999-12-21 | 2001-11-15 | 롤페스 요하네스 게라투스 알베르투스 | 하나의 기판 상에 적어도 하나의 메모리 셀과 적어도하나의 로직 트랜지스터를 제조하는 방법 및 하나의 기판상에 적어도 하나의 메모리 셀과 적어도 하나의 고전압트랜지스터를 제조하는 방법 및 반도체 장치 |
| EP1139419A1 (en) | 2000-03-29 | 2001-10-04 | STMicroelectronics S.r.l. | Method of manufacturing an electrically programmable, non-volatile memory with logic circuitry |
| JP4078014B2 (ja) | 2000-05-26 | 2008-04-23 | 株式会社ルネサステクノロジ | 不揮発性半導体記憶装置及びその製造方法 |
| US6958269B2 (en) * | 2002-06-24 | 2005-10-25 | Texas Instruments Incorporated | Memory device with reduced cell size |
| KR100518577B1 (ko) * | 2003-05-26 | 2005-10-04 | 삼성전자주식회사 | 원 타임 프로그래머블 메모리 소자 및 이를 포함하는반도체 집적회로와 그 제조방법 |
-
2003
- 2003-05-26 KR KR10-2003-0033346A patent/KR100518577B1/ko not_active IP Right Cessation
-
2004
- 2004-03-12 US US10/799,201 patent/US7259419B2/en not_active Expired - Fee Related
- 2004-05-18 DE DE102004025974A patent/DE102004025974B4/de not_active Expired - Fee Related
- 2004-05-26 JP JP2004156766A patent/JP2004356631A/ja not_active Withdrawn
- 2004-05-26 CN CNB200410064031XA patent/CN100474564C/zh not_active Expired - Fee Related
-
2007
- 2007-05-07 US US11/745,052 patent/US7642592B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US20040238873A1 (en) | 2004-12-02 |
| JP2004356631A (ja) | 2004-12-16 |
| KR100518577B1 (ko) | 2005-10-04 |
| DE102004025974B4 (de) | 2006-08-17 |
| US7642592B2 (en) | 2010-01-05 |
| KR20040101657A (ko) | 2004-12-03 |
| US20070290252A1 (en) | 2007-12-20 |
| US7259419B2 (en) | 2007-08-21 |
| DE102004025974A1 (de) | 2005-04-07 |
| CN1574367A (zh) | 2005-02-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN100474564C (zh) | 一种制造集成电路的方法 | |
| US8143663B2 (en) | Non-volatile memory device having selection gates formed on the sidewalls of dielectric layers | |
| JP3586072B2 (ja) | 不揮発性半導体記憶装置 | |
| US6413821B1 (en) | Method of fabricating semiconductor device including nonvolatile memory and peripheral circuit | |
| CN101051652B (zh) | 半导体器件及其制造方法 | |
| US9305996B2 (en) | Semiconductor device | |
| JPH1117124A (ja) | 半導体装置およびその製造方法 | |
| US6351008B1 (en) | Method for manufacturing electronic devices having non-volatile memory cells and LV transistors with salicided junctions | |
| WO2007083366A1 (ja) | 半導体装置、半導体ウエハ構造、及び半導体ウエハ構造の製造方法 | |
| US20060131637A1 (en) | Bit line structure and production method thereof | |
| US20020096703A1 (en) | Vertically integrated flash eeprom for greater density and lower cost | |
| JP2000228509A (ja) | 半導体装置 | |
| KR100722787B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JP3389112B2 (ja) | 不揮発性半導体記憶装置及びその製造方法 | |
| JP2002151657A (ja) | 誘電体素子およびその製造方法 | |
| JPH021988A (ja) | 電気的にプログラム可能なメモリ・セル | |
| US6700147B1 (en) | Semiconductor device and method of manufacturing the same | |
| US20060170030A1 (en) | Semiconductor device | |
| CN101170114A (zh) | 非易失性半导体存储装置及其制造方法 | |
| KR101060766B1 (ko) | 비휘발성 메모리 소자의 제조방법 | |
| EP1017088B1 (en) | Selective silicidation process in non-volatile semiconductor memory devices | |
| JP2003023117A (ja) | 半導体集積回路装置の製造方法 | |
| JPH1154636A (ja) | 半導体集積回路装置およびその製造方法 | |
| JP2000031395A (ja) | 半導体装置とその製造方法 | |
| US20050009209A1 (en) | Process for selectively sealing ferroelectric capactive elements incorporated in semiconductor integrated non-volatile memory cells |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20090401 |
|
| CF01 | Termination of patent right due to non-payment of annual fee |