JPH0837285A

JPH0837285A - 不揮発性半導体メモリ装置

Info

Publication number: JPH0837285A
Application number: JP6170787A
Authority: JP
Inventors: Hiroshi Goto; 寛後藤; Makoto Morioka; 誠森岡; Nobuyoshi Takeuchi; 信善竹内
Original assignee: NKK Corp; Nippon Kokan Ltd
Current assignee: JFE Engineering Corp
Priority date: 1994-07-22
Filing date: 1994-07-22
Publication date: 1996-02-06

Abstract

(57)【要約】（修正有）【目的】ソース／ドレイン領域を浮遊ゲートに自己整合
的に形成した不揮発性半導体メモリ装置及びその製造方
法を提供する。【構成】素子分離溝２２にほぼ平行なパターンをもつ隣
接した拡散孔１７ａから、電気的に不活性な不純物をイ
オン注入して、横方向の拡散を強化したドレイン領域１
７を形成する。つぎにこれをゲート酸化膜（熱酸化膜）
で覆い、その上に容量性絶縁膜１４で覆われた浮遊ゲー
ト１５を形成する。浮遊ゲート１５は制御ゲート１３に
より自己整合的に形成される。これら全体を覆う層間絶
縁膜１２上にＡｌで主ビット線１１を形成する。【効果】このように製作したメモリセルＭ_１，Ｍ_２，…
は浮遊ゲート・制御ゲート間の容量を大きく設定できる
ので浮遊ゲートの実効印加電圧が大きくなり、メモリセ
ルの微細化や動作電圧の低電圧化が容易になる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電気的に消去、書込み
が可能な不揮発性半導体メモリ装置、及びその製造方法
に関し、殊に、自己整合と横方向拡散利用することによ
って形成され、安定した印加電圧を発生し得る不揮発性
半導体装置及びその製造方法に係るものである。

【０００２】

【従来の技術】周知のように、電気的に書込み、紫外線
消去する型の不揮発性半導体メモリ装置（ＥＰＲＯＭ）
や電気的に書込み・消去が可能な不揮発性半導体メモリ
（ＥＥＰＲＯＭ）、或いはフラッシュＥＥＰＲＯＭ（以
下、ＥＰＲＯＭも含めて不揮発性半導体メモリ装置と称
する）は、類似する構造を有しており、一般にそれらの
製造方法は、ゲート酸化膜やフローティング（浮遊）ゲ
ートとなるポリＳｉ層等によって自己整合的にソース／
ドレイン拡散層が製造されている。そして、不揮発性半
導体メモリは、その用途からくる要請によりメモリ容量
の増大、即ち高集積化が進められていることも良く知ら
れている。

【０００３】他方、特開平３−３４５７７の従来例が図
１５に示されているように制御ゲートに与える電圧を小
さくして効率良く浮遊ゲートに書込みを行うには、制御
ゲート−浮遊ゲート間の結合容量Ｃcf、と浮遊ゲートに
係る容量Ｃｆの比が問題となる。浮遊ゲートに係る容量
Ｃｆは、基板と浮遊ゲートの間の容量Ｃfh、浮遊ゲート
とソース／ドレインの間の容量Ｃfs，Ｃfdの三者の和、
Ｃｆ＝Ｃfh＋Ｃfs＋Ｃfdで与えられる。制御ゲートに印
加される電圧をＶcc、浮遊ゲートに誘起される電圧をＶ
ｆとした時（但し、浮遊ゲートには電荷の蓄積はないの
もとする）、浮遊ゲートの電圧Ｖｆは、下記の式で与え
られる。Ｖｆ＝Ｃcf・Ｖcc／Ｃｆ＝Ｃcf・Ｖcc ／（Ｃfh＋Ｃ
fs＋Ｃfd）

【０００４】上式から明らかなように、容量ＣcfとＣｆ
の比、これを容量結合比と称し、容量結合比が大きいほ
ど浮遊ゲート電圧Ｖｆは、大きくなる。即ち、制御ゲー
トに印加する電圧が低くても効率の良い書込み・読出が
行えることを意味する。より低電圧で動作する特性の安
定した大容量、即ち高集積度の不揮発性半導体メモリを
得るには浮遊ゲートに対してソース／ドレインを自己整
合的（セルファライン）に形成し、且つ容量結合比を大
きく取れるメモリセル構造が要求される。

【０００５】前記の要件を満たす不揮発性半導体メモリ
装置の例として図１３に示されるように、ゲートを基準
として自己整合的にソース／ドレイン拡散層を形成する
と共に、ゲート長を可能な限り小さく設定して浮遊ゲー
ト・Ｓｉ基板間の容量Ｃｆを小さく保ち、且つ、ソース
／ドレインを自己整合的に形成するために使われた第一
の浮遊ゲートの上に面積の大きな第二の浮遊ゲートを積
層することにより、制御ゲート・浮遊ゲート間容量Ｃcf
を充分大きなものにしている。図１３に示した不揮発性
半導体メモリは、ＥＰＲＯＭに関する米国特許4,713,14
2 に開示されたものである。第一の浮遊ゲートに自己整
合させてソース／ドレインを形成し、十分な制御ゲート
・浮遊ゲート間容量を確保するために第二の浮遊ゲート
を積層した二層型浮遊ゲート構造を有するフラッシュメ
モリ装置のメモリＴｒの構造例が図１４に示される。図
１４のフラッシュメモリは、１９９２年に発行されたＩ
ＥＤＭの予稿集（９９１〜９９３ページ）に開示された
ものである。これらの２例のデバイス名称は、異なるも
ののメモリセル部の構造及びその製造方法は類似してい
る。

【０００６】従来の不揮発性半導体メモリ装置について
図１４を参照して説明する。同図において、シリコン基
板１に、ゲート酸化膜２とその直上のポリシリコン層
（以下、ポリＳｉ層と標記する）５ａを必要とするゲー
ト長に加工し、これをマスクとしてＮ形不純物をイオン
注入して、自己整合的にソース／ドレイン拡散層３_S，
３_Dが形成されている。ソース／ドレイン拡散層３_S，
３_Dの表面には、フィールド酸化膜が形成されている。
更に、浮遊ゲート・制御ゲート間の容量を大きく設定す
る為に第１のポリＳｉ層５ａの上に、より広い面積の第
２のポリＳｉ層５ｂを積層して電気的に導通な一体化し
た浮遊ゲートを形成している。この第２のポリＳｉ層５
ｂは、フィールド酸化膜上まで延在するようにパターン
ニングされている。さらにポリＳｉ層６ｂの表面に絶縁
層６を形成した後に、制御ゲート７が形成され、その上
に層間絶縁層８を形成し、金属配線層９が形成されてい
る。このような形状とすることによって、メモリセルト
ランジスタ（以下、メモリＴｒと表記する）の浮遊ゲー
トと制御ゲートの容量結合比を大きく設定できる。即
ち、浮遊ゲートに誘起される電圧Ｖｆを大きくできるの
で、メモリＴｒの微細化と動作電圧の低電圧化を図るこ
とが可能となる。

【０００７】

【発明が解決しようとする課題】図１３，１４に示した
ように、従来のメモリＴｒでは第１の浮遊ゲート長を可
能な限り、小さくして自己整合的にソース／ドレインを
形成しているため、高集積化に必要な微小チャネル長が
一義的に決定されている。しかし、浮遊ゲートと制御ゲ
ートの容量結合比を大きくして、浮遊ゲートに誘起され
る電圧Ｖｆを十分な大きさにするため、第２のポリＳｉ
層を形成する必要が必然的に生じている。そのため製造
工数の増大を招く欠点を有する。更に、第１の浮遊ゲー
トを形成しているポリＳｉ層上には、Ｓｉの酸化物から
なる絶縁層が形成され易く、電気的に充分な導通を確保
して第２の浮遊ゲートとなる第２のポリＳｉ層を堆積し
なければならないと言う技術的な難しさから、互いに導
通する２層のポリＳｉ層を形成すると言う製造工程の不
安定性が内在する問題も有している。

【０００８】本発明は、上述のような問題点に鑑みなさ
れたものであり、ソース／ドレインを浮遊ゲートに対し
て自己整合的に形成すると共に、一層のポリＳｉ層のみ
により大きな面積を有する浮遊ゲートを持つ不揮発性半
導体メモリ装置及びその製造方法を提供することを目的
とする。

【０００９】

【課題を解決するための手段】上記課題を解決するため
に為されたものであり、本発明は、電気的に書込み、消
去可能な不揮発性半導体メモリ装置のメモリＴｒのビッ
ト線となるドレイン領域、又はドレイン領域及びソース
線となるソース領域が第一の拡散層と第二の拡散層の結
合してなることを特徴とするものである。また、本発明
は、電気的に書込み、消去可能な不揮発性半導体メモリ
装置であり、メモリＴｒのビット線となるドレイン領
域、又はドレイン領域、及びソース線となるソース領域
を第一の拡散層と第二の拡散層で結合してなり、前記ド
レイン領域、及びソース領域を覆う絶縁層に接する浮遊
ゲートが前記ドレイン領域とソース領域の上まで延在し
てなることを特徴とするものである。

【００１０】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置であって、メモリＴｒの
ビット線となるドレイン領域、又はドレイン領域、及び
ソース線となるソース領域を第一の拡散層と第二の拡散
層で結合してなり、前記ドレイン領域、及びソース領域
を覆う絶縁層に接する浮遊ゲートが素子分離領域の上ま
で延在していることを特徴とするものである。また、本
発明は、電気的に書込み、消去可能な不揮発性半導体メ
モリ装置であって、ドレイン領域、或いはソース領域を
形成する拡散孔の平面形状が多角形、又は楕円を含む円
形であり、拡散孔を直列に配置して不純物の横方向拡散
で隣接する拡散層同志を結合してビット線、又はビット
線、及びソース線を形成し、前記拡散層を覆う絶縁層に
接する浮遊ゲートを前記ビット線、及びソース線に対し
て直交するように配置しててるものである。また、上記
の不揮発性半導体メモリ装置において、ドレイン領域、
或いはソース領域を形成する拡散孔の平面形状が多角形
で、該拡散孔の各頂点が円弧を呈していることを特徴と
する不揮発性半導体メモリ装置である。

【００１１】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、シリコン基板の表面に、ゲート酸化膜となる熱酸化
膜と浮遊ゲートとなるポリＳｉ層と絶縁層を順次積層形
成した後、ビット線となるドレイン領域、又はドレイン
領域、及びソース線となるソース領域に対応した部分に
ストライプ状の例えばホトレジストパターンを設け、該
ストライプの底部には、先に形成した浮遊ゲートとなる
ポリＳｉ層、又はポリＳｉ層上に積層した絶縁層が露出
させ、該露出した部分を通して、電気的に不活性な不純
物を前記積層物、及びシリコン基板表面を含む基板内に
イオン注入により導入したことを特徴としている。

【００１２】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、前記、電気的に不活性な不純物の導入に用いたシリ
コン基板上の前記ストライプ状パターンに重ねて、例え
ばホトレジストを塗布して、互いに近接する拡散孔を設
けて、該拡散孔から不純物の強調された横方向拡散によ
ってメモリＴｒのドレイン、又はソース領域を形成し、
前記拡散孔間に残る前記ポリＳｉ層がチャネル領域、及
び素子分離領域の直上まで延在してパターンニングして
浮遊ゲートを形成することを特徴としている。

【００１３】また、本発明は、電気的に書込み、消去可
能な不揮発性半導体メモリ装置の製造方法に関してお
り、シリコン基板に熱酸化膜と窒化膜を積層した後、該
シリコン基板にチャネルストッパーと素子分離の為の絶
縁部、例えばフィールド酸化膜を形成して、前記窒化膜
と前記熱酸化膜を除去し、前記素子分離領域に挟まれた
活性領域にゲート酸化膜となる熱酸化膜を形成して、浮
遊ゲートとなるポリＳｉ膜と絶縁膜を積層形成し、前記
絶縁膜上に、前記素子分離領域と実質的平行で、底部に
前記絶縁膜が露出したストライプ状のパターンを配置
し、前記、露出した絶縁膜を通して、電気的に不活性な
不純物を前記積層物、及びシリコン基板表面を含む基板
内にイオン注入により導入し、前記パターン上に、該パ
ターンと同等の大きさかそれより若干大きめの、例えば
ホトリソグラフィーのあわせ誤差を吸収する程度の大き
さの複数の近接する拡散孔を形成する為のエッチング用
ホトレジストパターンを形成し、前記ホトレジストパタ
ーンをマスクとして、前記ポリＳｉ膜、及びその上部の
絶縁層に拡散孔を設け、前記シリコン基板に互いに隣接
する前記拡散孔から不純物を拡散させて、該不純物の横
方向拡散を、先に導入した電気的に不活性な不純物が発
生させた結晶欠陥を介して強調（エンハンス）して、ビ
ット線になるドレイン拡散層、或いはソース線になるソ
ース拡散層を形成することを特徴としている。また、前
記不揮発性半導体メモリ装置の製造方法において、ドレ
イン拡散層、或いはソース拡散層を形成する拡散工程が
不純物のイオン注入か、または斜めイオン注入を含むイ
オン注入によることを特徴としている。

【００１４】

【作用】上述のような手段により、本発明に係る不揮発
性半導体メモリ装置、及びその製造方法は、強調（エン
ハンス）された不純物の横方向拡散を積極的に利用する
ことにより、一層の浮遊ゲート直下のシリコン基板にド
レイン拡散層、或いはソース拡散層が形成されたもの
で、絶縁膜が形成された浮遊ゲート層等にストライプ状
に拡散を強調するための電気的に不活性な不純物をイオ
ン注入により導入すると共に、該浮遊ゲート層等に所定
の間隔で開口された拡散孔から不純物を横方向拡散させ
てドレイン拡散層、或いはソース拡散層を形成してお
り、浮遊ゲートとドレイン拡散層、及びソース拡散層の
位置関係とチャネル長が自己整合的に一義的に設定でき
るようにしたものである。また、強調（エンハンス）し
た横方向拡散を利用してドレイン拡散層、或いはソース
拡散層が形成されているために、浮遊ゲートを制御ゲー
トに自己整合的に形成しても、チャネル部、及びドレイ
ン拡散層、或いはソース拡散層直上の絶縁膜に接して延
在するポリＳｉ層を浮遊ゲートとすることができるの
で、チャネル領域から素子間分離用の絶縁層直上まで延
在させることができる。従って、メモリＴｒを微細化し
て半導体の集積度を向上させても、浮遊ゲートの面積を
大きく形成できる。この結果浮遊ゲートと制御ゲート間
の容量結合比の大きな、即ち、十分に実効的な誘起電圧
を持つメモリＴｒとすることができる。言い換えれば制
御ゲートに印加する電圧の低電圧化が実現できることを
意味するものである。

【００１５】

【実施例】以下、本発明の不揮発性半導体メモリ装置の
製造方法について、図面を参照して説明する。図１
（ａ）は、本発明の不揮発性半導体メモリ装置の一部を
示す平面図であり、図１（ｂ）は、図１（ａ）のＸ−Ｘ
線に沿った断面図であり、図１（ｃ）は、図１（ａ）の
Ｙ−Ｙ線に沿った断面図である。図２は、本発明に係る
不揮発性半導体メモリ装置の概略的な配置図であり、メ
モリアレー２３、列デコーダ２４、行デコーダ２５、ド
レイン線（或いは、副ビット線）選択用のドレイン線選
択トランジスタ２６、ソース線（或いは、副ソース線）
選択用のソース線選択トランジスタ２７メモリＴｒ（メ
モリセル）群２８等が配置されている。実際の不揮発性
半導体メモリ装置では、メモリＴｒ２８も１セル１トラ
ンジスタや１セル２トランジスタである場合やそれらを
駆動する周辺回路も多数配置されており、図２の不揮発
性半導体メモリ装置に限定するものではない。

【００１６】ここで、本発明の不揮発性半導体メモリ装
置について、図１に基づいて、その要部を説明する。図
１（ａ）には、メモリＴｒＭ₁，Ｍ₂…が示されてお
り、１１は、アルミニウム薄膜等の配線（以下、アルミ
配線、主ビット線と表記する場合もある。）であり、ド
レイン線選択トランジスタを介してメモリＴｒＭ₁，Ｍ
₂…のドレイン領域１７と結ばれている。この配線１１
は、制御ゲート（ワード線）１３上に形成された絶縁膜
を介して設けられている。浮遊ゲート１５は、拡散孔１
７ａにより、その平面形状は杵状を呈している。拡散孔
１７ａは所定の間隔で設けられ、拡散孔１７ａから不純
物がイオン注入され、拡散孔１７ａに比較的厚い熱酸化
膜が形成されている。不純物の拡散は半導体結晶面や不
純物によって多少異なるが、本質的に等方拡散する。そ
のためアニール工程で垂直拡散すると共に、横方向にも
拡散して隣接する拡散孔１７ａから拡散される拡散層同
志が接触して拡散ビット線、或いは拡散ソース線が形成
される。従って、自己整合的にドレイン拡散層、或いは
ソース線を形成する際に、浮遊ゲートとなるポリＳｉ層
は、切断されることなく、チャネル領域から絶縁膜で覆
われたドレイン領域、及びソース領域に延在して素子分
離領域であるフィールド酸化膜に至る広い面積を有する
浮遊ゲート１５が形成される。ただ、このような不純物
拡散の横方向の拡散によってビット線、或いはソース線
を形成する場合、縦方向の拡散を押え、横方向の拡散が
強調（エンハンス）された拡散であることが好ましい。
即ち、横方向拡散がエンハンス（強調）できる手法を導
入して、上記不純物の拡散を行う。例えば、シリコン基
板１０の縦方向に較べ、横方向の拡散係数が増大するよ
うにする。これによりビット線、或いはソース線の導通
抵抗のより低抵抗化と、該拡散領域のチャネル方向への
拡がりを押さえた拡散領域の形成が可能になる。本発明
は、上記の横方向拡散をエンハンス（強調）して拡散ド
レイン領域や拡散ソース領域の形成方法を提供するもの
である。尚、ドレイン領域は、副ビット線や拡散ビット
線とも呼ばれ、ソース領域１８は、副ソース線や拡散ソ
ース線とも呼ばれる。

【００１７】更に、図１（ｂ），（ｃ）の断面図に基づ
いて、詳細に説明する。図１（ｂ）は、メモリＴｒ
Ｍ₁，Ｍ₂のソース拡散層（ソース領域）１８を共通と
する不揮発性半導体メモリを示している。シリコン基板
１０に形成されたフィールド酸化膜１６間の活性領域
に、メモリＴｒＭ₁，Ｍ₂のそれぞれのドレイン拡散層
（ドレイン領域）１７と共通のソース拡散層１８とが形
成され、ソース／ドレイン拡散層１７，１８が隣接する
部分のシリコン基板１０表面にはゲート酸化膜１９が形
成されている。浮遊ゲート１５は、ゲート酸化膜１９を
覆ってフィールド酸化膜１６に延在し、容量絶縁膜１４
で覆われ、その上に制御ゲート（ワード線）１３が形成
されている。更に、層間絶縁膜１２を介して配線（主ビ
ット線）１１が設けられている。容量絶縁膜１４は、Ｏ
ＮＯ膜が用いられ、シリコン酸化膜、シリコン窒化膜、
シリコン酸化膜の３層構造となっている。２０は、シリ
コン基板と同じ導電型の拡散層からなるチャネルストッ
パーであり、拡散孔１７ａ，１８ａには、拡散時のアニ
ール工程で熱酸化膜１６ａ，１６ｂが厚く形成されてい
る。

【００１８】図１（ｃ）は、ドレイン拡散層１７に沿っ
た断面図であり、所定の間隔で配置された拡散孔１７ａ
からイオン注入された不純物はアニール工程によってエ
ンハンスされた横方向により拡散して互いに接触し、拡
散ビット線が形成される。同一不純物であっても拡散ビ
ット線方向の拡散係数がその直角方向の拡散係数より大
きくなるようにシリコン基板が調整されている。一方、
拡散孔１７ａには酸化膜１６ａが形成される。酸化膜１
６ａには小さなバーズビークが形成される。これは、シ
リコン基板・浮遊ゲート間の容量Ｃfhを小さくする方向
に働く。

【００１９】次に、本発明に係る不揮発性半導体メモリ
装置の配線パターンの概要について図３に基づき説明す
る。同図において、３０はアルミ配線等からなる主ソー
ス線であり、主ソース線３０は拡散ソース線選択トラン
ジスタのソース領域３１とコンタクトホール３３を介し
て接続されている。３２は拡散ソース線選択トランジス
タのゲート電極であり、３４はそのソース領域であり、
メモリＴｒの拡散ソース線と一体になっている。３５は
コンタクトホールであり、絶縁膜上を走るアルミ配線
（主ビット線）１１と拡散ビット線選択トランジスタの
ソース領域に対応し、拡散ビット線と一体になってい
る。図３ではメモリＴｒ各拡散ビット線当たり２個図示
されてあるが、実際の素子数は、通常１６〜３２個程度
のメモリセル（メモリＴｒ）が接続される。

【００２０】次に、本発明に係る不揮発性半導体メモリ
装置の製造方法の一実施例について図４乃至図１１を参
照して説明する。先ず、図４ａは、トランジスタの活性
領域とチャネルストッパー領域を形成する工程を示して
いる。シリコン基板（Ｓｉウェハ）１０は面指数〈１０
０〉、比抵抗約１０ohm ・ cmのＰ形のシリコン基板が用
いられ、その表面にパッド酸化膜と窒化膜（Ｓｉ_XＮ_Y
膜）を堆積させる。パッド酸化膜は３００Å程度の厚さ
とし、窒化膜（Ｓｉ_XＮ_Y膜）とＬＰ（減圧）ＣＶＤ法
等により、約１５００Åの厚さ堆積させる。続いて、チ
ャネルストッパー領域が形成される部分の窒化膜をＨＢ
_r或いはＣＦ₄ガス等を用いた反応性イオンエッチング
（ＲＩＥ：ReactiveIon Etching）法等によって除去す
る。その後、ｐ形不純物を１２０ｋｅＶで約１０¹³atom
s/cm²の条件でイオン注入し、熱酸化工程を経て、チャ
ネルストッパー領域２０と素子分離用のフィールド酸化
膜１６が形成される。続いて、窒化膜とパッド酸化膜を
ウェットエッチングによって除去し、フィールド酸化膜
１６間の活性領域に約１５０Å程度の厚さのゲート酸化
膜１９を形成する。

【００２１】次に、浮遊ゲートとなるポリＳｉ膜１５を
ＣＶＤ法によって堆積する［図４（ｂ）］。ポリＳｉ膜
１５は、モノシラン（ＳｉＨ₄）を原料とし約６００℃
で熱分解して約２０００Åの厚さ堆積する。その後、導
電性を付与して、低抵抗とするためにリン等の不純物を
拡散させる。尚、この導電性膜１５は、ポリＳｉに限定
されるものでなく、例えばタングステンシリサイド等の
シリコン化合物等であってもかまわない。

【００２２】続いて、ポリＳｉ膜１５に絶縁膜となるＯ
ＮＯ膜１４を積層形成する［図４（ｃ）］。このＯＮＯ
膜（容量性絶縁膜）１４は、シリコン酸化膜、シリコン
窒化膜、シリコン酸化膜からなる３層構造となってい
る。まず、ポリＳｉ膜１５を約８５０℃の温度で熱酸化
して約１００Åの膜厚のシリコン酸化膜を形成し、更
に、約１５０Åの膜厚の窒化膜を形成し、この窒化膜を
熱酸化して約４０Å程度のシリコン酸化膜を形成する。
勿論、容量性絶縁膜１４は、ＯＮＯ膜に限定するもので
なく、種々の容量性絶縁膜、或いは誘電性絶縁膜等も用
いることができる。

【００２３】次に、図５乃至図９に基づき、ソース／ド
レイン拡散層の拡散工程について説明する。図５（ａ）
は、横方向拡散をエンハンス（強調）するための電気的
に不活性な不純物を限定してイオン注入するためにスト
ライプ状の孔４０ａを開けたフォトレジストパターン４
０の平面図である。図５（ｂ）は、図５（ａ）のＸ−Ｘ
線に沿った断面図である。図５（ｂ）に示したように、
ストライプ状パターン４０ａは、ＯＮＯ膜上部が露出す
るよう開孔してある。尚、このストライプ状パターンの
配置は、当然のことながらソース／ドレイン拡散層に一
致させるようにしてある。即ち、素子分離領域はほぼ平
行に配置される。尚、このストライプパターンの幅は、
本実施例では０．６μｍとした。

【００２４】次に、上記のパターンニングしたフォトレ
ジストをイオン注入のマスクにして電気的に不活性な不
純物をソース／ドレイン拡散層の拡散深さとほぼ同程度
の深さに打込んだ。電気的に不活性な不純物としてアル
ゴン（Ａｒ）を用い、ドーズ量約５×１０¹⁵atoms/cm²
とし、注入深さ０．２μｍを狙い、１００ｋｅＶの加速
電圧で注入した（４１ａ）。横方向拡散エンハンス（強
調）の為の電気的に不活性なイオン種は、前記のアルゴ
ン（Ａｒ）に限られるものではないことは勿論である。
無論、この不活性な不純物のイオン注入工程は、ゲート
酸化膜１９を形成する前に行ってもよいことは明らかで
ある。

【００２５】続いて、ソース／ドレイン拡散層を形成す
る電気的に活性な不純物を導入するための方法について
説明する。図６は、フォトレジスト膜に開口部が形成さ
れた平面図であり、そのＸ′−Ｘ′線に沿った断面図を
図７（ａ）に、そのＸ″−Ｘ″線に沿った断面図を同図
（（ｂ）に示した。図８は、図６のＸ′−Ｘ′線に沿っ
た断面図である。図６のパターンは、図５の電気的に不
活性な不純物の注入に使用したストライプ状パターンの
上に重ねて形成される以外は、通常のホトエッチングに
同じである。即ち、図５のレジストパターンを含めた前
記構造が形成されたシリコン基板上にレジスト膜５０を
塗布し、該レジスト膜を、露光工程によりパターンニン
グすることにより、開口部５０ａ，５０ｂ，５０ｃを形
成する。開口部５０ａはドレイン拡散層の拡散孔、開口
部５０ｂはソース拡散層を形成する拡散孔、開口部５０
ｃは分離溝を形成する為のものである。これらの開口部
の内、開口部５０ａは、図５に示した電気的に不活性な
不純物を導入するためのストライプパターンに重ねあわ
せて形成される。開口５０の幅方向、即ち、ドレイン拡
散層の繋がりでつくるドレイン拡散線に直交する方向の
寸法は、素子設計上許される範囲で、前記ストライプの
幅より広くしても構わない。何故ならば、その後のエッ
チング工程等に関わるレジストパターンの幅は、最初に
形成した前記ストライプパターンの幅によって規定され
るからである。この結果ソース、及びドレイン拡散層形
成の為のパターンニングにおける合わせ精度は大きく緩
和される。

【００２６】続いて、前記ストライプパターンと前記開
口パターン５０ａの重なりでなる開口部及び開口部５０
ｃに露呈する容量性絶縁膜１４とその直下のポリＳｉ膜
１５をＲＩＥ法等によって除去する［図７（ｂ）］。拡
散孔５０ａは、その平面形状が四角形、或いは長方形等
でも、楕円形等を含む円形であってもよい。また、多角
形の頂点は、素子製作上、或いは信頼性上円弧状となっ
ているのが好ましい。拡散孔１７ａ′，１８ｂ′を開口
するためのレジストパターン５０ａ，６０ｂの寸法は、
ストライプパターンの幅方向については、０．８μｍ
に、ストライプ方向は、０．７μｍとした長方形とし、
ストライプ方向の繰返しピッチは、１．０μｍとした。
フィールド酸化膜上で行う浮遊ゲートの分離を行う分離
溝２２の幅は、０．６μｍとした。無論、これらの寸法
は、実施例に限定するものでない。また、選択トランジ
スタ等の周辺回路のトランジスタのソース、或いはドレ
イン拡散層の拡散孔の寸法もこの限りでないのは勿論で
ある。

【００２７】また、容量性絶縁膜１４がＯＮＯ膜である
場合、エッチングガスとして、ＣＦ ₄、或いはＨＢｒを
用い、キャリアガスとしてＨ₂とＯ₂を用い、ＯＮＯ膜
のエッチング時は、Ｈ₂ガスをキャリアガスとして使用
し、ポリＳｉエッチング時は、Ｏ₂をキャリアガスとし
て切換えてエッチングするのが良い。無論、これらの膜
にエッチングは、この実施例に限定するものでなく、公
知の種々のＲＩＥ法によって十分目的を達成できるし、
燐酸、弗硝酸等のエッチング液を用いたウェットエッチ
ング法によっても達成できる。

【００２８】続いて、レジスト膜４０と５０をマスクと
して、ｎ型不純物である砒素（Ａｓ）を、例えば加速電
圧１００ｋｅＶを印加し、ドーズ量約５×１０¹⁵atoms/
cm²でイオン注入して、図８に示すように、ｎ型拡散層
であるソース／ドレイン拡散層１７，１８を形成し、そ
の後、レジスト膜４０と５０を除去して熱処理を行う。
拡散孔１７ａ，１８ａの開口面には、酸化膜１６ａ，１
６ｂが形成される。同時に、拡散孔１７ａ，１８ａに注
入された不純物は、先に注入した電気的に不活性な不純
物に誘起された各種の欠陥を媒介として増速拡散により
容易に、隣接する拡散層同志が結合されてドレイン線
（ビット線）、或いはソース線が形成される。本方法に
よれば熱処理に伴う注入不純物のチャネル方向へのにじ
み出しが小さくなるため自己整合的に形成されるチャネ
ル長の制御精度が向上する。また、電気的に不活性な不
純物で作られた各種の欠陥は、ビット線（ドレイン
線）、及びソース線形成の為の前記熱処理過程で消失
し、このシリコン基板は、欠陥の無い状態に回復する。
この拡散工程及び酸化（熱処理）工程では、窒素
（Ｎ₂）ガスをキャリアガスとし、酸素（Ｏ₂）を流量
比で２０％含むフォーミングガスを雰囲気ガスとし、９
５０℃の拡散炉で行った。この時拡散孔から注入した不
純物は、エンハンス（強調）された横方向拡散により十
分に結合されたドレイン線（ビット線）とソース線とな
っていた。尚、露出したポリＳｉからなる浮遊ゲート側
壁には、約０．７μｍの酸化膜が形成された。図８の断
面図は、図６のＸ′−Ｘ′線に沿った断面図であり、図
７（ｂ）の製造工程完了時の断面図である。

【００２９】次に、制御ゲート（ワード線）、及びアル
ミ配線（主ビット線）の製造工程について、図１０に基
づいて説明する。図１０（ａ）はその平面図、図１０
（ｂ）はＸ−Ｘ線に沿った断面図、図１０（ｃ）はＹ−
Ｙ線に沿った断面図である。図１０（ａ）に示すよう
に、制御ゲート（ワード線）１３は、タングステンシリ
サイド（以下ＷＳｉ₂と表記する）、及びポリＳｉ膜に
よるＷＳｉ₂／ポリＳｉ薄膜層による配線層であり、Ｗ
Ｓｉ₂／ポリＳｉ薄膜層をパターンニングすることによ
って、浮遊ゲートは制御ゲートに基づいて自己整合的に
パターンニングされる。尚、制御ゲート（ワード線）１
３は、上記実施例に限定されるものでなく、導電性のポ
リＳｉ膜のみを用いて形成しても良いし、酸化膜等の絶
縁膜との密着性が良く、かつ熱膨張係数が、該制御ゲー
ト（ワード線）取巻く環境物質に近い導電性を有する材
料であれば構わない。その後、図３に示したように、主
ビット線となる拡散ドレイン選択Ｔｒやソース選択Ｔｒ
と接続するアルミ配線等を形成して不揮発性半導体メモ
リ装置が形成される。

【００３０】尚、ＷＳｉ₂／ポリＳｉ薄膜は、六弗化タ
ングステン（ＷＦ₆）とモノシラン（ＳｉＨ₄）を原料
ガスとし、通常のサーマルＣＶＤにより基板温度６００
℃の条件で０．３μｍの厚さ堆積する。その後、通常の
露光工程でレジストをパターンニングし、このレジスト
膜をマスクとしてＣＦ₄或いは、ＨＢｒガス等により、
ＷＳｉ₂／ポリＳｉ薄膜層をエッチングしてワード線
（Ｃ／Ｇ）１３を形成する。

【００３１】また、主ビット線、ソース線に接続するア
ルミ配線とワード線の間の層間絶縁膜１２には、通常の
シリコン酸化膜とボロ・フォスフォ・シリケートガラス
（以下、ＢＰＳＧと表記する）の２層膜を使する。アル
ゴン希釈５％ジボラン（Ｂ₂Ｈ₆）、アルゴンガス希釈
２％ホスフィン（ＰＨ₃）、アルゴン希釈２０％モノシ
ラン（ＳｉＨ₄）を原料ガスとし、通常の常圧ＣＶＤ装
置を使用し基板温度４３０℃の条件で、トータル０．８
μｍ厚さ堆積する。また、平坦化の為に窒素ガスに約５
％の酸素を混合したフォーミングガス雰囲気中で約８５
０℃の温度でリフローを行う。

【００３２】次に、選択トランジスタのドレイン領域と
主ビット線（アルミ配線）、及び拡散ソース線選択トラ
ンジスタの主ソース線（アルミ配線）を接続するための
接続孔（コンタクトホール）を層間絶縁膜１２に開け、
アルミニウム薄膜を基板温度２００℃の条件でスパッタ
法により約１μｍ被着した後、アルミニウム薄膜を三塩
化硼素（ＢＣｌ₃）等をエッチングガスとしてＲＩＥ法
によりエッチングして、アルミニウム薄膜をパターンニ
ングすることによりアルミ配線１１が形成される。続い
て、その上にチップ保護の為のパッシベーション膜等の
被着を行い、不揮発性半導体メモリ装置が形成される。

【００３３】図１１は、本発明に係る不揮発性半導体メ
モリ装置の他の実施例について説明する。図１１（ａ）
がその平面図であり、図１１（ｂ）がそのＸ−Ｘ線に沿
った断面図である。図１１（ａ）には、メモリＴｒ
Ｍ₁，Ｍ₂を含む４つのメモリＴｒが図示されている。
拡散孔１７ａ，１８ａを介してドレイン領域１７とソー
ス領域１８が強調（エンハンス）された横方向拡散によ
り、副ビット線（拡散ビット線）１７、並びに１８が形
成される。１１はアルミ配線等からなる主ビット線、１
３はＷＳｉ₂／ポリＳｉ薄膜等からなるＣ／Ｇ（ワード
線）、１５はポリＳｉ膜からなるＦ／Ｇを示している。

【００３４】この実施例では、ドレイン拡散層１７とソ
ース拡散層１８が強調された横方向拡散で形成されてお
り、これらの拡散層は、自己整合的に形成されている。
特に電気的に不活性な原子のイオン注入によって横方向
の拡散が強調（エンハンス）される方法によっているた
め、拡散孔１７ａ，１８ｂのフォトリソグラフィーにお
ける位置合わせの冗長度が大きく取れることと、Ｆ／Ｇ
１５は、横方向拡散を利用することによって、拡散孔１
７ａ間、及び１８ａ間のポリＳｉ膜は、切断されること
なく形成することができる。このため、Ｆ／Ｇ１５は、
絶縁層で覆われたドレイン拡散層、及びソース拡散層の
直上、更には素子間分離の為の領域まで延在させて形成
できるため、Ｆ／Ｇ・Ｃ／Ｇ間の容量Ｃcfが大きく設定
できることになる。尚、その製造工程は、上記実施例と
同一であるので、その説明は省略する。

【００３５】図１２は、本発明に係る不揮発性半導体メ
モリ装置の他の実施例を説明するものであり、その平面
図を示している。図１２から明らかなように、ドレイン
拡散層１７は、拡散孔１７ｂからのイオン注入される不
純物の強調（エンハンス）された横方向拡散によって形
成される。拡散孔１７ｂは、隣接するメモリＴｒ間に形
成されているため横方向拡散によってドレイン拡散線が
形成できる。無論、ドレイン拡散層のみならず、ソース
拡散層も同ような拡散孔を形成することによって形成で
きることは言うまでもない。

【００３６】上述のように、本発明に係る不揮発性半導
体メモリ装置、及びその製造方法は、Ｆ／Ｇの形成を先
行させて製造する、所謂、Ｆ／Ｇ先行プロセスとなって
いる。即ち、素子分離領域を形成した後に、ゲート酸化
膜、Ｆ／ＧとなるポリＳｉ薄膜、Ｆ／Ｇを絶縁するＯＮ
Ｏ膜等の容量性絶縁膜を順次形成して、ビット線、及び
ソース線となる領域に横方向拡散を強調（エンハンス）
するために電気的に不活性な不純物を導入するためのパ
ターンニングを行い、その限定された領域に、選択的に
電気的に不活性な不純物を導入する。その後、分離溝、
及び拡散孔を設ける。この際拡散孔は、先に形成した横
方向拡散強調（エンハンス）用不純物導入パターンに整
合させてパターンニング形成する。そして、このパター
ンニングした領域の容量絶縁膜であるＯＮＯ膜、及びＦ
／ＧとなるポリＳｉ膜をエッチオッフする。電気的に活
性な不純物の導入をイオン注入法で行う場合は、エッチ
ングマスクとして用いたフォトレジストをイオン注入の
ストッパーにして選択的なイオン注入を行う。注入イオ
ンの活性化は、マスクとしたフォトレジストを除去し通
常の熱処理による。熱拡散で電気的不純物を導入する場
合は、先にフォトレジストを除去した後、通常の熱拡散
の技法によって電気的に活性な不純物を導入する。いず
れの方法によるにしても、先に導入した電気的に不活性
な不純物によって生じた欠陥層に沿って電気的に活性な
不純物の横方向拡散が強調（エンハンス）され、隣接す
る拡散孔から拡散される拡散層によりソース・ドレイン
領域が接続されて、ソース線とビット線が作られる。本
発明の方法によれば電気的に活性な不純物で作る拡散ソ
ース線、及び拡散ビット線のチャネル方向へのしみ出し
を最小限にして、自己整合的に各トランジスタのソース
・ドレイン領域、即ちビット線とソース線を形成できる
為、素子設計、及び素子製作のプロセスマージンゆとり
を持たせることができる。更に本発明の方法によれば、
Ｆ／ＧとなるポリＳｉ層を拡散ビット線・ソース線で切
断することなく、拡散ビット線・ソース線を形成でき、
一層のポリＳｉによるＦ／Ｇであっても広い面積が確保
できる。この結果Ｆ／Ｇ・Ｃ／Ｇ間容量Ｃcfを大きく設
定できる。また、電気的に活性な不純物と電気的に不活
性な不純物の導入のいずれもイオン注入により行う場
合、いずれのイオンを先に注入しても問題がないことは
勿論である。また、これまで説明した実施例では横方向
拡散を強調（エンハンス）する為に、電気的な不純物の
導入を電気的に活性な不純物の導入より先に行う工程と
したが、イオン注入法で電気的に活性な不純物を導入す
る場合、この工程が前後逆でも目的を達成できることは
言うまでも無いことである。ただ、フォトリソグラフィ
ー工程の裕度等を考慮した場合、電気的に不活性な不純
物の導入を先行させたプロセスがより望ましい。更に、
Ｆ／ＧとなるポリＳｉ膜への導電性の付与は、ポリＳｉ
膜の成長時に不純物のドーピングを行っても良いし、堆
積後にイオン注入による不純物導入によって導電性を付
与しても良いことは明らかである。また、電気的に活性
な不純物の横方向拡散を強調（エンハンス）するために
注入した電気的に不活性な不純物によって誘起されたＳ
ｉ基板内の欠陥は、電気的に活性な不純物の活性化、及
び横方向拡散の為の熱処理によって欠陥が消滅すること
は良く知られている。

【００３７】また、ドレイン／ソース拡散層を形成する
拡散孔は、その平面形状が四角形、長方形、その他の多
角形、或いは円形や楕円形等であってもかまわない。拡
散孔が一定のピッチでソース／ドレイン拡散孔が素子分
離領域と実質的に平行に配置されて開けられ、ビット線
やソース線が形成される。また、フィールド酸化膜間の
活性領域に、１メモリ１トランジスタを形成するタイプ
のメモリセルでは、ポリＳｉ等からなるＦ／Ｇでは、該
Ｆ／Ｇをフィールド酸化膜上からフィールド酸化膜上ま
で延在するように作ることができる。１セル２トランジ
スタの構造であっても同ような形状のものが適用され得
るものであり、実施例に限定するものでない。無論、上
記実施例は、製造工程の概略を説明するもので、実際の
製造工程では酸化膜の形成の前に犠牲酸化膜を除去する
前処理工程等が行われており、製造工程の全てを記載す
るものではない。また、上記実施例の製造工程は、実施
例に限定することなく、種々の公知の半導体材料や製造
方法によってなし得ることは言うまでもない。

【００３８】

【発明の効果】上述のように、本発明の不揮発性半導体
メモリ装置では、不純物の横方向拡散強調する手段を導
入した横方向拡散によりＦ／Ｇ直下のシリコン基板に、
ドレイン拡散層（ビット線）、或いはソース拡散層（ソ
ース線）を形成したものであり、Ｆ／Ｇを絶縁膜が設け
られたドレイン拡散層（ビット線）やソース拡散層（ソ
ース線）の直上で切断されることなく、素子分離領域直
上に延在させることが可能となる。このため、Ｆ／Ｇ
は、極めて広い面積の占有が可能となる。従って、Ｆ／
Ｇ・Ｃ／Ｇ間の容量Ｃcfを大きく設定することが可能と
なるため、Ｆ／Ｇ電圧Ｖf を大きく設定することができ
る。即ち、不揮発性メモリの実効印加電圧を大きなもの
とする利点がある。また、本発明の不揮発性半導体メモ
リ装置は、Ｆ／Ｇ電圧Ｖf を大きく設定できるので、電
源電圧を含む動作電圧の低電圧化を図ったとしても、十
分な実効印加電圧Ｖf を得ることができる利点がある。
更に、不揮発性メモリを微細化したとしても、十分なＦ
／Ｇ電圧Ｖf を得ることができるので、集積度を高める
のに極めて効果的なものである。

【００３９】また、本発明の不揮発性半導体メモリ装置
の製造方法によれば、ソース／ドレイン拡散層とゲート
長、及びＦ／Ｇを自己整合的に形成できる利点がある。
従って、従来のように高集積化を図ることを目的とし、
Ｆ／Ｇを２層とし、Ｆ／ＧとＣ／Ｇ間容量を大きくする
必要がなく、一層のＦ／Ｇであっても高集積化を図るこ
とが可能である。即ち、一回のポリシリコン層の堆積工
程で十分な特性を得るＦ／Ｇが形成できる。これによ
り、特性を犠牲にせず製造工程を簡略化できる利点を有
し極めて効果的なものである。更に、本発明では、電気
的に不活性な不純物をソース／ドレイン拡散層、即ちビ
ット線とソース線となる領域に注入し、電気的に活性と
なる不純物の横方向拡散を強調（エンハンス）してドレ
イン拡散孔、或いはソース拡散孔に導入した電気的に活
性となる不純物の拡散層を接続して、ビット線、或いは
ソース線を形成している。この結果、ソース／ドレイン
拡散層形成の為に導入した電気的に活性な不純物のチャ
ネル方向の拡散が押さえられ、チャネルとの位置関係に
おいてより精度の高いソース／ドレイン領域が自己整合
的に形成される。特に電気的に不活性な不純物のイオン
注入が先行するプロセスでは、電気的に活性な不純物を
導入するための拡散孔のパターンニングフォトマスクの
精度やパターンニング時の位置合わせ精度に裕度を持た
せることができ、プロセスの簡略化が実現できる。フォ
トマスクの製作精度をゆるくできることは、マスク製作
コストが安くなり直接の経済効果も発現される。

【００４０】上記の結果として、不揮発性半導体メモリ
を駆動する周辺回路への負担が軽減され、Ｆ／Ｇにおけ
る電子注入、消去に必要な電圧の低電圧化とそれに伴う
回路の微細化が容易になる利点があり、不揮発性半導体
メモリ装置の小型化が可能となる。また、読出時のセル
電流が大きく取れるようになると共に、メモリＴｒを微
細化することによって、Ｃ／Ｇから見たＦ／Ｇとソース
／ドレイン間の容量が相対的に小さくなる。従って、メ
モリＴｒの実効印加電圧を十分な値に設定することがで
きるので、書込み、読取り時のディスターブ等が小さく
なる等の特性の向上が実現できる利点がある。

【図面の簡単な説明】

【図１】（ａ）は本発明の不揮発性半導体メモリ装置の
一実施例を示す平面図、（ｂ）はそのＸ−Ｘ線に沿った
断面図、（ｃ）はＹ−Ｙ線に沿った断面図である。

【図２】本発明に係る不揮発性半導体メモリ装置の回路
配置の概要を示す為の図である。

【図３】本発明に係る不揮発性半導体メモリ装置の配線
パターンを示す平面図である。

【図４】（ａ）〜（ｃ）は、本発明に係る不揮発性半導
体メモリ装置の製造方法の製造工程を示す断面図であ
る。

【図５】図４の製造工程に続く製造工程を示す図であ
り、（ａ）は電気的に不活性な不純物を限定的に導入す
るためのマスクパターンの平面図、（ｂ）は平面図
（ａ）のＸ−Ｘ線に沿った断面図である。

【図６】図５の製造工程に続く製造工程を示す図であ
り、ドレイン拡散層形成の為の拡散孔、ソース拡散層形
成の為のストライプ状の拡散孔、及びメモリセル分離の
為の平面図である。

【図７】（ａ）は図６のＸ′−Ｘ′線に沿った断面図、
（ｂ）は図６のＸ″−Ｘ″線に沿った断面図である。

【図８】図７の製造工程に続く製造工程を示す図であ
り、拡散ビット線、及び拡散ソース線形成後の図６
（ａ）のＸ″−Ｘ″線に沿った断面図である。

【図９】図７の製造工程に続く製造工程を示す図であ
り、図６（ａ）のＸ′−Ｘ′線に沿った断面図である。

【図１０】（ａ）は図８及び図９の製造工程に続く、ワ
ード（制御ゲート）線、及びアルミ等からなる配線終了
後の平面図、（ｂ）は、そのＸ−Ｘ線に沿った断面図、
（ｃ）は、そのＹ−Ｙ線に沿った断面図である。

【図１１】（ａ）は本発明に係る不揮発性半導体メモリ
装置の他の実施例を示す平面図であり、（ｂ）はそのＸ
−Ｘ線に沿った断面図である。

【図１２】本発明に係る不揮発性半導体メモリ装置の他
の実施例を示す平面図である。

【図１３】従来の不揮発性半導体メモリ装置の一例を示
す断面図である。

【図１４】従来の不揮発性半導体メモリ装置の他の例を
示す断面図である。

【図１５】不揮発性半導体メモリ装置の原理を説明する
ための図である。

【符号の説明】

１０シリコン基板１１配線（主ビット線、アルミ配線）１２層間絶縁層１３コントロールゲート（ワード線）１４容量性絶縁膜１５フローティングゲート１６フィールド酸化膜（素子分離領域）１７ドレイン領域（ドレイン拡散層、副ビット線、
拡散ビット線）１７ａ，１７ｂ，１８ａ拡散孔１８ソース領域（ソース拡散層、ソース線、副ソー
ス線、拡散ソース線）１９ゲート酸化膜２０チャネルストッパー２２分離溝２３メモリアレー２４列デコーダ２５行デコーダ２６ドレイン線選択トランジスタ２７ソース線選択トランジスタ２８メモリトランジスタ（メモリセル）群３０アルミ配線３１，３４ソース領域３２ゲート電極４０，５０レジスト膜４０ａストライプ状レジスト開口部４１ａ不純物注入領域５０ａ，５０ｂ，５０ｃレジスト開口部Ｍ₁，Ｍ₂ 不揮発性のメモリトランジスタ

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁶ 識別記号庁内整理番号ＦＩ技術表示箇所Ｈ０１Ｌ 29/792

Claims

【特許請求の範囲】

【請求項１】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域、ま
たは、ドレイン領域、及びソース線となるソース領域が
第一の拡散層と第二の拡散層で結合してなることを特徴
とする不揮発性半導体メモリ装置。
【請求項２】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域、ま
たはドレイン領域、及びソース線となるソース領域が第
一の拡散層と第二の拡散層で結合してなり、前記ドレイ
ン領域、及びソース領域に覆う絶縁層に接するフローテ
ィングゲートが前記ドレイン領域、及びソース領域の上
まで延在してなることを特徴とする不揮発性半導体メモ
リ装置。
【請求項３】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、メモリトランジスタのビット線となるドレイン領域、ま
たはドレイン領域、及びソース線となるソース領域が第
一の拡散層と第二の拡散層で結合してなり、前記ドレイ
ン領域、及びソースを覆う絶縁層に接するフローティン
グゲートが素子分離用絶縁領域の上まで延在しているこ
とを特徴とする不揮発性半導体メモリ装置。
【請求項４】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、ドレイン領域、或いはソース領域を形成する拡散孔の平
面形状が多角形、または楕円形を含む円形であり、該拡
散孔を直列に配置して不純物の横方向拡散で隣接する拡
散層同志を結合してビット線、またはビット線、及びソ
ース線を形成し、前記拡散層を覆う絶縁層に接するフロ
ーティングゲートを前記ビット線、及びソース線に対し
て直交するように配置してなることを特徴とする不揮発
性半導体メモリ装置。
【請求項５】電気的に書込み、消去可能な不揮発性半
導体メモリ装置において、ドレイン領域、或いはソース領域を形成する拡散孔の平
面形状が多角形で、該拡散孔の各頂点が円弧を呈してい
ることを特徴とする請求項４に記載の不揮発性半導体メ
モリ装置。
【請求項６】電気的に書込み、消去可能な不揮発性半
導体メモリ装置の製造方法において、シリコン基板の表面に、ゲート酸化膜となる熱酸化膜と
フローティングゲートとなるポリシリコン層と絶縁層を
順次積層した後、該積層膜の上面に横方向拡散で形成す
るドレイン領域、或いはドレイン領域、及びソース領域
にほぼ一致させて、該横方向拡散を強調（エンハンス）
することを目的に、電気的な不活性な不純物をイオン注
入で導入するためのストライプ状の底部に、前記積層膜
の最上面が露出した開口があり、その他の領域が電気的
に不活性な不純物のイオン注入のマスクを形成する工程
と、該ストライプ状の部分から電気的に不活性な不純物をイ
オン注入法で導入する工程と、前記ストライプ状のパターンに合わせて互いに隣接し、
且つ互いに接触しない拡散孔を形成するためのパターン
ニング工程と、該パターンを使用して積層した最上層の絶縁膜とフロー
ティングゲートの為のポリシリコン膜をエッチングする
工程と、該拡散孔から電気的に活性な不純物を熱拡散法、または
イオン注入法によって導入する工程と、電気的に不活性な不純物による強調（エンハンス）され
た横方向拡散によってメモリトランジスタのドレイン領
域、またはソース領域を形成し、前記拡散孔間に残る前
記ポリシリコン層がチャネル領域、及び素子分離領域の
直上まで延在するようにパターンニングしてフローティ
ングゲートを形成する工程と、を包含することを特徴とする不揮発性半導体メモリ装置
の製造方法。
【請求項７】電気的に書込み、消去可能な不揮発性半
導体メモリ装置の製造方法において、シリコン基板に熱酸化膜と窒化膜を積層形成した後、該
シリコン基板にチャネルストッパーと素子分離領域であ
るフィールド酸化膜を形成して前記窒化膜と前記酸化膜
を除去し、前記素子分離領域に挟まれた活性領域にゲート酸化膜を
形成して、ポリシリコン膜と絶縁膜を積層形成し、前記絶縁膜上に前記素子分離領域と実質的に平行に配置
した電気的に不活性な不純物を限定したドレイン領域、
或いはソース領域にほぼ一致させたストライプ状パター
ンと該パターンを介して電気的に不活性な不純物を限定
的に導入し、その後に前記パターンにほぼ一致させて前
記絶縁膜とその直下のポリシリコン膜に複数の拡散孔を
設け、前記シリコン基板に互いに隣接する前記拡散孔から不純
物を拡散させて、強調（エンハンス）された該不純物の
横方向拡散によってドレイン拡散層或いはソース拡散層
を形成することを特徴とする不揮発性半導体メモリ装置
の製造方法。
【請求項８】前記ドレイン拡散層、或いはソース拡散
層を形成する拡散工程が不純物のイオン注入によること
を特徴とする請求項７に記載する不揮発性半導体メモリ
装置の製造方法。
【請求項９】前記ドレイン拡散層、或いはソース拡散
層を形成する拡散工程が不純物の斜めイオン注入による
ことを特徴とする請求項７に記載する不揮発性半導体メ
モリ装置の製造方法。