TW201931574A - 具有平頂浮閘結構之記憶體單元 - Google Patents
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Abstract
一種如快閃記憶體單元之記憶體單元包括：一基材；形成於該基材上方之一平頂浮閘；及形成於該平頂浮閘上方之一平頂氧化物區域。該平頂浮閘可具有一大致凹形形狀之側壁，該側壁於該浮閘之一頂角處界定一銳角，其可改善該記憶體單元之程式化或抹除效率。可在進行不進行形成習知「橄欖球氧化物」之浮閘熱氧化的情況下形成該平頂浮閘及上覆氧化物區域。一字線及一單獨抹除閘可形成於該浮閘及氧化物區域上方。該抹除閘與該浮閘重疊之距離可實質上大於該字線與該浮閘重疊之距離，此可允許獨立地最優化至該浮閘之程式化及抹除耦合。
Description
本揭露係關於記憶體單元，如快閃記憶體單元，且更具體而言，係關於一種具有平頂浮閘結構之記憶體單元。
如快閃記憶體單元之特定記憶體單元包括經由一或多個程式化/抹除閘、字線或其他導電元件而程式化及抹除之至少一浮閘。一些記憶體單元使用於一浮閘上延伸之一共用程式化/抹除閘同時用於程式化及抹除單元。在一些實施方案中，浮閘由一多晶矽1層形成，而程式化/抹除閘由在橫向方向上與下伏多晶矽1層部分地重疊的一多晶矽2層形成。對於一些記憶體單元而言，製造製程包括如下文所討論之於多晶矽1浮閘上方形成一橄欖球狀氧化物之浮閘熱氧化製程。
圖1繪示如快閃記憶體單元之一例示性記憶體單元10A之部分橫截面圖，該記憶體單元包括於一基材12上方形成之一多晶矽1浮閘14及一上覆橄欖球狀氧化物區域(「橄欖球氧化物」)16、及於浮閘14上方部分地延伸之一多晶矽2閘極18(如一字線、抹除閘、或共用程式化/抹除閘)。橄欖球氧化物16係藉由於浮閘14上之熱氧化製程而形成於浮閘14上方，其在浮閘14之邊緣處界定指向向上的 尖端15。此些FG尖端15可界定至如圖1所示之多晶矽2閘極18之相鄰程式化/抹除閘之導電耦合。
形成浮閘14及橄欖球氧化物16之後，可進行源極摻雜物植入，其藉由浮閘14之側邊緣自對準；隨後進行使源極摻雜物向外擴散之退火製程，使得所得源極區域在浮閘14下方部分地延伸，如圖1所示。然而，在源極摻雜物植入期間，部分摻雜物可能穿透橄欖球氧化物16而進入下伏浮閘14，此可能例如在後續氧化步驟(其中浮閘14中吸收的摻雜物促進浮閘尖端15之氧化)之後導致一或多個浮閘尖端15之鈍化(dulling或blunting)。(多個)浮閘尖端15之鈍化可能降低記憶體單元10A之抹除及/或程式化操作之效率。
圖2A及圖2B繪示在針對圖2所示之習知記憶體單元10A(例如，包括多個浮閘的快閃記憶體單元)之習知製造製程期間於選定時間所取的例示性截面。如圖2A所示，一多晶矽1層30可沉積於矽基材上。隨後，可沉積氮化物層並使用已知技術將其圖案化，從而形成一硬遮罩32。如圖2B所示，隨後可進行浮閘氧化製程，其於透過氮化物遮罩32(其隨後界定浮閘14)暴露出的多晶矽1層30之區域上方形成一橄欖球氧化物16。可隨後移除氮化物遮罩32，之後進行電漿蝕刻以移除多晶矽1層30之未經各橄欖球氧化物16覆蓋之部分，其界定各浮閘14之橫向範圍。然後，取決於具體實施方案，可進行源極植入及/或形成一多晶矽2層(例如，以形成一字線、抹除閘、耦合閘等)。
圖3繪示另一例示性鏡像的記憶體單元10B(如SuperFlash單元)，其包括兩個間隔開的浮閘14、一於各浮閘14上方形成之字線20、一形成於兩個浮閘14之間且於其上方延伸之共用抹除閘或「耦合閘」22(使得各別浮閘14的程式化及抹除耦合經解耦)、及一形成於共用抹除閘下方之源極區域。在此單元中，源極區域可在形成字線20及耦合閘22之前形成。在源極植入期間，各浮閘14之未經抗蝕劑遮住之部分相對不受保護，因此源極摻雜物之一部分可能穿透各橄欖球氧化物16而進入各下伏浮閘14，如上文所討論，此可能導致位於源極區域上方之浮閘尖端15之鈍化。
本揭露之實施例提供一種記憶體單元(如快閃記憶體單元)及一種用於形成具有至少一平頂浮閘及氧化物蓋(其亦可為平頂的)之記憶體單元之方法。在一些實施例中，記憶體單元可在不進行浮閘熱氧化的情況下形成，習知技術中會進行浮閘熱氧化以於浮閘上方產生習知橄欖球氧化物。如本文中所討論，移除浮閘熱氧化步驟之特徵及所得平頂浮閘及氧化物蓋可提供優於習知製程及記憶體單元之多種益處。
本發明之實施例可提供以下益處中之任一者或全部。首先，在一些實施例中，由FG氮化物中蝕刻之開口所界定的浮閘之大小不會擴大。因此，可減少或去除熱氧化期間FG氮化物之邊緣下方的氧化物侵蝕。再者，習知用於在源極區域之高電壓離子植入(High Voltage Ion Implant,HVII)期間保護FG尖端的氮化物間隔物可能減小 厚度或完全去除。另外，更薄的(或省略的)間隔物使HVII更靠近FG邊緣，因此可允許使用較低的HVII植入能量。
此外，實施例可改善程式化/抹除效率，從而可允許使用較低的操作電壓(如中電壓(medium voltage,MV)裝置，而非高電壓(high voltage,HV)裝置)。去除HV裝置可簡化製程流程(降低成本)且允許進一步的單元收縮。另外，所揭示的製程可在光微影術中提供對單元之改進控制。單元可對多晶矽2與多晶矽1重疊具有強烈的敏感性，使其成為Fab中之重要控制參數。所提議者可降低此對準之臨界性，因為多晶矽2與多晶矽1之耦合可單獨由側壁設置。多晶矽2之頂表面可藉由厚的氧化物層而與浮閘多晶矽1間隔開，例如，如下文討論之圖4所示。
一些實施例允許獨立於記憶體單元而改變多晶矽1之厚度或摻雜，例如，如對一多晶矽2-多晶矽1電容器之要求所定義的。相比之下，習知方式對這些多晶矽1浮閘參數設置一較窄邊界，該等參數一般經設置以達成於浮閘上方形成的橄欖球氧化物之特定形狀，從而形成尖的多晶矽1尖端用於抹除效率。
一個實施例提供一種形成一記憶體單元之方法，包括：於一基材上方形成一多晶矽層；形成一圖案化遮罩，該圖案化遮罩覆蓋該多晶矽層之一第一部分且暴露該多晶矽層之具有一平坦頂表面之一平頂第二部分；於該多晶矽層之該暴露的平頂第二部分上沉積一氧化物層；移除該多晶矽層之部分以界定包括該多晶矽層之該第二部分之一平頂浮閘；於該平頂浮閘及該氧化物層上方沉積一間隔層；以及 於與該平頂浮閘相鄰的該基材中進行一源極植入，其中該間隔層屏蔽該下伏平頂浮閘使其不受該源極植入。
該方法可在不進行浮閘熱氧化的情況下進行，習知技術中會進行浮閘熱氧化以於浮閘上方產生習知「橄欖球」氧化物。
在一些實施例中，使用高密度電漿(High Density Plasma,HDP)氧化物沉積，於該多晶矽層之該暴露的平頂第二部分上方沉積該氧化物層。
在一些實施例中，該氧化物層具有與該浮閘之該平坦頂表面接觸之一平坦底表面，及一平坦頂表面。進行一化學機械平坦化(chemical mechanical planarization,CMP)以界定該氧化物層之該平坦頂表面。
在一些實施例中，該浮閘具有至少一側壁，該側壁具有大致凹形形狀。該浮閘側壁之該大致凹形形狀可於該浮閘之一頂角處界定一銳角，其改善該記憶體單元之程式化或抹除效率。
在一些實施例中，該圖案化遮罩包含氮化物。另外，在一些實施例中，該間隔層包含厚度小於300Å(如範圍為150Å至250Å)之氮化物層。
該方法可進一步包括於該浮閘上方形成一字線及一單獨抹除閘。在一些實施例中，該字線與該浮閘重疊一第一距離，且該抹除閘與該浮閘重疊一第二距離，該第二距離實質上大於該第一距離。例如，該第二距離可為該第一距離之至少1.5倍、至少2倍、至少3倍、 至少4倍、至少5倍、至少6倍、至少7倍、至少8倍、至少9倍、或至少10倍大。
在一些實施例中，該記憶體單元包含一快閃記憶體，如SuperFlash記憶體單元。
其他實施例提供一種由上文揭示之製程形成之記憶體單元，例如，該製程包括：於一基材上方形成一多晶矽層；形成一圖案化遮罩，該圖案化遮罩覆蓋該多晶矽層之一第一部分且暴露該多晶矽層之具有一平坦頂表面之一平頂第二部分；於該多晶矽層之該暴露的平頂第二部分上沉積一氧化物層；移除該多晶矽層之部分以界定包括該多晶矽層之該第二部分之一平頂浮閘；於該平頂浮閘及該氧化物層上方沉積一間隔層；以及於與該平頂浮閘相鄰的該基材中進行一源極植入，其中該間隔層屏蔽該下伏平頂浮閘使其不受該源極植入。
因此，本發明之實施例提供一種記憶體單元，如快閃記憶體單元，其在不進行浮閘熱氧化的情況下形成，習知技術中會進行浮閘熱氧化以於浮閘上方產生習知「橄欖球氧化物」。
其他實施例提供一種如快閃記憶體單元之記憶體單元，其包括：一基材；一平頂浮閘，其形成於該基材上方且具有一平坦頂表面；一氧化物層，其形成於該平頂浮閘上方；及一摻雜源極區域，其位於與該浮閘相鄰的該基材中且在該浮閘下方部分地延伸。該記憶體單元可包括於該浮閘上方形成之一字線及一單獨抹除閘，其中該字線與該浮閘重疊一第一距離，且該抹除閘與該浮閘重疊一第二距離，該第二距離實質上大於該第一距離。
10A‧‧‧記憶體單元
10B‧‧‧記憶體單元
12‧‧‧基材
14‧‧‧浮閘
15‧‧‧尖端
16‧‧‧橄欖球氧化物
18‧‧‧多晶矽2閘極
20‧‧‧字線
22‧‧‧耦合閘
30‧‧‧多晶矽1層
32‧‧‧遮罩
100‧‧‧記憶體單元結構
102‧‧‧基材
104‧‧‧浮閘
106‧‧‧氧化物區域/氧化物蓋
108‧‧‧間隔層
200‧‧‧記憶體單元結構
202‧‧‧基材
204‧‧‧浮閘
205‧‧‧側壁
206‧‧‧氧化物區域/氧化物蓋
207‧‧‧上隅角/尖端
208‧‧‧間隔層
209‧‧‧垂直延伸區域
211‧‧‧氧化物層
220A‧‧‧側邊緣
220B‧‧‧側邊緣
300‧‧‧方法
在下文中，結合圖式來描述本揭露之例示性態樣，其中：圖1繪示一例示性習知記憶體單元之部分橫截面圖，該記憶體單元包括一多晶矽1浮閘、於浮閘上方形成之一「橄欖球氧化物」、及於浮閘上方部分地延伸之一共用多晶矽2程式化/抹除閘。
圖2A及圖2B繪示在各浮閘上方形成具有習知「橄欖球氧化物」之浮閘之習知製程期間於選定時間所取的例示性截面。
圖3繪示例示性鏡像的記憶體單元(如SuperFlash單元)，其包括兩個浮閘、於各浮閘上方形成之一字線、及於兩個浮閘上方形成之一共用抹除閘，其中該共用抹除閘下方之浮閘尖端可藉由習知處理步驟鈍化。
圖4繪示根據本發明之一個實施例之一例示性記憶體單元結構之橫截面圖，該記憶體單元結構包括具有一上覆平頂氧化物區域之一浮閘，該平頂氧化物區域包括一「橄欖球氧化物」及一額外氧化物沉積物。
圖5繪示根據一個實施例之用於形成如圖4所示之例示性記憶體單元結構之一例示性製程。
圖6繪示根據本發明之一個實施例之一例示性記憶體單元結構之橫截面圖，該記憶體單元結構包括具有一上覆平頂氧化物區域之一平頂浮閘。
圖7繪示根據一個實施例之用於形成如圖6所示之例示性記憶體單元結構之一例示性製程。
圖8繪示根據一個實施例之用於形成如圖6所示之例示性記憶體單元結構之另一例示性製程。
圖9繪示根據一個實施例之一例示性記憶體單元之橫截面圖，該記憶體單元包括一平頂浮閘、平頂浮閘上方之一平頂氧化物蓋、及於浮閘上方形成之一字線及抹除閘。
本申請案主張2018年1月2日提交之共同擁有的美國臨時專利申請案第62/613,036號之優先權，出於任何目的，其以引用方式併入本文中。
本揭露之實施例提供一種記憶體單元(如快閃記憶體單元)及一種用於形成具有至少一平頂浮閘及氧化物蓋(其亦可為平頂的)之記憶體單元之方法。該記憶體單元可在不進行浮閘熱氧化的情況下形成，習知技術中會進行浮閘熱氧化以於浮閘上方產生習知「橄欖球」氧化物。如本文中所討論，移除浮閘熱氧化之特徵及所得平頂浮閘及氧化物蓋可提供優於習知製程及記憶體單元之多種益處。
所揭示之概念可適用於任何適合類型的記憶體單元，如快閃記憶體單元。例如，所揭示之概念可適用於Microchip Technology Inc.(其總部位於2355 W.Chandler Blvd.,Chandler,Arizona 85224)製造之特定SuperFlash記憶體單元或此些記憶體單元之修改版本。
圖4繪示根據本發明之一實施例形成之一例示性記憶體單元結構100之橫截面圖。記憶體單元結構100包括於一基材102上方形成之一浮閘104、於浮閘104上方形成之一平頂氧化物區域或「氧化物蓋」106、及於浮閘104/氧化物106結構上方形成之一間隔層108(如氮化物層)。平頂氧化物區域106可藉由於一浮閘結構上方形成一「橄欖球氧化物」及後續氧化物沉積、且經處理以界定一平頂氧化物區域106而形成。圖4所示之例示性結構可適用於或合併入任何適合的記憶體單元，如SuperFlash或具有一或多個浮閘104之其他快閃記憶體單元。
圖5繪示形成如圖4所示之例示性記憶體單元結構100之一例示性方法150。在152，對基材102之一頂表面進行閘極氧化。在154，於基材102上方沉積一多晶矽1層。在156，於多晶矽1層102上方沉積氮化物層。在158，如藉由FG微影術及氮化物蝕刻製程，由多晶矽1層形成一浮閘結構。在160，進行FG多晶矽氧化，其可在浮閘結構上方形成一橄欖球狀氧化物且界定浮閘結構之凹形上表面。在162，於橄欖球狀氧化物上方進行HDP氧化物沉積。在164，可對HDP氧化物進行CMP，以界定圖4所示之平頂氧化物區域106。在166，可進行浮閘氮化物移除步驟。在168，可藉由移除所示浮閘104之側邊上之多晶矽1之部分而進行多晶矽1蝕刻以界定圖4所示之浮閘104之形狀。在170，可於該結構上方沉積一間隔層108。例如，間隔層108可包含厚度範圍為200Å至600Å、或300Å至500Å(如厚度為約400Å)之氮化物層。間隔層108可用於對準如高電壓離子植入 (High Voltage Ion Implant,HVII)源極植入之源極植入，以於基材102中形成一源極區域。間隔層108可以是在用於單元後續處理之源極植入後經移除之犧牲層，後續處理例如生長一穿隧氧化物層及沉積且蝕刻一多晶矽2層以形成一字線、抹除閘及/或其他程式化或抹除節點。
圖6繪示根據本發明之一個實施例的另一例示性記憶體單元結構200之部分，該記憶體單元結構具有一平頂浮閘204及於平頂浮閘204上方形成之一平頂氧化物蓋或「柱釘(stud)」區域206。平頂浮閘204及上覆平頂氧化物蓋206可以任何適合之方式形成，例如使用如下文討論之圖7或圖8所示之方法形成。
如圖6所示，形成記憶體單元結構200(如，使用圖7或圖8所示之方法)之製程可形成凹形浮閘側壁205，其可界定浮閘204之銳角(<90度)或凹曲(reentrant)上隅角或「尖端(tip)」207，其可提高記憶體單元之抹除及/或程式化效率。浮閘側壁205可由於應力、氧化物生長時的流體流動、及/或氧化製程本身而變為凹形。
此外，在此製程中形成之氧化物蓋206可相對於側壁氧化物層211向內偏移，從而於浮閘204之上隅角207附近界定氧化物區域206中之一段差(step)。由於此段差，氧化物206上方沉積之氮化物間隔物208可界定於浮閘之上隅角上方對準之垂直延伸區域209，其用作防止源極植入摻雜物不向下穿透入浮閘多晶矽204之屏障，藉此維持浮閘尖端207之銳度。
圖7繪示根據一例示性實施例之形成如圖6所示之例示性記憶體單元結構200之一例示性方法250。在252，對基材202之一 頂表面進行閘極氧化。在254，於基材202上方沉積一多晶矽1層。在256，於多晶矽1層202上方沉積氮化物層。在258，如藉由FG微影術及氮化物蝕刻製程，由多晶矽1層形成一平頂浮閘結構。在260，直接對平頂浮閘結構進行HDP氧化物沉積。因此，不同於形成圖4所示之單元結構100之例示性方法150(圖5)，在此實施例中，可省略於浮閘結構上方形成一橄欖球狀氧化物之PG多晶矽氧化步驟(上文所討論之方法150之步驟160)。在262，可對HDP氧化物進行CMP，以界定圖4所示之平頂氧化物區域206。在264，可進行浮閘氮化物移除步驟。在266，可藉由移除所示浮閘204之側邊上之多晶矽1之部分而進行多晶矽1蝕刻以界定圖4所示之浮閘204之形狀。
在268，可於該結構上沉積一間隔層208。由於減少的氧化物收縮(pullback)，相較於用於形成圖4所示之記憶體單元結構100之間隔層108，間隔層208之所需或最優厚度可減小，如上文所討論。例如，間隔層208可包含厚度範圍為100Å至400Å、或150Å至300Å(如厚度為約200Å)之氮化物層。在270，可進行高電壓離子植入(High Voltage Ion Implant,HVII)源極植入，以於基材202中形成可與間隔層208自對準之一源極植入區域。例如，取決於間隔層208之各區域之相對尺寸及/或HVII源極植入之強度/功率，源極植入可藉由間隔層208所界定之一外側邊緣而自對準，如圖6所示之側邊緣220A或220B。間隔層208可用於對準如高電壓離子植入(High Voltage Ion Implant,HVII)源極植入之源極植入，以於基材202中形成一源極區域。此外，如上文所討論，間隔層208可包括於浮閘之上隅角上方 對準之垂直延伸區域209，其用作防止源極植入摻雜物不向下穿透入浮閘多晶矽204之屏障，藉此維持浮閘尖端207之銳度。間隔層208可以是在用於單元後續處理之HVII源極植入後經移除之犧牲層，後續處理例如生長一穿隧氧化物層及沉積且蝕刻一多晶矽2層以形成一字線、抹除閘及/或其他程式化或抹除節點。
圖8繪示根據一例示性實施例之形成如圖6所示之例示性記憶體單元結構200之另一例示性方法300。在302，對基材202之一頂表面進行閘極清潔氧化。在304，於基材202上方沉積一FG多晶矽(多晶矽1)層。在306，進行FG多晶矽植入。在308，進行FG氮化物清潔及沉積。在310，形成一FG光阻劑。在312，進行FG氮化物蝕刻。在314，進行單元電壓臨界(voltage threshold,Vt)植入。在316，進行抗蝕劑剝離。在318，進行濕式清潔。在320，進行FG多晶矽氧化物清潔。
在322，以選定氧化物厚度，於浮閘結構上方進行HDP氧化物沉積，厚度例如範圍為1000Å至2500Å，或1300Å至2000Å，或1500Å至1800Å，例如厚度為約1650Å。在324，進行FG氧化物CMP至例如留下約1200Å氮化物層的深度。在326，可進行FG氮化物移除，如電漿蝕刻以移除1200Å之氮化物厚度。在328，可進行FG注滿植入(top up implant)。在330，進行濕式清潔。在332，形成多晶矽-氧化物-多晶矽(poly oxide poly,POP)光阻劑。在334，進行FG/POP蝕刻及原位灰化步驟。在336，進行抗蝕劑剝離。在338，於 該結構上方沉積FG氮化物間隔物。在340，形成高電壓離子植入(High Voltage Ion Implant,HVII)光阻劑。
在342，進行HVII源極植入。如上文所討論，FG氮化物間隔物可包括於浮閘之上隅角上方對準之垂直延伸區域209，其用作防止HVII摻雜物不向下穿透入FG多晶矽之屏障，藉此維持浮閘尖端之銳度。在344，進行抗蝕劑剝離。在346，移除FG氮化物間隔物以進行單元之後續處理。例如，穿隧氧化物層可生長於結構上方，之後沉積並蝕刻多晶矽2層，以形成一字線、抹除閘、及/或其他程式化或抹除節點。
圖9繪示一記憶體單元300之部分，其包括圖6所示之記憶體單元結構200、於浮閘204之一第一側上方延伸之一字線310、及於浮閘204之一第二側上方部分地延伸之一抹除閘312。字線310及抹除閘312可以任何適合之方式形成，如藉由於結構上方生長一穿隧氧化物314且沉積並蝕刻一多晶矽2層以界定字線310及抹除閘312。
如圖所示，抹除閘312與浮閘204之重疊距離(「EG/FG重疊」)可實質上大於字線310與浮閘204之重疊距離(「WL/FG重疊」)。例如，EG/FG重疊可為該WL/FG重疊之至少1.5倍、至少2倍、至少3倍、至少4倍、至少5倍、至少6倍、至少7倍、至少8倍、至少9倍、或至少10倍大。在平頂浮閘204上方之此不對稱程式化/抹除FG重疊可提供特定益處。例如，除了減少WL/FG重疊，減小浮閘204之高度/厚度(TFG)及/或摻雜可減少字線(多晶矽2)310與浮閘(多晶矽1)204之間的非所要側壁耦合。又 例如，除了增加EG/FG重疊，減小氧化物蓋高度/厚度(TOC)可增加抹除閘(多晶矽2)312與浮閘(多晶矽1)304之間的耦合。因此，平頂FG單元300可允許對多晶矽1厚度(TFG)及/或摻雜以及氧化物蓋厚度TOC之獨立控制。此外，所揭示之技術允許獨立地最優化記憶體單元中程式化及抹除效率。
已根據一或多個較佳實施例描述了本發明，且應理解除了已明確陳述者之外的許多等同物、替代物、變化及修改(例如，製造方法，製程界定產物(product by process)等等)亦是可能的，並在本發明之範圍內。
Claims (20)
- 一種形成一記憶體單元之方法，該方法包含：於一基材上方形成一多晶矽層；形成一圖案化遮罩，該圖案化遮罩覆蓋該多晶矽層之一第一部分且暴露該多晶矽層之具有一平坦頂表面之一平頂第二部分；於該多晶矽層之暴露的該平頂第二部分上方沉積一氧化物層；移除該多晶矽層之部分以界定包括該多晶矽層之該第二部分之一平頂浮閘；於該平頂浮閘及該氧化物層上方沉積一間隔層；及於與該平頂浮閘相鄰的該基材中進行一源極植入，其中該間隔層屏蔽下伏之該平頂浮閘使其不受該源極植入。
- 如請求項1之方法，其中該方法係在不進行一浮閘熱氧化的情況下進行。
- 如請求項1之方法，其中該氧化物層具有一與該浮閘之該平坦頂表面接觸之平坦底表面，及一平坦頂表面。
- 如請求項1之方法，其包含進行一化學機械平坦化(chemical mechanical planarization,CMP)以界定該氧化物層之該平坦頂表面。
- 如請求項1之方法，其中該浮閘具有至少一側壁，該側壁具有一大致凹形形狀。
- 如請求項5之方法，其中該浮閘側壁之該大致凹形形狀於該浮閘之一頂角處界定一銳角，其改善該記憶體單元之程式化或抹除效率。
- 如請求項1之方法，其中該間隔層包含具有小於300Å之厚度之氮化物層。
- 如請求項1之方法，其進一步包含於該浮閘上方形成一字線及一單獨抹除閘。
- 如請求項8之方法，其中該字線與該浮閘重疊一字線重疊距離，且該抹除閘與該浮閘重疊一抹除閘第二距離，該抹除閘第二距離實質上大於該字線重疊距離。
- 如請求項9之方法，其中該抹除閘重疊距離是該字線重疊距離之至少三倍大。
- 如請求項1之方法，其中該記憶體單元包含一快閃記憶體單元。
- 一種由一製程形成之記憶體單元，該製程包含：於一基材上方形成一多晶矽層；形成一圖案化遮罩，該圖案化遮罩覆蓋該多晶矽層之一第一部分且暴露該多晶矽層之具有一平坦頂表面之一平頂第二部分；於該多晶矽層之暴露的該平頂第二部分上方沉積一氧化物層；移除該多晶矽層之部分以界定包括該多晶矽層之該第二部分之一平頂浮閘；於該平頂浮閘及該氧化物層上方沉積一間隔層；以及於與該平頂浮閘相鄰的該基材中進行一源極植入，其中該間隔層屏蔽下伏之該平頂浮閘使其不受該源極植入。
- 如請求項12之記憶體單元，其中該記憶體單元係在不進行一浮閘熱氧化的情況下形成。
- 如請求項12之記憶體單元，其中該浮閘側壁之該大致凹形形狀於該浮閘之一頂角處界定一銳角，其改善該記憶體單元之程式化或抹除效率。
- 如請求項12之記憶體單元，其中形成該記憶體單元之該製程進一步包含於該浮閘上方形成一字線及一單獨抹除閘。
- 一種快閃記憶體單元，其包含：一基材；一平頂浮閘，其形成於該基材上方且具有一平坦頂表面；一氧化物層，其形成於該平頂浮閘上方；一摻雜源極區域，其位於與該浮閘相鄰的該基材中且在該浮閘下方部分地延伸。
- 如請求項16之快閃記憶體單元，其中該氧化物層是平頂的。
- 如請求項16之快閃記憶體單元，其中該浮閘側壁之該大致凹形形狀於該浮閘之一頂角處界定一銳角。
- 如請求項16之快閃記憶體單元，其進一步包含於該浮閘上方形成之一字線及一單獨抹除閘。
- 如請求項19之快閃記憶體單元，其中該字線與該浮閘重疊一第一距離，且該抹除閘與該浮閘重疊一第二距離，該第二距離實質上大於該第一距離。
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