KR20090020205A - 액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리소자 및 그 제조 방법. - Google Patents

액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리소자 및 그 제조 방법. Download PDF

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Abstract

액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리 소자 및 그 제조 방법에서, 상기 액티브 패턴 구조물은 기판으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴과, 상기 기판으로부터 돌출되고 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴 및 상기 제1 액티브 패턴과 제2 액티브 패턴 사이에 생성된 트렌치 내부에 구비되는 소자 분리막 패턴을 포함한다. 상기 액티브 패턴 구조물은 액티브 패턴들이 상부면 단차를 갖는다. 그러므로, 상기 액티브 패턴 구조물의 각 액티브 패턴에 형성되는 전극들에 의한 간섭을 감소시킬 수 있다.

Description

액티브 패턴 구조물 및 그 형성 방법, 비휘발성 메모리 소자 및 그 제조 방법.{Structure of active pattern and method of forming the same, non-volatile memory device and method of manufacturing the same}
본 발명은 액티브 패턴 구조물 및 그 형성 방법과, 비휘발성 메모리 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는, NAND 플래시 메모리 소자에 적합한 액티브 패턴 구조물 및 그 형성 방법과, NAND 플래시 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자는 일반적으로 DRAM(Dynamic Random Access Memory) 장치 및 SRAM(Static Random Access Memory) 장치와 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile) 메모리 소자와 시간이 지나도 그 데이터를 계속하여 유지할 수 있는 비휘발성(non-volatile) 메모리 소자로 크게 구분할 수 있다. 이러한 비휘발성 메모리 소자로서 전기적으로 데이터의 입·출력이 가능한 EEPROM(Electrically Erasable and Programmable ROM) 및 플래시(flash) 메모리 소자가 개발되어 있다. 상기 플래시 메모리 소자는 고속으로 전기적 소거가 가능한 EEPROM 장치의 진보된 형태로서, F-N 터널링(Fowler-Nordheim tunneling) 또는 열 전자 주입(hot electron injection)에 의해 전기적으로 데이터의 입·출력을 제어하는 장치이다.
상기 플래시 메모리 소자는 크게 NAND 플래시 메모리 소자와 NOR 플래시 메모리 소자로 구분할 수 있다. 상기 NOR 플래시 메모리 소자는 고속 동작에 유리한 반면, 상기 NAND 플래시 메모리 소자는 고집적화에 유리하다.
상기 NAND 플래시 메모리 소자는 프로그래밍 및 소거 속도가 빠르고, 낮은 전압 하에서 프로그래밍 및 소거 동작이 수행될 수 있어야 한다. 이를 위하여, 상기 NAND 플래시 메모리 소자의 각 단위 셀들은 높은 커플링율을 가져야 한다. 상기 커플링율을 상승시키기 위해서는 셀 내에 포함되는 전하 저장막 패턴과 콘트롤 게이트 패턴 사이에 높은 커패시턴스를 갖도록 하여야 하고, 상기 전하 저장막 패턴과 기판 사이에는 낮은 커패시턴스를 갖도록 하여야 한다.
한편, 상기 NAND 플래시 메모리 소자의 집적도가 높아짐에 따라 소자 내에 포함되는 각 셀들이 매우 인접하게 형성된다. 그러므로, 이웃하는 셀들 간의 간섭이 발생하게 된다. 즉, 상기 각 셀들 간의 간격이 감소하게 됨으로써 상기 셀에 포함되어 있는 전하 저장막 패턴들 사이에 기생 커패시턴스가 더욱 급격하게 증가하게 되고, 이로 인해 선택된 특정 셀을 프로그래밍할 때 상기 셀과 이웃하는 셀의 문턱 전압이 함께 높아지는 등의 문제가 발생하게 된다. 상기와 같이, 이웃하는 셀의 문턱 전압이 상승하는 경우, 상기 이웃하는 셀의 데이터를 정확하게 판독하지 못하여 셀의 동작 불량이 발생될 수 있다.
설명한 것과 같이, 상기 셀에서 전하 저장막 패턴과 콘트롤 게이트 패턴 사 이에 높은 커패시턴스를 갖도록 하기 위해서는 상기 전하 저장막 패턴의 표면적이 충분히 넓어야 한다. 그러므로, 상기 전하 저장막 패턴의 표면적을 증가시켜 셀의 커플링율을 높이기 위해서는, 상기 전하 저장막 패턴의 두께가 충분하게 두꺼운 것이 바람직하다.
이와는 달리, 상기 이웃하는 셀들 간의 간섭을 감소시키기 위해서는, 이웃하는 전하 저장막 패턴들이 서로 대향하는 부위의 면적이 감소되어야 한다. 이를 위해서는, 상기 전하 저장막 패턴의 두께가 얇은 것이 바람직하다.
이와같이, 상기 셀의 커플링율과 간섭(disturbance)은 서로 트레이드 오프 관계에 있다. 때문에, 상기 셀의 커플링율을 높이면서도 이웃하는 셀과의 간섭이 감소될 수 있도록 셀을 구현하는 것이 용이하지 않다.
본 발명의 목적은 반도체 소자를 제조하기에 적합한 액티브 패턴 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 액티브 패턴 구조물을 제조하는 방법을 제공하는데 있다.
본 발명의 다른 목적은 셀들 간의 간섭이 감소되는 비휘발성 메모리 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 비휘발성 메모리 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 액티브 패턴 구조물로, 기판으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴과, 상기 기판으로부터 돌출되고 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴 및 상기 제1 액티브 패턴과 제2 액티브 패턴 사이에 생성된 트렌치 내부에 구비되는 소자 분리막 패턴을 포함한다.
상기 제1 액티브 패턴 및 제2 액티브 패턴은 서로 이웃하며, 반복적으로 배치될 수 있다.
상기 제1 상부면은 상기 제2 상부면보다 높게 위치할 수 있다.
구체적으로, 상기 제1 상부면은 상기 제2 상부면보다 30 내지 2000Å 높게 위치할 수 있다.
상기 제1 액티브 패턴에는 제1 반도체 단위 소자가 구비되고, 상기 제2 액티브 패턴에는 제2 반도체 단위 소자가 구비될 수 있다.
상기 제1 액티브 패턴, 제2 액티브 패턴 및 소자 분리막 패턴은 각각 제1 방향으로 연장되는 라인 형상을 가질 수 있다.
상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 액티브 패턴의 상부면보다 더 높게 위치할 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 액티브 패턴 구조물의 형성 방법으로, 기판의 일부 표면을 식각하여 개구부를 형성한다. 상기 개구부의 양측 가장자리 부위를 식각하여, 제1 상부면을 갖는 제1 액티브 패턴, 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이 부위에 트렌치를 생성시킨다. 다음에, 상기 생성된 트렌치 내부를 채우도록 소자 분리막 패턴을 형성한다.
상기 개구부의 폭은 형성하고자 하는 2개의 소자 분리막 패턴의 폭 및 제2 액티브 패턴의 폭의 합과 동일하도록 형성된다.
상기 개구부를 형성하기 위하여, 상기 제1 액티브 패턴에 해당하는 기판을 덮는 제1 마스크 패턴을 형성한다. 다음에, 상기 제1 마스크 패턴을 식각 마스크로 사용하여 기판 표면을 일부 식각한다.
상기 개구부의 양측 가장자리 부위를 식각하기 위한 제2 마스크 패턴을 형성할 수 있다.
상기 제2 마스크 패턴을 형성하기 위하여, 상기 제1 마스크 패턴 사이에 갭이 생성되도록 하면서, 상기 제1 마스크 패턴 및 개구부의 표면을 따라 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 갭 내부를 채우도록 제2 절연막을 형성한다. 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 제2 절연막 및 제1 절연막을 연마시켜 제1 절연막 패턴 및 제2 절연막 패턴을 형성한다. 다음에, 상기 제1 마스크 패턴 및 제2 절연막 패턴 사이에 위치하는 제1 절연막 패턴을 선택적으로 제거하여 상기 개구부 내부면 일부를 덮는 제2 마스크 패턴을 형성한다.
상기 소자 분리막 패턴을 형성하기 위하여, 상기 트렌치 내부를 채우면서 상기 제1 및 제2 마스크 패턴을 덮도록 소자 분리막을 형성한다. 상기 제1 및 제2 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막을 연마한다. 다음에, 상기 제1 및 제2 마스크 패턴을 제거한다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자는, 기판으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴과, 상기 기판으로부터 돌출되고 상기 제1 액티브 패턴과 다른 높이의 제2 상부면 높이를 갖는 제2 액티브 패턴과, 상기 제1 액티브 패턴과 제2 액티브 패턴 사이에 생성된 트렌치 내부에 구비되는 소자 분리막 패턴과, 상기 제1 액티브 패턴 상에 배치되는 제1 터널 산화막 패턴 및 제1 전하 저장막 패턴과, 상기 제2 액티브 패턴 상에 배치되는 제2 터널 산화막 패턴 및 제2 전하 저장막 패턴과, 상기 소자 분리막 패턴, 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴 상에 구비되는 유전막 패턴 및 콘트롤 게이트 전극을 포함한다.
상기 제1 액티브 패턴의 제1 상부면은 상기 제2 액티브 패턴의 제2 상부면보다 높게 위치할 수 있다.
상기 제1 전하 저장막 패턴의 저면은 상기 제2 전하 저장막 패턴의 상부면보다 높게 위치하는 것이 바람직하다.
상기 제1 전하 저장막 패턴의 두께는 상기 제2 전하 저장막 패턴의 두께와 동일할 수 있다.
이와는 달리, 상기 제1 전하 저장막 패턴의 두께는 상기 제2 전하 저장막 패턴의 두께와 서로 다를 수 있다.
상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 액티브 패턴의 상부면보다 더 높게 위치할 수 있다.
상기 소자 분리막 패턴은 상기 제1 및 제2 액티브 패턴 상에 각각 형성되는 제1 및 제2 전하 저장막 패턴의 측벽을 덮도록 형성될 수 있다.
상기 제2 전하 저장막 패턴상에는 상기 소자 분리막 패턴에 의해 리세스부가 생성되고, 상기 리세스부의 상부 폭이 하부 폭에 비해 넓게 되도록 상기 소자 분리막 패턴의 상부면이 굴곡을 가질 수 있다.
상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 동일한 물질로 이루어질 수 있다.
상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 폴리실리콘으로 이루어질 수 있다.
이와는 달리, 상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 실리콘 질화물, 나노 크리스탈, 금속 산화물, 금속 질화물로 이루어지는 군에서 선택된 어느 하나로 이루어질 수 있다.
상기 제1 전하 저장막 패턴으로 사용될 수 있는 금속 질화물은 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다.
상기 유전막 패턴은 고유전율을 갖는 금속 산화물, 또는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 물질로 이루어질 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시예에 따른 비휘발성 메모리 소자의 제조 방법으로, 기판의 일부 표면을 식각하여 개구부를 형성한다. 상기 개구부의 양측 가장자리 부위를 식각하여, 제1 상부면을 갖는 제1 액티브 패턴, 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이 부위에 트렌치를 생성시킨다. 상기 생성된 트렌치 내부를 채우도록 소자 분리막 패턴을 형성한다. 상기 제1 및 제2 액티브 패턴 상에 각각 제1 및 제2 터널 산화막 패턴을 형성한다. 상기 제1 및 제2 터널 산화막 패턴 상에 각각 예비 제1 전하 저장막 패턴 및 예비 제2 전하 저장막 패턴을 형성한다. 상기 소자 분리막 패턴, 예비 제1 전하 저장막 패턴 및 예비 제2 전하 저장막 패턴 상에 유전막 및 콘트롤 게이트 전극막을 형성한다. 다음에, 상기 콘트롤 게이트 전극막, 유전막, 예비 제1 전하 저장막 패턴, 예비 제2 전하 저장막을 패터닝하여, 제1 전하 저장막 패턴, 제2 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 형성한다.
상기 개구부의 폭은 2개의 소자 분리막 패턴의 폭 및 제2 액티브 패턴의 폭 의 합과 동일하다.
상기 개구부를 형성하기 위하여, 상기 제1 액티브 패턴에 해당하는 기판을 덮는 제1 마스크 패턴을 형성한다. 상기 제1 마스크 패턴을 식각 마스크로 사용하여 기판 표면을 일부 식각한다.
상기 개구부의 양측 가장자리 부위를 식각하기 위한 제2 마스크 패턴을 형성하는 단계를 더 포함할 수 있다.
상기 제2 마스크 패턴을 형성하기 위하여, 상기 제1 마스크 패턴 사이에 갭이 생성되도록 하면서, 상기 제1 마스크 패턴 및 개구부의 표면을 따라 제1 절연막을 형성한다. 상기 제1 절연막 상에 상기 갭 내부를 채우도록 제2 절연막을 형성한다. 상기 제1 마스크 패턴의 상부면이 노출되도록 상기 제2 절연막 및 제1 절연막을 연마시켜 제1 절연막 패턴 및 제2 절연막 패턴을 형성한다. 다음에, 상기 제1 마스크 패턴 및 제2 절연막 패턴 사이에 위치하는 제1 절연막 패턴을 선택적으로 제거하여 상기 개구부 내부면 일부를 덮는 제2 마스크 패턴을 형성한다.
상기 소자 분리막 패턴을 형성하기 위하여, 상기 트렌치 내부를 채우면서 상기 제1 및 제2 마스크 패턴을 덮도록 소자 분리막을 형성한다. 상기 제1 및 제2 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막을 연마한다. 다음에, 상기 제1 및 제2 마스크 패턴을 제거한다.
상기 제1 및 제2 마스크 패턴의 상부면은 형성하고자하는 제1 전하 저장막 패턴의 상부면보다 높게 위치하는 것이 바람직하다.
상기 예비 제1 및 제2 전하 저장막 패턴을 형성하기 위하여, 상기 소자 분리 막 패턴 사이에 생성된 갭 내부를 채우면서 상기 소자 분리막 패턴 상에 전하 저장막을 형성한다. 상기 소자 분리막 패턴의 상부면이 노출되도록 상기 전하 저장막을 연마하여 상기 제1 액티브 패턴 상에 예비 제1 전하 저장막 패턴과, 상기 제2 액티브 패턴 상에 예비 제2 전하 저장막 패턴을 형성한다. 상기 예비 제1 전하 저장막 패턴을 덮는 마스크 패턴을 형성한다. 다음에, 상기 예비 제2 전하 저장막 패턴의 일부를 식각한다.
또한, 식각된 상기 예비 제2 전하 저장막 패턴 상에 상부폭이 하부폭에 비해 넓은 리세스부가 생성되도록, 상기 예비 제2 전하 저장막 패턴 측벽 상으로 노출되어 있는 소자 분리막 패턴의 측벽을 일부 제거할 수도 있다.
상기 전하 저장막은 폴리실리콘으로 이루어질 수도 있다.
이와는 달리, 상기 전하 저장막은 실리콘 질화물, 나노 크리스탈, 금속 산화물 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나로 이루어질 수도 있다.
상기 전하 저장막으로 사용될 수 있는 금속 질화물은 티타늄 질화물 및 탄탈륨 질화물 등을 들 수 있다.
상기 유전막은 고유전율을 갖는 금속 산화물, 또는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 물질을 사용하여 형성할 수 있다.
설명한 것과 같이, 이웃하는 액티브 패턴과 상부면 단차를 갖도록 액티브 패턴 구조물이 형성된 경우, 상기 액티브 패턴 상에 형성되는 단위 소자들 사이에서 생성되는 기생 커패시턴스가 감소된다. 특히, 상기 액티브 패턴 구조물에 NAND 플 래시 메모리 소자의 메모리 셀들이 형성되는 경우에는, 각 셀에 포함되는 전하 저장막 패턴이 이웃 셀의 전하 저장막 패턴과 서로 대향하지 않는다. 때문에, 이웃하는 셀들 사이에서 발생되는 기생 커패시턴스를 감소시킬 수 있으며, 상기 기생 커패시턴스에 의해 야기되는 동작 불량을 감소시킬 수 있다. 따라서, 상기 비휘발성 메모리 소자의 동작 특성을 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들에 대해 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 액티브 패턴 구조물을 나타내는 단면도이 다.
도 1을 참조하면, 기판(10)으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴(10a)이 구비된다. 또한, 상기 기판(10)으로부터 돌출되고 상기 제1 액티브 패턴(10a)과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴(10b)이 구비된다. 예를 들어, 상기 제1 액티브 패턴(10a)의 제1 상부면은 상기 제2 액티브 패턴(10b)의 제2 상부면보다 높을 수 있다.
또한, 상기 제1 및 제2 상부면의 높이 차이는 상기 제1 및 제2 액티브 패턴(10a, 10b) 상에 형성되는 단위 소자들에 의해 발생되는 기생 커패시턴스를 감소시킬 수 있을 정도인 것이 바람직하다. 상기 제1 및 제2 상부면의 높이 차이가 30Å보다 작으면 상기 기생 커패시턴스를 감소시키기가 어렵고, 상기 제1 및 제2 상부면의 높이 차이가 2000Å보다 크면 상기 제1 및 제2 액티브 패턴(10a, 10b)간의 단차로 인해 상기 제1 및 제2 액티브 패턴(10a, 10b) 상에 셀을 형성하는 것이 용이하지 않다. 따라서, 상기 제1 및 제2 상부면의 높이 차이는 30 내지 2000Å인 것이 바람직하다. 그러나, 상기 제1 및 제2 상부면 높이 차이는 상기 범위 내에 한정되지 않는다.
상기 제1 및 제2 액티브 패턴(10a, 10b)은 서로 번갈아 가면서 반복하여 배치된다. 예를들어, 홀수번째 액티브 패턴들은 상대적으로 높은 단차를 갖는 제1 액티브 패턴(10a)이 되고, 짝수번째 액티브 패턴들은 상대적으로 낮은 단차를 갖는 제2 액티브 패턴(10b)이 된다. 그러나, 이와는 달리 홀수번째 액티브 패턴들은 상대적으로 높은 단차를 갖는 제1 액티브 패턴이 되고, 짝수번째 액티브 패턴들은 상 대적으로 낮은 단차를 갖는 제2 액티브 패턴이 될 수도 있다.
상기 제1 액티브 패턴(10a)과 제2 액티브 패턴(10b) 사이에는 소자 분리용 트렌치(18)가 생성되어 있다. 즉, 상기 기판(10)의 일부분이 식각됨으로써 소자 분리용 트렌치(18)가 생성되고, 상기 생성된 소자 분리용 트렌치(18)에 의해 상기 제1 및 제2 액티브 패턴(10a, 10b)이 정의된다.
상기 소자 분리용 트렌치(18) 내부에는 소자 분리막 패턴(20)이 구비된다. 상기 소자 분리막 패턴(20)의 상부면은 상기 제1 및 제2 액티브 패턴(10a, 10b)의 상부면보다는 높게 위치한다. 따라서, 상기 소자 분리막 패턴(20)은 상기 제1 및 제2 액티브 패턴(10a, 10b)으로부터 돌출되는 형상을 갖는다. 또한, 상기 소자 분리막 패턴(20)은 상기 제1 및 제2 액티브 패턴(10a, 10b)은 측벽 부위를 덮음으로써 상기 제1 및 제2 액티브 패턴(10a, 10b)의 측벽은 노출되지 않고 상부면만이 노출된다.
도시하지는 않았지만, 상기 제1 액티브 패턴(10a)에는 제1 단위 소자가 구비될 수 있고, 상기 제2 액티브 패턴(10b)에는 제2 단위 소자가 구비될 수 있다. 상기 제1 및 제2 액티브 패턴(10a, 10b)에 형성되는 제1 및 제2 단위 소자는 동일한 단위 소자일 수 있다. 상기 제1 및 제2 액티브 패턴(10a, 10b)에 형성되는 단위 소자 내에는 전극이 포함될 수 있다.
상기 제1 액티브 패턴(10a), 제2 액티브 패턴(10b) 및 소자 분리막 패턴(20)은 각각 제1 방향으로 연장되는 라인 형상을 가질 수 있다. 이 경우, 상기 제1 및 제2 액티브 패턴(10a, 10b) 상에는 NAND 플래시 메모리 소자의 셀이 형성될 수 있 다.
상기에서 설명한 것과 같이, 본 실시예에 따른 액티브 패턴 구조물은 소자 분리막 패턴에 의해 구분되는 이웃하는 액티브 패턴들이 서로 다른 높이의 상부면을 갖게된다. 따라서, 상기 액티브 패턴들에 소자들을 형성하는 경우 각 소자들 내에 포함되는 전극들 사이에 단차가 생성된다. 때문에, 상기 전극들이 서로 대향함으로써 발생되는 기생 커패시턴스를 감소시킬 수 있다.
도 2 내지 도 4는 도 1에 도시된 본 발명의 실시예 1에 따른 액티브 패턴 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 기판(10) 상에 제1 마스크 패턴(12)을 형성한다. 상기 제1 마스크 패턴(12)은 패드 산화막 패턴(도시안됨) 및 실리콘 질화막 패턴(도시안됨)이 적층된 형태를 가질 수 있다. 이 때, 상기 제1 마스크 패턴(12)은 상대적으로 높은 상부면을 갖는 제1 액티브 패턴의 형성 부위에 위치하도록 한다. 따라서, 상기 제1 마스크 패턴(12)은 형성하고자 하는 제1 액티브 패턴의 사이즈와 동일한 사이즈를 갖는다.
상기 제1 마스크 패턴(12)을 식각 마스크로 사용하여 상기 기판(10)을 식각함으로써 개구부(14)를 형성한다. 이 때, 형성하고자하는 제1 액티브 패턴 및 제2 액티브 패턴의 상부면 높이 차이와 동일한 두께만큼 상기 기판(10)을 식각한다.
상기 기판(10)을 30Å보다 얇은 두께만큼 식각하는 경우, 제1 및 제2 액티브 패턴 사이의 높이 차이가 작아 상기 액티브 패턴들의 높이 차이에 따른 효과를 기 대하기가 어렵고, 상기 기판(10)을 2000Å이상의 두께만큼 식각하는 경우, 제1 및 제2 액티브 패턴 사이의 단차로 인해 상기 제1 및 제2 액티브 패턴에 단위 소자를 형성하는 것이 용이하지 않다. 그러므로, 상기 개구부(14)를 형성하는 공정에서, 상기 기판(10)을 30 내지 2000Å만큼 식각하는 것이 바람직하다.
후속에 진행되는 공정을 통해, 상기 개구부(14) 내부에는 소자 분리막 패턴 및 제2 액티브 패턴이 각각 형성된다. 따라서, 상기 개구부(14)는 그 내부 폭이 상기 소자 분리막 패턴의 폭 및 제2 액티브 패턴의 폭의 합과 동일하게 되도록 형성되어야 한다.
또한, 상기 제1 및 제2 액티브 패턴에 동일한 단위 소자들이 형성되도록 하기 위해서, 상기 제1 및 제2 액티브 패턴은 동일한 폭을 갖는 것이 바람직하다. 상기 제1 및 제2 액티브 패턴이 동일한 폭을 갖고, 상기 소자 분리막 패턴 형성 영역을 확보하기 위해서, 상기 개구부(14)의 폭은 적어도 상기 제1 마스크 패턴(12) 폭의 2.5배보다는 넓게 형성되는 것이 바람직하다. 구체적으로, 상기 개구부(14)의 폭은 상기 제1 마스크 패턴(12) 폭의 2.5 내지 3.5 배인 것이 바람직하며, 3배의 폭을 갖는 것이 가장 바람직하다. 상기 개구부(14)의 폭이 상기 제1 마스크 패턴(12) 폭의 3배가 되는 경우에는 상기 제1 및 제2 액티브 패턴 및 소자 분리막 패턴의 폭이 모두 동일하게 되도록 형성할 수 있다.
도 3을 참조하면, 상기 개구부(14)의 중심 부위를 덮는 제2 마스크 패턴(16)을 형성한다. 이 때, 상기 제2 마스크 패턴(16)의 상부면 높이는 상기 제1 마스크 패턴(12)의 상부면 높이와 동일한 것이 바람직하다. 도시하지는 않았지만, 상기 제 2 마스크 패턴(16)은 실리콘 산화물과 실리콘 질화물이 적층된 형상을 가질 수 있다.
다음에, 상기 제1 및 제2 마스크 패턴(12, 16)을 식각 마스크로 사용하여 노출된 상기 개구부(14)저면 부위의 기판(10)을 식각함으로써 소자분리용 트렌치(18)를 형성한다.
상기 소자 분리용 트렌치(18)를 형성함으로써, 상기 소자 분리용 트렌치(18)의 양측으로 제1 상부면을 갖는 제1 액티브 패턴(10a)과 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴(10b)이 각각 형성된다. 본 실시예에서는, 상기 개구부(14)의 저면 부위가 상기 제2 액티브 패턴(10b)의 상부면이 되기 때문에, 상기 제2 액티브 패턴(10b)의 제2 상부면은 상기 제1 액티브 패턴(10a)의 제1 상부면에 비해 낮게 위치하게 된다.
도 4를 참조하면, 상기 소자 분리용 트렌치(18) 내부를 채우면서 상기 제1 및 제2 액티브 패턴(10a, 10b) 상에 소자 분리막(도시안됨)을 형성한다. 상기 소자 분리막은 실리콘 산화물로 이루어질 수 있다.
상기 제1 및 제2 마스크 패턴(12, 16)의 상부면이 노출되도록 상기 소자 분리막을 화학기계적으로 연마하여 소자 분리막 패턴(20)을 형성한다.
다음에, 상기 제1 및 제2 마스크 패턴(12, 16)을 제거함으로써, 상기 제1 및 제2 액티브 패턴(10a, 10b)을 노출시킨다.
상기 공정을 수행하면, 상기 제1 액티브 패턴(10a)과, 상기 제1 액티브 패턴의 상부면과 다른 높이의 상부면을 갖는 제2 액티브 패턴(10b)과, 상기 제1 및 제2 액티브 패턴(10a, 10b) 사이에 상기 제1 및 제2 액티브 패턴(10a, 10b)의 상부면보다 높은 상부면을 갖는 소자 분리막 패턴(20)이 생성된다.
실시예 2
도 5는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자를 나타내는 단면도이다.
도 5를 참조하면, 기판(100)으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴(100a)이 구비된다. 상기 제1 액티브 패턴(100a)은 제1 방향으로 연장된 형상을 갖는다.
또한, 상기 기판(100)으로부터 돌출되고 상기 제1 액티브 패턴(100a)과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴(100b)이 구비된다. 상기 제2 액티브 패턴(100b)은 상기 제1 액티브 패턴(100a)과 동일한 방향으로 연장되며 서로 평행하게 배치된다.
본 실시예에서는, 상기 제1 액티브 패턴(100a)의 제1 상부면은 상기 제2 액티브 패턴(100b)의 제2 상부면보다 높게 위치한다. 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면 높이 차이는 형성하고자 하는 제2 플로팅 게이트 전극의 높이보다 더 큰 것이 바람직하다. 상기 제2 플로팅 게이트 전극은 30 내지 2000Å범위의 높이를 가질 수 있으므로, 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면은 30 내지 2000Å정도의 높이 차이를 가질 수 있다.
상기 제1 및 제2 액티브 패턴(100a, 100b)은 서로 번갈아 가면서 반복적으로 배치된다. 구체적으로, 홀수번째 액티브 패턴들은 제1 액티브 패턴(100a)이 되고, 짝수번째 액티브 패턴들은 제2 액티브 패턴(100b)이 된다.
상기 제1 액티브 패턴(100a)과 제2 액티브 패턴(100b) 사이에는 소자 분리용 트렌치(122)가 생성되어 있다. 즉, 상기 기판(100)이 일부 식각됨으로써 생성된 소자 분리용 트렌치(122)에 의해 상기 제1 및 제2 액티브 패턴(100a, 100b)이 정의된다.
상기 소자 분리용 트렌치(122) 내부에는 소자 분리막 패턴(124)이 구비된다. 상기 소자 분리막 패턴(124)의 상부면은 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면보다는 높게 위치한다. 따라서, 상기 소자 분리막 패턴(124)은 상기 제1 및 제2 액티브 패턴(100a, 100b)으로부터 돌출되는 형상을 갖는다.
상기 제1 액티브 패턴(100a) 상에는 제1 터널 산화막 패턴(128a) 및 제1 플로팅 게이트 전극(140a)들이 구비된다. 상기 제1 플로팅 게이트 전극(140a)들은 섬 형상의 고립된 패턴 형상을 갖고, 상기 제1 액티브 패턴(100a) 상에서 일정한 간격을 가지면서 반복적으로 배치되어 있다.
상기 제2 액티브 패턴(100b) 상에는 제2 터널 산화막 패턴(128b) 및 제2 플로팅 게이트 전극(140b)들이 구비된다. 상기 제2 플로팅 게이트 전극(140b)들은 섬 형상의 고립된 패턴 형상을 갖고, 상기 제2 액티브 패턴(100b) 상에서 일정한 간격을 가지면서 반복적으로 배치되어 있다.
상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다.
한편, 이웃하는 플로팅 게이트 전극들 간의 기생 커패시턴스를 감소시키기 위해서는, 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 각 측벽이 서로 대향하지 않는 것이 바람직하다. 즉, 상기 제1 플로팅 게이트 전극(140a)의 저면은 상기 제2 플로팅 게이트 전극(140b)의 상부면보다 높게 위치하는 것이 바람직하다. 이를 위하여, 상기 제2 플로팅 게이트 전극(140b)은 상기 제1 및 제2 액티브 패턴(100a, 100b) 사이의 높이 차이보다는 낮은 두께를 가져야 한다.
이와는 달리, 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 측벽 일부가 서로 대향할 수도 있다. 이는, 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 측벽 일부가 서로 대향하더라도, 종래에 비하여 상기 플로팅 게이트 전극들이 대향하는 부위의 면적이 감소되기 때문이다.
상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)은 동일한 두께를 갖는 것이 바람직하지만, 서로 다른 두께를 가지더라도 상관없다. 설명한 것과 같이, 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 두께는 30 내지 2000Å 정도의 두께를 가질 수 있다.
도시된것과 같이, 상기 소자 분리막 패턴(124)은 상기 제1 및 제2 액티브 패턴(100a, 100b) 상에 각각 형성되는 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 측벽을 덮는 형상을 갖는다.
상기 제2 플로팅 게이트 전극(140b) 상에는 상기 소자 분리막 패턴(124)에 의해 리세스부(134)가 생성되어 있다. 상기 리세스부(134)는 상부 폭이 하부 폭에 비해 넓은 형상을 갖는다. 즉, 상기 소자 분리막 패턴(124)의 상부면은 상기 제1 플로팅 게이트 전극(140a)과 인접하는 부위가 높고 상기 제2 플로팅 게이트 전극(140b)과 인접하는 부위가 낮게 되도록 굴곡을 갖는다.
상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)과 상기 소자 분리막 패턴(124) 상에는 유전막 패턴(136a)이 구비된다. 상기 소자 분리막 패턴(124)에 의해 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 측벽 부위가 덮혀 있으므로, 상기 유전막 패턴(136a)은 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)의 측벽에는 구비되지 않고 상부면에만 구비된다.
상기 유전막 패턴(136a)은 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 유전막 패턴(136a)이 금속 산화물로 이루어지는 경우에는, 상기 제1 및 제2 플로팅 게이트 전극(140a, 140b)과의 접촉 면적이 작더라도 충분한 커플링율을 확보할 수 있다. 이와는 달리, 상기 유전막 패턴(136a)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 형상을 가질 수도 있다.
상기 유전막 패턴(136a) 상에는 콘트롤 게이트 전극(138)이 구비된다. 상기 콘트롤 게이트 전극(138)은 불순물이 도핑된 폴리실리콘으로 이루어질 수 있다. 상기 콘트롤 게이트 전극(138)은 상기 제1 방향과 수직하는 제2 방향을 연장되는 형상을 갖는다.
도 6은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 셀 어레이 부분의 회로도이다. 이하에서는, 도 6을 참조로 하여 본 실시예에 대하여 보다 상세하게 설명하고자 한다.
도 6을 참조하면, 상기 NAND 플래시 메모리 셀 어레이(310)는 복수의 비트 라인들(B/Le, B/Lo)을 포함한다. 여기서 "e" 및 "o"는 각각 짝수 및 홀수를 의미한다. 상기 메모리 셀 어레이는 통상적으로 32개의 셀들이 연결되어 있는 스트링들을 포함하며, 각각의 스트링들은 상기 B/Le 및 B/Lo 중하나와 각각 연결되어 있다. 구체적으로, 상기 셀 스트링은 상기 비트 라인과 연결되는 스트링 선택 트랜지스터(SST), 공통 소오스 라인과 연결되는 그라운드 선택 트랜지스터(GST) 및 상기 스트링 선택 트랜지스터(SST)와 그라운드 선택 트랜지스터(GST)들 사이에 직렬 연결되어 있는 복수개의 메모리 셀들(M1-Mm)로 이루어진다.
도 5를 참조로 설명한 것과 같이, 상기 B/Lo와 연결되어 있는 셀 스트링들은 제1 액티브 패턴(100a)에 형성된다. 또한, 상기 B/Le와 연결되어 있는 셀 스트링들은 제2 액티브 패턴(100b)에 형성된다. 즉, 홀수번째 스트링 내에 포함되어 있는 메모리 트랜지스터(M1~Mm)들은 제1 상부면을 갖는 제1 액티브 패턴(100a)에 형성된다. 그리고, 짝수번째 스트링 내에 포함되어 있는 메모리 트랜지스터(M1~Mm)들은 상기 제1 상부면보다 낮은 제2 상부면을 갖는 제2 액티브 패턴(100b)에 형성된다. 따라서, 워드 라인(W/L)을 공유하고 있는 이웃하는 셀 트랜지스터들은 서로 다른 단차를 가지면서 형성된다. 이로 인해, 상기 워드 라인 방향으로 이웃하는 셀 트랜지스터에 포함된 플로팅 게이트 전극들 사이에 발생되는 간섭을 감소시킬 수 있다.
도 7 내지 도 20은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 7을 참조하면, 단결정 실리콘과 같은 반도체 물질로 이루어지는 기판(100) 상에 패드 산화막(102)을 형성한다. 상기 패드 산화막(102)은 상기 기 판(100)을 열산화시켜 형성할 수 있으며, 50 내지 200Å정도의 두께로 형성할 수 있다. 상기 패드 산화막(102)은 이 후에 형성되는 실리콘 질화물과 기판(100)이 직접 접촉되지 않도록 하기 위하여 형성된다.
상기 패드 산화막(102)상에 실리콘 질화막(104)을 형성한다. 상기 실리콘 질화막(104)의 두께에 따라 후속 공정을 통해 형성되는 제1 플로팅 게이트 전극의 두께가 달라지게 된다. 그러므로, 상기 실리콘 질화막(104)은 형성하고자 하는 제1 플로팅 게이트 전극의 두께보다 더 두껍게 형성하는 것이 바람직하다.
상기 실리콘 질화막(104)상에 포토레지스트를 코팅하고, 이를 노광 및 현상 공정을 통해 패터닝함으로써 포토레지스트 패턴(106)들을 형성한다. 상기 포토레지스트 패턴(106)들은 상기 기판에서 제1 액티브 패턴에 해당하는 부위를 선택적으로 덮도록 형성된다. 보다 구체적으로, 상기 포토레지스트 패턴(106)들은 홀수번째 셀 스트링이 형성될 부위의 액티브 영역을 선택적으로 덮도록 형성된다. 그러므로, 상기 포토레지스트 패턴(106)들은 제1 방향으로 연장되는 라인 형상을 가지면서 반복적으로 형성된다.
도 8을 참조하면, 상기 포토레지스트 패턴(106)들을 식각 마스크로 사용하여 상기 실리콘 질화막(104)을 이방성으로 식각한다. 다음에, 상기 실리콘 질화막(104) 아래에 위치하는 패드 산화막(102)을 식각한다. 상기 공정을 수행하면, 패드 산화막 패턴(102a) 및 실리콘 질화막 패턴(104a)이 적층된 제1 하드 마스크 패턴(110)들이 완성된다. 이 후, 상기 포토레지스트 패턴(106)들을 에싱 및 스트립 공정을 통해 제거한다.
다음에, 상기 제1 하드 마스크 패턴(110)들을 식각 마스크로 사용하여 노출된 기판을 식각함으로써 개구부(112)들을 형성한다. 상기 개구부(112)의 저면은 이 후 공정에 의해 형성되는 제2 액티브 패턴의 상부면이 된다. 그러므로, 상기 개구부(112)를 형성하는 공정에서, 상기 제1 및 제2 액티브 패턴의 상부면 높이의 차이와 동일한 두께만큼 상기 기판(100)을 식각한다.
한편, 상기 제1 및 제2 액티브 패턴에 각각 형성되는 플로팅 게이트 패턴들은 측벽 부위가 서로 대향하지 않는 것이 바람직하다. 그러므로, 상기 제1 및 제2 액티브 패턴의 상부면 높이 차이는 형성하고자 하는 제2 플로팅 게이트 전극의 두께보다 더 큰 것이 바람직하다.
그런데, 단위 셀에 포함되는 플로팅 게이트 전극의 두께가 30Å 이하인 경우에는 플로팅 게이트 전극에 저장되어있는 전하에 의한 문턱 전압의 차이가 매우 작아서 데이터의 구분이 용이하지 않고, 상기 플로팅 게이트 전극의 두께가 2000Å 이상인 경우에는 상기 제1 및 제2 액티브 패턴의 단차가 지나치게 커지게 되어 공정 불량이 발생될 수 있다. 그러므로, 상기 제1 및 제2 액티브 패턴의 상부면 높이 차이는 30 내지 2000Å정도인 것이 바람직하다. 때문에, 상기 개구부(112)는 30 내지 2000Å정도의 깊이로 형성되는 것이 바람직하다.
또한, 상기 개구부(112)에는 후속 공정을 통해 제2 액티브 패턴 및 2개의 소자 분리막 패턴이 형성되어야 한다. 때문에, 상기 개구부(112)는 그 내부 폭이 상기 제2 액티브 패턴 및 2개의 소자 분리막 패턴의 폭의 합과 동일하도록 형성되어야 한다. 그리고, 상기 제1 및 제2 액티브 패턴에 형성되는 각 셀들이 동일한 특성 을 갖도록 하기 위해서 상기 제1 및 제2 액티브 패턴의 폭이 동일하게 되도록 형성하는 것이 바람직하다. 때문에, 상기 제2 액티브 패턴이 형성되기 위한 부위의 면적을 충분하게 확보하기 위해서는, 상기 개구부(112)의 폭이 적어도 상기 제1 하드 마스크 패턴(110)의 폭의 2.5배보다는 넓게 형성되어야 한다. 구체적으로, 상기 개구부(112)의 폭은 상기 제1 하드 마스크 패턴(110) 폭의 2.5 내지 3.5 배의 폭을 갖는 것이 바람직하며, 3배의 폭을 갖는 것이 더 바람직하다.
도 9를 참조하면, 상기 제1 하드 마스크 패턴(110)들 및 개구부(112)들의 표면을 따라 제1 절연막(114)을 형성한다. 상기 제1 절연막(114)은 상기 제1 하드 마스크 패턴(110)에 포함되는 실리콘 질화물과는 서로 다른 식각 선택비를 갖는 물질로 형성되는 것이 바람직하다. 구체적으로, 상기 제1 절연막(114)은 실리콘 산화물을 화학기상증착법에 의해 증착함으로써 형성될 수 있다.
상기 제1 절연막(114)은 상기 개구부(112)들을 완전히 매립하지 않도록 형성하여야 한다. 즉, 상기 제1 절연막(114)을 형성한 이 후에도 상기 제1 하드 마스크 패턴(110)들 사이에는 갭(116)이 생성되어 있어야 한다.
여기서, 상기 제1 절연막(114)의 증착 두께는 후속 공정에서 소자 분리막 패턴의 선폭을 결정한다. 또한, 상기 제1 절연막(114)이 형성되었을 때 상기 제1 하드 마스크 패턴(110)들 사이에 생성되는 갭(116)은 제2 액티브 패턴의 폭을 결정한다. 따라서, 상기 제1 액티브 패턴과 상기 제2 액티브 패턴의 폭이 동일하게 되도록 상기 제1 절연막(114)의 증착 두께를 조절하는 것이 바람직하다.
예를 들어, 상기 개구부(112)의 폭이 상기 제1 하드 마스크 패턴(110)의 선 폭의 3배인 경우에는, 상기 제1 절연막(114)을 상기 제1 하드 마스크 패턴(110)의 선폭과 동일한 두께로 형성할 수 있다. 이 경우, 후속 공정에서, 상기 제1 액티브 패턴, 소자 분리막 패턴 및 제2 액티브 패턴의 폭이 각각 동일하게 형성된다
그러나, 이와는 달리, 상기 제1 절연막(114)의 증착 두께를 조절함으로써 상기 제1 및 제2 액티브 패턴의 폭이 서로 다르게 형성할 수도 있다. 이 경우에는, 상기 제1 및 제2 액티브 패턴 상에 형성되는 메모리 트랜지스터의 특성이 서로 달라지게 된다. 따라서, 상기 제1 및 제2 액티브 패턴 상에 형성되는 각 메모리 트랜지스터는 서로 다른 주변 회로에 의해 각각 제어되도록 할 수 있다.
도 10을 참조하면, 상기 갭(116) 내부를 채우면서 상기 제1 절연막(114) 상에 제2 절연막(118)을 형성한다. 상기 제2 절연막(118)은 상기 제1 하드 마스크 패턴(110)의 상부막 패턴으로 사용되는 물질과 동일한 물질로 형성되는 것이 바람직하다. 즉, 상기 제2 절연막(118)은 실리콘 질화물로 형성할 수 있다.
다음에, 상기 제1 절연막(114)이 노출되도록 상기 제2 절연막을 화학기계적 연마 공정을 통해 연마한다. 상기 공정을 수행하면, 상기 갭(116) 내부에만 제2 절연막(118)이 남게됨으로써 상기 제2 절연막(118)이 서로 분리된다.
계속하여, 상기 제1 하드 마스크 패턴(110)의 상부면이 노출되도록 상기 제1 절연막(114) 및 제2 절연막을 화학기계적 연마 공정을 통해 연마한다. 상기 공정을 수행하면, 상기 제1 절연막(114)은 상기 개구부의 측벽 및 저면 부위에만 남게됨으로써, U자 형상을 갖게 된다. 또한, 상기 제1 절연막(114)은 상기 분리된 제2 절연막(118) 표면을 감싸는 형상을 갖게된다.
도 11을 참조하면, 상기 기판 표면이 노출되도록 상기 U자 형상을 갖는 제1 절연막(114)의 일부분을 식각한다. 이 때, 상기 분리된 제2 절연막(118)의 저면 아래에서 상기 제2 절연막(118)을 지지하고 있는 상기 제1 절연막(114) 부위는 제거되지 않도록 한다. 이를 위하여, 상기 제1 절연막(114)은 그 상부면으로부터 수직 하방으로만 식각되어야 한다.
때문에, 상기 제1 절연막(114)은 건식 식각 공정을 통해 제거될 수 있다. 또는, 상기 분리된 제2 절연막(118)의 저면보다 높게 위치하는 제1 절연막(114)의 일부를 습식 식각 공정을 통해 제거한 다음, 나머지 제1 절연막(114)을 건식 식각 공정을 통해 제거할 수 있다.
상기 식각 공정을 수행함으로써, 상기 개구부(112) 중심 부위에서 제1 방향으로 연장되고, 제1 절연막 패턴(114a) 및 제2 절연막 패턴(118a)이 적층된 형상의 제2 하드 마스크 패턴(120)을 형성한다.
도 12를 참조하면, 상기 제1 및 제2 하드 마스크 패턴(110, 120)에 의해 노출된 개구부(112) 저면의 기판(100) 부위를 식각함으로써, 상기 개구부의 양측 가장자리 부위에 소자 분리용 트렌치(122)를 형성한다. 또한, 상기 소자 분리용 트렌치(122)를 형성함으로써, 제1 상부면을 갖는 제1 액티브 패턴(100a) 및 제2 상부면을 갖는 제2 액티브 패턴(100b)이 형성된다. 본 실시예에서는, 상기 제1 액티브 패턴(100a)의 제1 상부면이 상기 제2 액티브 패턴(100b)의 제2 상부면에 비해 높게 위치하게 된다.
도 13을 참조하면, 상기 소자 분리용 트렌치(122) 내부를 채우면서 상기 제1 및 제2 하드 마스크 패턴(110, 120)을 덮도록 소자 분리막(도시안됨)을 형성한다. 상기 소자 분리막은 실리콘 산화물로 형성할 수 있다. 보다 구체적으로, 상기 소자 분리막은 갭 매립 특성이 우수한 USG, TOEZ, HDP_CVD 산화물 등으로 형성될 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
다음에, 화학기계적 연마 공정을 수행하여 상기 제1 및 제2 하드 마스크 패턴(110, 120)의 표면이 노출되도록 상기 소자 분리막의 일부분을 연마함으로써, 소자 분리막 패턴(124)을 형성한다. 이때, 상기 소자 분리막 패턴(124)은 최초에 형성된 제1 및 제2 하드 마스크 패턴(110, 120)의 상부면 높이보다는 낮은 상부면 높이를 갖게된다.
도 14를 참조하면, 상기 제1 및 제2 하드 마스크 패턴(110, 120)을 제거함으로써 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면을 노출시킨다. 상기 제1 및 제2 하드 마스크 패턴(110, 120)을 제거하는 공정은 습식 식각 공정을 통해 수행되는 것이 바람직하다.
보다 구체적으로, 상기 제1 및 제2 하드 마스크 패턴(110, 120)에 포함되어 있는 실리콘 질화막 패턴(104a, 118a)을 습식 식각 공정을 통해 제거한다. 다음에, 상기 제1 하드 마스크 패턴(110)에 포함되어 있는 패드 산화막 패턴(102a) 및 제2 하드 마스크 패턴(120) 상에 포함되어 있는 제1 절연막 패턴(114a)을 습식 식각 공정을 통해 제거한다. 그런데, 상기 제1 절연막 패턴(114a)이 상기 패드 산화막 패턴(102a)보다 더 두껍게 형성되어 있다. 때문에, 상기 식각 공정은 상기 제1 절연막 패턴(114a)이 완전히 제거되도록 수행하여야 한다.
상기 습식 식각 공정을 수행하는 동안, 실리콘 산화물로 형성되는 상기 소자 분리막 패턴(124)도 일부 식각될 수 있다. 그러므로, 상기 소자 분리막 패턴(124)이 상기 습식 식각 공정을 통해 제거되는 두께를 고려하여, 상기 제1 및 제2 하드 마스크 패턴(110, 120)의 두께를 조절하여야 한다.
상기 공정을 수행하면, 상기 소자 분리막 패턴(124)들 사이에는 갭(126a, 126b)들이 생성된다. 상기 갭(126a, 126b)들은 후속 공정에서 제1 및 제2 플로팅 게이트 전극을 형성하기 위한 몰드 패턴의 역할을 한다. 그런데, 상기 제1 액티브 패턴(100a)이 상기 제2 액티브 패턴(100b)에 비해 높은 단차를 가지므로, 도시된 것과 같이, 상기 제1 액티브 패턴(100a) 상에 생성되어 있는 갭(126a)은 상기 제2 액티브 패턴(100b) 상에 생성되어 있는 갭(126b)에 비해 그 깊이가 얕다.
도 15를 참조하면, 상기 제1 및 제2 액티브 패턴(100a, 100b) 상에 터널 산화막(128)을 형성한다. 상기 터널 산화막(128)은 상기 제1 및 제2 액티브 패턴(100a, 100b)의 표면을 열산화시켜 형성할 수 있다.
도 16을 참조하면, 상기 터널 산화막(128) 및 소자 분리막 패턴(124) 상에, 상기 소자 분리막 패턴(124) 사이의 갭(126a, 126b) 부위를 완전하게 매립하는 폴리실리콘막(130)을 형성한다. 상기 폴리실리콘막(130)에는 불순물이 도핑되어 있는 것이 바람직하며, 저압 화학 기상 증착 공정을 통해 형성할 수 있다.
다음에, 상기 소자 분리막 패턴(124)의 상부면이 노출되도록 상기 폴리실리콘막(130)을 화학기계적 연마 공정을 통해 연마함으로써 상기 폴리실리콘막(130)을 서로 분리한다.
도 17을 참조하면, 상기 제1 액티브 패턴(100a) 상에 위치하는 폴리실리콘막(130)의 두께가 낮아지도록 상기 화학기계적 연마 공정을 수행하여 폴리실리콘막(130) 및 소자 분리막 패턴(124)의 상부면을 일부 제거한다.
상기 공정을 통해, 제1 액티브 패턴(100a) 상에는 예비 제1 플로팅 게이트 전극(130a)이 형성된다. 또한, 상기 제2 액티브 패턴(100b) 상에는 상기 예비 제1 플로팅 게이트 전극(130a)에 비해 두꺼운 폴리실리콘 패턴(130b)이 형성된다. 상기 예비 제1 플로팅 게이트 전극(130a) 및 폴리실리콘 패턴(130b)은 상기 제1 방향으로 연장되는 라인 형상을 갖는다.
도 18을 참조하면, 상기 예비 제1 플로팅 게이트 전극(130a), 소자 분리막 패턴(124) 및 폴리실리콘 패턴(130b) 상에 포토레지스트를 코팅한다. 이 후, 상기 포토레지스트에 노광 및 현상 공정을 수행함으로써 제2 포토레지스트 패턴(132)들을 형성한다. 상기 제2 포토레지스트 패턴(132)은 상기 제1 액티브 패턴(100a) 상에 위치하는 예비 제1 플로팅 게이트 전극(130a)들이 덮혀지도록 형성된다. 또한, 상기 제2 포토레지스트 패턴(132)은 상기 제2 액티브 패턴(100b) 상에 형성되어 있는 폴리실리콘 패턴(130b)들이 노출되도록 형성된다.
구체적으로, 상기 제2 포토레지스트 패턴(132)은 상기 제1 방향으로 연장되는 라인 형상을 갖게된다. 또한, 상기 제2 포토레지스트 패턴(132)은 제1 액티브 패턴(100a)의 폭보다 더 넓은 폭을 가지며, 상기 제2 포토레지스트 패턴(132)들 사이의 간격도 상기 제1 액티브 패턴(100a)의 폭보다 더 넓다. 때문에, 상기 제2 포토레지스트 패턴(132)을 형성하기 위한 사진 공정 시에 얼라인 마진이 증가되며, 상기 제2 포토레지스트 패턴(132)을 형성하는 공정이 더욱 용이해진다.
상기 제2 포토레지스트 패턴(132)을 식각 마스크로 사용하여 노출된 상기 폴리실리콘 패턴(130b)을 일정 두께만큼 식각하여 예비 제2 플로팅 게이트 전극(130c)을 형성한다. 상기 폴리실리콘 패턴(130b)을 식각하는 공정은 습식 식각 공정 또는 건식 식각 공정을 통해 수행될 수 있다. 상기 식각에 의해 형성되는 상기 예비 제2 플로팅 게이트 전극(130c) 상에는 리세스부(134)가 생성된다.
이 때, 상기 예비 제2 플로팅 게이트 전극(130c)은 상기 예비 제1 플로팅 게이트 전극(130a)과 동일한 두께를 갖는 것이 바람직하다. 상기와 같이, 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c)의 두께가 동일한 경우, 상기 제1 및 제2 액티브 패턴(100a, 100b) 상에 형성되는 셀들이 동일한 전기적 특성을 가질 수 있다.
그러나, 이와는 달리, 상기 예비 제2 플로팅 게이트 전극(130c)은 상기 예비 제1 플로팅 게이트 전극(130a)과 동일한 두께를 갖지 않을 수도 있다. 본 실시예에 의하면, 상기 예비 플로팅 게이트 전극들의 측벽에는 유전막이 증착되지 않기 때문에, 상기 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c)의 두께가 다소 다르게 형성된다 하더라도 유전막의 유효 증착 두께는 동일하게 유지된다. 그러므로, 상기 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c)의 두께가 동일하지 않더라도 상기 제1 및 제2 액티브 패턴(100a, 100b)에 형성되는 셀들의 전기적 특성의 차이가 크지 않다.
또한, 상기 예비 제2 플로팅 게이트 전극(130c)의 측벽 부위는 상기 예비 제1 플로팅 게이트 전극(130a)의 측벽 부위와 대향하지 않도록 형성되는 것이 바람직하다. 즉, 상기 예비 제2 플로팅 게이트 전극(130c)의 상부면이 상기 예비 제1 플로팅 게이트 전극(130a)의 저면보다 낮게 위치하는 것이 바람직하다. 이를 위하여, 상기 예비 제2 플로팅 게이트 전극(130c)은 상기 제1 및 제2 액티브 패턴(100a, 100b) 간의 상부면 높이 차이보다 낮은 두께로 형성되는 것이 바람직하다.
종래에는, 상기 플로팅 게이트 전극들 간의 간섭을 방지하기 위하여 상기 플로팅 게이트 전극의 두께를 30 내지 50Å정도로 매우 얇게 형성하기도 하였다. 그러나, 본 실시예에서와 같이 상기 제1 및 제2 액티브 패턴(100a, 100b)의 상부면 높이 차이가 있는 경우에는, 상기 상부면 높이 차이에 의해 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c)의 측벽 부위가 서로 대향하지 않도록 할 수 있다. 때문에, 상기 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c)들의 높이를 종래에 비해 증가시키면서도 플로팅 게이트 전극들 사이에 발생하는 간섭을 방지할 수 있다.
상기 폴리실리콘 패턴(130b)을 식각하는 공정에서 노출된 상기 소자 분리막 패턴(124)도 일부 제거될 수 있다. 상기 소자 분리막 패턴(124)이 일부 제거되는 경우, 상기 소자 분리막 패턴(124)의 상부가 굴곡을 갖게 된다. 이로 인해, 예비 제2 플로팅 게이트 전극(130c) 상에 위치하는 리세스부의 하부폭보다 상부폭이 더 넓어지게 된다.
한편, 상기 소자 분리막 패턴(124)의 상부가 굴곡을 갖도록 하기 위하여 상 기 예비 제2 플로팅 게이트 전극(130c)을 형성한 이 후에 상기 소자 분리막 패턴(124)의 일부를 습식 식각할 수도 있다. 이 경우, 상기 습식 식각 공정 시에 상기 예비 제2 플로팅 게이트 전극(130c)의 측벽이 노출되지 않도록 매우 얇은 두께만큼 식각이 이루어져야 한다.
다음에, 도시하지는 않았지만, 상기 제2 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다.
도 19를 참조하면, 상기 예비 제1 플로팅 게이트 전극(130a), 소자 분리막 패턴(124) 및 예비 제2 플로팅 게이트 전극(130c)의 상부 표면 상에 유전막(136)을 형성한다. 상기 소자 분리막 패턴(124)에 의해 상기 예비 제1 플로팅 게이트 전극(130a) 및 예비 제2 플로팅 게이트 전극(130c)의 측벽 부위가 덮혀 있으므로, 상기 예비 제1 플로팅 게이트 전극(130a) 및 예비 제2 플로팅 게이트 전극(130c)의 상부면에 형성된 유전막(136)만이 유효 유전막으로써 기능하게 된다.
이와같이, 상기 유전막(136)의 유효 면적이 작기 때문에, 상기 유전막(136)은 충분한 커플링율을 확보하기 위하여 높은 유전율을 갖는 금속 산화물로써 형성되는 것이 바람직하다. 상기 유전막(136)으로 사용될 수 있는 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다. 상기 금속 산화물은 화학기상증착법 또는 원자층 적층법을 통해 형성할 수 있다.
그러나, 이와는 달리, 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물을 순차적으로 적층시켜 상기 유전막(136)을 형성할 수도 있다.
상기 유전막(136)을 증착하는 공정에서, 상기 유전막(136)은 상기 예비 제2 플로팅 게이트 전극(130c) 상에 위치하는 리세스부(134)를 완전하게 채우지 않도록 형성하는 것이 바람직하다. 즉, 상기 유전막(136)은 리세스부(134)의 내부 표면 및 상기 예비 제1 플로팅 게이트 전극(130a)의 프로파일을 따라 형성됨으로써, 상기 예비 제1 플로팅 게이트 전극(130a) 및 예비 제2 플로팅 게이트 전극(130c) 상에서 동일한 두께를 갖는 것이 바람직하다. 특히, 상기 리세스부(134)는 하부에 비해 상부가 더 넓은 형상을 가지기 때문에, 상기 유전막(136)이 더욱 용이하게 증착될 수 있을 뿐 아니라, 상기 예비 제1 플로팅 게이트 전극(130a) 및 예비 제2 플로팅 게이트 전극(130c) 상에서 동일한 두께를 갖도록 할 수 있다.
그러나, 이와는 달리, 상기 유전막(136)이 상기 예비 제2 플로팅 게이트 전극(130c) 상에 위치하는 리세스부(134)를 완전하게 채움으로써, 상기 예비 제1 및 제2 플로팅 게이트 전극(130a, 130c) 상에 증착되는 유전막(136)의 두께가 다르게 할 수도 있다. 이 경우에는, 상기 제1 액티브 패턴(100a) 및 제2 액티브 패턴(100b)에 형성되는 각각의 셀들이 서로 다른 전기적 특성을 갖게된다. 때문에, 상기 제1 액티브 패턴(100a)에 형성되는 셀들과, 상기 제2 액티브 패턴(100b)에 형성되는 셀들이 서로 개별적으로 동작되도록 주변 회로들을 구성하여야 한다.
도 20을 참조하면, 상기 유전막(136) 상에 콘트롤 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 도전막으로 사용될 수 있는 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 본 실시예에서는, 상부면에 굴곡을 갖는 유전막 상부면을 보 이드 없이 채울 수 있도록 불순물이 폴리실리콘을 증착시켜 형성한다. 이 후, 상기 도전막의 상부면이 평탄해지도록 화학기계적 연마 공정을 수행할 수도 있다.
다음에, 상기 도전막 상에 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시안됨)을 형성한다.
상기 마스크 패턴을 이용하여 상기 도전막, 유전막, 예비 제1 플로팅 게이트 전극, 예비 제2 플로팅 게이트 전극 및 터널 산화막을 패터닝하여, 제1 및 제2 터널 산화막 패턴(128a, 128b), 제1 및 제2 플로팅 게이트 전극(140a, 140b), 유전막 패턴(136a) 및 콘트롤 게이트 전극(138)을 형성한다. 상기 패터닝 공정을 수행하여 형성된 제1 및 제2 플로팅 게이트 전극(140a, 140b)은 고립된 형상을 가지며, 상기 유전막 패턴(136a) 및 콘트롤 게이트 전극(138)은 상기 제2 방향으로 연장되는 형상을 갖는다.
상기 공정을 통해 형성된 비휘발성 메모리 소자는 도시된 것과 같이, 상기 제1 액티브 패턴 상에 형성되는 제1 플로팅 게이트 전극이 상대적으로 높게 위치하고, 상기 제2 액티브 패턴 상에 형성되는 제2 플로팅 게이트 전극은 낮게 위치한다. 때문에, 서로 이웃하는 상기 제1 및 제2 플로팅 게이트 전극들의 측벽 부위가 서로 대향하지 않음으로써 기생 커패시턴스가 감소된다. 이로 인해, 상기 제2 방향으로 서로 이웃하는 셀들 간의 간섭이 매우 감소된다.
실시예 3
도 21은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자를 나타내는 단 면도이다.
도 21을 참조하면, 기판으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴(100a)과, 상기 기판으로부터 돌출되고 상기 제1 액티브 패턴(100a)과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴(100b)이 구비된다. 상기 제1 액티브 패턴(100a) 및 제2 액티브 패턴(100b)은 서로 이웃하며, 반복적으로 배치된다.
상기 제1 상부면은 상기 제2 상부면보다 높게 위치할 수 있다. 구체적으로, 상기 제1 상부면은 상기 제2 상부면보다 30 내지 2000Å 높게 위치할 수 있다.
상기 제1 액티브 패턴(100a)과 제2 액티브 패턴(100b) 사이에 생성된 트렌치 내부에는 소자 분리막 패턴(124)이 구비된다.
상기 제1 액티브 패턴(100a) 상에는 제1 터널 산화막 패턴(128a)과 제1 전하 트랩막 패턴(150a)이 구비된다. 상기 제1 전하 트랩막 패턴(150a)은 실리콘 질화물, 나노 크리스탈 물질, 금속 산화물, 금속 질화물 등으로 형성될 수 있다. 상기 물질들은 단독으로 사용되는 것이 바람직하다. 그러나, 상기 물질들을 2층 이상 적층시킨 형태를 가질 수도 있다. 상기 제1 전하 트랩막 패턴(150a)으로 사용될 수 있는 금속 질화물은 예를 들어, 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다.
상기 제2 액티브 패턴(100b) 상에는 제2 터널 산화막 패턴(128b) 및 제2 전하 트랩막 패턴(150b)이 구비된다. 상기 제2 전하 트랩막 패턴(150b)은 상기 제1 전하 트랩막 패턴(150a)과 동일한 물질로 이루어지는 것이 바람직하다.
상기 제2 전하 트랩막 패턴(150b)의 두께는 상기 제1 전하 트랩막 패턴(150a)의 두께와 동일한 것이 바람직하다. 그러나, 이와는 달리 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)의 두께가 서로 다를 수도 있다.
이 때, 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)이 실리콘 질화물로 이루어지는 경우, 20 내지 50Å의 두께를 갖는 것이 바람직하다. 이는, 상기 실리콘 질화물의 경우, 20Å 이하의 두께를 가지면 전하를 트랩하기 위한 막 및 장벽막의 기능을 수행하기가 어려우며, 50Å 이상의 두께를 가지면 막 내의 스트레스에 의해 막의 결함이 발생하기 쉽다.
상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)은 측벽이 서로 대향하지 않는 것이 바람직하다. 그러나, 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)의 측벽이 일부 대향할 수도 있다.
또한, 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)의 측벽 부위는 상기 소자 분리막 패턴(124)에 의해 덮혀있다.
상기 소자 분리막 패턴(124), 제1 전하 트랩막 패턴(150a) 및 제2 전하 트랩막 패턴(150b) 상에는 블록킹 유전막 패턴(152)이 구비된다. 상기 블록킹 유전막 패턴(152)은 셀에 프로그래밍이나 소거 동작이 수행되지 않을 때에, 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b) 내에 저장되어 있는 전하들이 상부에 형성된 상부 전극(154)으로 방출되거나 상기 상부 전극(154)으로부터 전하들이 상기 제1 및 제2 전하 트랩막 패턴(150a, 150b)으로 주입되는 것을 방지하기 위해 제공된다.
또한, 상기 블로킹 유전막 패턴(152)은 프로그래밍이나 소거 동작 시에 상기 전극으로부터 인가되는 전압의 대부분이 상기 제1 및 제2 터널 산화막 패턴(12a)에 가해지도록 하여야 한다. 이를 위하여, 상기 블록킹 유전막 패턴(152)은 고유전율 을 갖는 금속 산화물로 이루어지는 것이 바람직하다. 상기 블록킹 유전막 패턴(152)으로 사용될 수 있는 금속 산화물은 알루미늄 산화물, 지르코늄 산화물, 지르코늄 실리케이트, 하프늄 산화물, 하프늄 실리케이트 등을 들 수 있다. 이들은 단독 또는 2 이상이 적층된 형태를 가질 수 있다. 이와는 달리, 상기 블록킹 유전막 패턴(152)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 형태를 가질 수도 있다.
상기 블록킹 유전막 패턴(152) 상에는 상부 전극(154)이 구비된다. 상기 상부 전극(154)은 상기 제1 및 제2 액티브 패턴의 연장 방향과 수직한 방향으로 연장되는 라인 형상을 갖는다.
설명한 것과 같이, 실시예 3에 따른 플래시 메모리 소자는 전하를 트랩하기 위한 트랩 사이트들을 포함하는 제1 및 제2 전하 트랩막 패턴(150a, 150b)이 구비된다. 따라서, 상기 실시예 3에 따른 플래시 메모리 소자는 상기 제1 및 제2 전하 트랩막 패턴에 전하를 트랩핑하거나 트랩핑되어 있는 전하를 방출으로써 셀 내에 데이터를 기록한다.
상기 실시예 3에 따른 플래시 메모리 소자는 이웃하는 액티브 패턴들의 상부면이 서로 단차를 갖고 있으므로, 상기 이웃하는 액티브 패턴들 상에 형성되어 있는 셀들 간의 간섭이 감소된다. 또한, 상기 액티브 패턴들에 형성되어 있는 셀들의 신뢰성이 높아진다.
이하에서는, 상기 실시예 3에 따른 NAND 플래시 메모리 소자의 제조 방법에 대해 간단하게 설명한다.
먼저, 도 7 내지 도 15를 참조로 설명한 것과 동일한 공정을 수행한다.
다음에, 도 22에 도시된 것과 같이, 상기 터널 산화막(128) 및 소자 분리막 패턴(124) 상에, 상기 소자 분리막 패턴(124) 사이의 갭(126a, 126b) 부위를 완전하게 매립하는 전하 트랩막(도시안됨)을 형성한다. 상기 전하 트랩막으로 사용될 수 있는 물질의 예로는 실리콘 질화물, 나노 크리스탈 물질, 금속 산화물, 금속 질화물 등을 들 수 있다. 상기 금속 질화물로 사용될 수 있는 물질은 구체적으로 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다. 본 실시예에서는, 상기 실리콘 질화물을 화학기상 증착법으로 증착시켜 전하 트랩막을 형성한다.
다음에, 상기 소자 분리막 패턴(124)의 상부면이 노출되도록 상기 전하 트랩막을 화학기계적 연마 공정을 통해 연마함으로써 상기 전하 트랩막을 서로 분리한다.
이 후, 상기 제1 액티브 패턴(100a) 상에 위치하는 전하 트랩막의 두께가 낮아지도록 상기 화학기계적 연마 공정을 수행하여 상기 전하 트랩막 및 소자 분리막 패턴의 상부면을 일부 제거한다. 상기 공정을 통해, 제1 액티브 패턴(100a) 상에는 예비 제1 전하 트랩막 패턴(148a)이 형성된다. 또한, 상기 제2 액티브 패턴(100b) 상에는 상기 예비 제1 전하 트랩막 패턴(148a)보다 두꺼운 전하 트랩막 패턴(148b)이 형성된다.
이와같이, 상기 연마 공정 시에 연마되는 두께를 조절함으로써, 예비 제1 전하 트랩막 패턴(148a)의 두께를 조절할 수 있다. 본 실시예에서와 같이, 상기 예비 제1 전하 트랩막 패턴(148a)이 실리콘 질화물로 이루어지는 경우, 20 내지 50Å의 두께를 갖도록 형성되는 것이 바람직하다.
도 23을 참조하면, 상기 제1 액티브 패턴(100a) 상에 위치하는 예비 제1 전하 트랩막 패턴(148a)을 선택적으로 덮는 제2 포토레지스트 패턴(132)을 형성한다. 상기 제2 포토레지스트 패턴(132)을 식각 마스크로 사용하여 노출된 전하 트랩막 패턴(148b)을 일정 두께만큼 식각함으로써 예비 제2 전하 트랩막 패턴(148c)을 형성한다. 구체적으로, 상기 예비 제2 전하 트랩막 패턴(148c)은 상기 예비 제1 전하 트랩막 패턴(148a)과 동일한 두께를 갖도록 형성되는 것이 바람직하다.
또한, 상기 예비 제2 전하 트랩막 패턴(148c)의 측벽은 상기 예비 제1 전하 트랩막 패턴(148a)의 측벽과 서로 대향하지 않도록 형성되는 것이 바람직하다. 즉, 상기 예비 제2 전하 트랩막 패턴(148c)의 상부면이 상기 예비 제1 전하 트랩막 패턴(148a)의 저면보다 낮게 위치하는 것이 바람직하다. 이를 위하여, 상기 예비 제2 전하 트랩막 패턴(148c)은 상기 제1 및 제2 액티브 패턴(100a, 100b) 간의 상부면 높이 차이보다 낮은 두께로 형성되는 것이 바람직하다.
한편, 상기 예비 제2 전하 트랩막 패턴(148c) 상에는 리세스부가 생성된다.
도 24를 참조하면, 상기 예비 제1 전하 트랩막 패턴(148a), 소자 분리막 패턴(124) 및 예비 제2 전하 트랩막 패턴(148c)의 상부 표면 상에 블록킹 유전막을 형성한다.
상기 블록킹 유전막은 충분한 커플링율을 확보하기 위하여 높은 유전율을 갖는 금속 산화물로써 형성되는 것이 바람직하다. 상기 블록킹 유전막으로 사용될 수 있는 물질의 예로는 알루미늄 산화물, 하프늄 산화물, 지르코늄 산화물 등을 들 수 있다. 이들은 단독 또는 혼합하여 형성될 수 있다. 상기 금속 산화물은 화학기상증착법 또는 원자층 적층법을 통해 형성할 수 있다.
상기 블록킹 유전막은 상기 제2 예비 전하 트랩막 패턴(148c) 상에 위치하는 리세스부(134)를 완전하게 채우지 않도록 형성하는 것이 바람직하다. 즉, 상기 블록킹 유전막은 리세스부(134)의 내부 표면 및 상기 예비 제1 전하 트랩막 패턴(148a)의 프로파일을 따라 형성됨으로써, 상기 예비 제1 및 제2 전하 트랩막 패턴(148a, 148c)상에서 동일한 두께를 갖는 것이 바람직하다.
그러나, 이와는 달리, 상기 블록킹 유전막이 상기 예비 제2 플로팅 게이트 전극(148c) 상에 위치하는 리세스부(134)를 완전하게 채움으로써, 상기 예비 제1 및 제2 플로팅 게이트 전극(148a, 148c) 상에 증착되는 블록킹 유전막의 두께가 다르게 할 수도 있다.
다음에, 상기 블록킹 유전막 상에 상부 전극용 도전막을 형성한다. 상기 도전막으로 사용될 수 있는 물질의 예로는 불순물이 도핑된 폴리실리콘, 금속, 금속 실리사이드 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다. 본 실시예에서는, 상부면에 굴곡을 갖는 유전막 상부면을 보이드 없이 채울 수 있도록 불순물이 폴리실리콘을 증착시켜 형성한다. 이 후, 상기 도전막의 상부면이 평탄해지도록 화학기계적 연마 공정을 수행할 수도 있다.
다음에, 상기 도전막 상에 상기 제1 방향과 수직한 방향인 제2 방향으로 연장되는 라인 형상의 마스크 패턴(도시안됨)을 형성한다.
상기 마스크 패턴을 이용하여 상기 도전막, 유전막, 예비 제1 플로팅 게이트 전극, 예비 제2 플로팅 게이트 전극 및 터널 산화막을 패터닝하여, 제1 및 제2 터널 산화막 패턴(128a, 128b), 제1 및 제2 전하 트랩막 패턴(150a, 150b), 블록킹 유전막 패턴(152) 및 상부 전극(154)을 형성한다.
상기 공정을 통해 형성된 비휘발성 메모리 소자는 전하 트랩 방식으로 데이터가 저장된다. 또한, 도시된 것과 같이, 상기 제1 액티브 패턴 상에 형성되는 제1 전하 트랩막 패턴이 상대적으로 높게 위치하고, 상기 제2 액티브 패턴 상에 형성되는 제2 전하 트랩막 패턴은 낮게 위치하기 때문에, 서로 이웃하는 상기 제1 및 제2 전하 트랩막 패턴들의 측벽 부위가 서로 대향하지 않는다. 이로인해, 이웃하는 셀 간의 기생 커패시턴스에 의한 간섭이 매우 감소되고 신뢰성이 높아진다.
상기 설명한 것과 같이, 이웃하는 액티브 패턴들이 서로 다른 높이의 상부면을 갖도록 함으로써, 각 액티브 패턴 상에 형성되는 단위 소자들 간의 간섭을 감소시킬 수 있다. 특히, NAND 플래시 메모리 소자의 셀에서 각 셀의 전하 저장막 패턴이 서로 대향하지 않거나 대향하는 부위의 면적이 감소됨으로써 기생 커패시턴스를 감소시킬 수 있다. 이로인해, 상기 비휘발성 메모리 셀의 동작 특성을 향상시킬 수 있다.
도 1은 본 발명의 실시예 1에 따른 액티브 패턴 구조물을 나타내는 단면도이다.
도 2 내지 도 4는 도 1에 도시된 본 발명의 실시예 1에 따른 액티브 패턴 구조물의 형성 방법을 설명하기 위한 단면도들이다.
도 5는 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자를 나타내는 단면도이다.
도 6은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 셀 어레이 부분의 회로도이다
도 7 내지 도 20은 본 발명의 실시예 2에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.
도 21은 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자를 나타내는 단면도이다.
도 22 내지 도 24는 본 발명의 실시예 3에 따른 NAND 플래시 메모리 소자의 제조 방법을 설명하기 위한 단면도들이다.

Claims (37)

  1. 기판으로부터 돌출되고 제1 상부면을 갖는 제1 액티브 패턴;
    상기 기판으로부터 돌출되고 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴; 및
    상기 제1 액티브 패턴과 제2 액티브 패턴 사이에 생성된 트렌치 내부에 구비되는 소자 분리막 패턴을 포함하는 것을 특징으로 하는 액티브 패턴 구조물.
  2. 제1항에 있어서, 상기 제1 액티브 패턴 및 제2 액티브 패턴은 서로 이웃하며, 반복적으로 배치되는 것을 특징으로 하는 액티브 패턴 구조물.
  3. 제1항에 있어서, 상기 제1 상부면은 상기 제2 상부면보다 높게 위치하는 것을 특징으로 하는 액티브 패턴 구조물.
  4. 제3항에 있어서, 상기 제1 상부면은 상기 제2 상부면보다 30 내지 2000Å 높게 위치하는 것을 특징으로 하는 액티브 패턴 구조물.
  5. 제1항에 있어서, 상기 제1 액티브 패턴에는 제1 반도체 단위 소자가 구비되고, 상기 제2 액티브 패턴에는 제2 반도체 단위 소자가 구비되는 것을 특징으로 하는 액티브 패턴 구조물.
  6. 제1항에 있어서, 상기 제1 액티브 패턴, 제2 액티브 패턴 및 소자 분리막 패턴은 각각 제1 방향으로 연장되는 라인 형상을 갖는 것을 특징으로 하는 액티브 패턴 구조물.
  7. 제1항에 있어서, 상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 액티브 패턴의 상부면보다 더 높게 위치하는 것을 특징으로 하는 액티브 패턴 구조물.
  8. 기판의 일부 표면을 식각하여 개구부를 형성하는 단계;
    상기 개구부의 양측 가장자리 부위를 식각하여, 제1 상부면을 갖는 제1 액티브 패턴, 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이 부위에 트렌치를 생성시키는 단계; 및
    상기 생성된 트렌치 내부를 채우도록 소자 분리막 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  9. 제8항에 있어서, 상기 개구부의 폭은 형성하고자 하는 2개의 소자 분리막 패턴의 폭 및 제2 액티브 패턴의 폭의 합과 동일한 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  10. 제8항에 있어서, 상기 개구부를 형성하는 단계는,
    상기 제1 액티브 패턴에 해당하는 기판을 덮는 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 기판 표면을 일부 식각하는 단계를 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  11. 제10항에 있어서, 상기 개구부의 양측 가장자리 부위를 식각하기 위한 제2 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  12. 제11항에 있어서, 상기 제2 마스크 패턴을 형성하는 단계는,
    상기 제1 마스크 패턴 사이에 갭이 생성되도록 하면서, 상기 제1 마스크 패턴 및 개구부의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 갭 내부를 채우도록 제2 절연막을 형성하는 단계;
    상기 제1 마스크 패턴의 상부면이 노출되도록 상기 제2 절연막 및 제1 절연막을 연마시켜 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴 및 제2 절연막 패턴 사이에 위치하는 제1 절연막 패턴을 선택적으로 제거하여 상기 개구부 내부면 일부를 덮는 제2 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  13. 제11항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 트렌치 내부를 채우면서 상기 제1 및 제2 마스크 패턴을 덮도록 소자 분리막을 형성하는 단계;
    상기 제1 및 제2 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막을 연마하는 단계; 및
    상기 제1 및 제2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  14. 기판으로부터 돌출되어 제1 상부면을 갖는 제1 액티브 패턴;
    상기 기판으로부터 돌출되어 상기 제1 액티브 패턴과 다른 높이의 제2 상부면을 갖는 제2 액티브 패턴;
    상기 제1 액티브 패턴과 제2 액티브 패턴 사이에 생성된 트렌치 내부에 구비되는 소자 분리막 패턴;
    상기 제1 액티브 패턴 상에 배치되는 제1 터널 산화막 패턴 및 제1 전하 저장막 패턴;
    상기 제2 액티브 패턴 상에 배치되는 제2 터널 산화막 패턴 및 제2 전하 저장막 패턴; 및
    상기 소자 분리막 패턴, 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴 상에 구비되는 유전막 패턴 및 콘트롤 게이트 전극을 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
  15. 제14항에 있어서, 상기 제1 액티브 패턴의 제1 상부면은 상기 제2 액티브 패턴의 제2 상부면보다 높은 것을 특징으로 하는 비휘발성 메모리 소자.
  16. 제15항에 있어서, 상기 제1 전하 저장막 패턴의 저면은 상기 제2 전하 저장막 패턴의 상부면보다 높게 위치하는 것을 특징으로 하는 비휘발성 메모리 소자.
  17. 제14항에 있어서, 상기 제1 전하 저장막 패턴의 두께는 상기 제2 전하 저장막 패턴의 두께와 동일한 것을 특징으로 하는 비휘발성 메모리 소자.
  18. 제14항에 있어서, 상기 제1 전하 저장막 패턴의 두께는 상기 제2 전하 저장막 패턴의 두께와 서로 다른 것을 특징으로 하는 비휘발성 메모리 소자.
  19. 제14항에 있어서, 상기 소자 분리막 패턴의 상부면은 상기 제1 및 제2 액티브 패턴의 상부면보다 더 높게 위치하는 것을 특징으로 하는 비휘발성 메모리 소자.
  20. 제19항에 있어서, 상기 소자 분리막 패턴은 상기 제1 및 제2 액티브 패턴 상에 각각 형성되는 제1 및 제2 전하 저장막 패턴의 측벽을 덮도록 형성된 것을 특징으로 하는 비휘발성 메모리 소자.
  21. 제19항에 있어서, 상기 제2 전하 저장막 패턴상에는 상기 소자 분리막 패턴에 의해 리세스부가 생성되고, 상기 리세스부의 상부 폭이 하부 폭에 비해 넓게 되도록 상기 소자 분리막 패턴의 상부면이 굴곡을 갖는 것을 특징으로 하는 비휘발성 메모리 소자.
  22. 제19항에 있어서, 상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 동일한 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  23. 제22항에 있어서, 상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  24. 제22항에 있어서, 상기 제1 전하 저장막 패턴 및 제2 전하 저장막 패턴은 실리콘 질화물, 나노 크리스탈, 금속 산화물 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  25. 제14항에 있어서, 상기 유전막 패턴은 고유전율을 갖는 금속 산화물, 또는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 물질로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
  26. 기판의 일부 표면을 식각하여 개구부를 형성하는 단계;
    상기 개구부의 양측 가장자리 부위를 식각하여, 제1 상부면 높이를 갖는 제1 액티브 패턴, 상기 제1 액티브 패턴과 다른 제2 상부면 높이를 갖는 제2 액티브 패턴 및 상기 제1 및 제2 액티브 패턴 사이 부위에 트렌치를 생성시키는 단계;
    상기 생성된 트렌치 내부를 채우도록 소자 분리막 패턴을 형성하는 단계;
    상기 제1 및 제2 액티브 패턴 상에 각각 제1 및 제2 터널 산화막 패턴을 형성하는 단계;
    상기 제1 및 제2 터널 산화막 패턴 상에 각각 예비 제1 전하 저장막 패턴 및 예비 제2 전하 저장막 패턴을 형성하는 단계;
    상기 소자 분리막 패턴, 예비 제1 전하 저장막 패턴 및 예비 제2 전하 저장막 패턴 상에 유전막 및 콘트롤 게이트 전극막을 형성하는 단계; 및
    상기 콘트롤 게이트 전극막, 유전막, 예비 제1 전하 저장막 패턴, 예비 제2 전하 저장막을 패터닝하여, 제1 전하 저장막 패턴, 제2 전하 저장막 패턴, 유전막 패턴 및 콘트롤 게이트 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  27. 제26항에 있어서, 상기 개구부의 폭은 형성하고자 하는 2개의 소자 분리막 패턴의 폭 및 제2 액티브 패턴의 폭의 합과 동일한 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  28. 제26항에 있어서, 상기 개구부를 형성하는 단계는,
    상기 제1 액티브 패턴에 해당하는 기판을 덮는 제1 마스크 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴을 식각 마스크로 사용하여 기판 표면을 일부 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  29. 제26항에 있어서, 상기 개구부의 양측 가장자리 부위를 식각하기 위한 제2 마스크 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  30. 제29항에 있어서, 상기 제2 마스크 패턴을 형성하는 단계는,
    상기 제1 마스크 패턴 사이에 갭이 생성되도록 하면서, 상기 제1 마스크 패턴 및 개구부의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 제1 절연막 상에 상기 갭 내부를 채우도록 제2 절연막을 형성하는 단계;
    상기 제1 마스크 패턴의 상부면이 노출되도록 상기 제2 절연막 및 제1 절연막을 연마시켜 제1 절연막 패턴 및 제2 절연막 패턴을 형성하는 단계; 및
    상기 제1 마스크 패턴 및 제2 절연막 패턴 사이에 위치하는 제1 절연막 패턴을 선택적으로 제거하여 상기 개구부 내부면 일부를 덮는 제2 마스크 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  31. 제29항에 있어서, 상기 소자 분리막 패턴을 형성하는 단계는,
    상기 트렌치 내부를 채우면서 상기 제1 및 제2 마스크 패턴을 덮도록 소자 분리막을 형성하는 단계;
    상기 제1 및 제2 마스크 패턴의 상부면이 노출되도록 상기 소자 분리막을 연마하는 단계; 및
    상기 제1 및 제2 마스크 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 액티브 패턴 구조물의 형성 방법.
  32. 제31항에 있어서, 상기 제1 및 제2 마스크 패턴의 상부면은 형성하고자하는 제1 전하 저장막 패턴의 상부면보다 높게 위치하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  33. 제32항에 있어서, 상기 예비 제1 및 제2 전하 저장막 패턴을 형성하는 단계는,
    상기 소자 분리막 패턴 사이에 생성된 갭 내부를 채우면서 상기 소자 분리막 패턴 상에 전하 저장막을 형성하는 단계;
    상기 소자 분리막 패턴의 상부면이 노출되도록 상기 전하 저장막을 연마하여 상기 제1 액티브 패턴 상에 예비 제1 전하 저장막 패턴과, 상기 제2 액티브 패턴 상에 예비 제2 전하 저장막 패턴을 형성하는 단계;
    상기 예비 제1 전하 저장막 패턴을 덮는 마스크 패턴을 형성하는 단계; 및
    상기 예비 제2 전하 저장막 패턴의 일부를 식각하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  34. 제33항에 있어서, 식각된 상기 예비 제2 전하 저장막 패턴 상에 상부폭이 하부폭에 비해 넓은 리세스부가 생성되도록, 상기 예비 제2 전하 저장막 패턴 측벽 상으로 노출되어 있는 소자 분리막 패턴의 측벽을 일부 제거하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  35. 제33항에 있어서, 상기 전하 저장막은 폴리실리콘으로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  36. 제33항에 있어서, 상기 전하 저장막은 실리콘 질화물, 나노 크리스탈, 금속 산화물 및 금속 질화물로 이루어지는 군에서 선택된 어느 하나로 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  37. 제14항에 있어서, 상기 유전막은 고유전율을 갖는 금속 산화물, 또는 실리콘 산화물, 실리콘 질화물 및 실리콘 산화물이 적층된 물질을 사용하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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