TWI775437B

TWI775437B - 非揮發性記憶體結構

Info

Publication number: TWI775437B
Application number: TW110117737A
Authority: TW
Inventors: 蔡博安; 車行遠; 李世平
Original assignee: 力晶積成電子製造股份有限公司
Priority date: 2021-05-17
Filing date: 2021-05-17
Publication date: 2022-08-21
Also published as: TW202247425A

Abstract

本發明提供一種非揮發性記憶體結構，包含一基底，該基底中包含有一凹槽，一第一介電層，位於該基底表面並且覆蓋該凹槽的一底部以及兩側壁，一第一多晶矽層，共形地(conformally)位於該第一介電層上，其中該第一多晶矽層部分位於該凹槽中且部分位於該基底表面上，其中該第一多晶矽層包含有一左方水平部分、一左方垂直部分、一中央水平部份、一右方垂直部份以及一右方水平部分彼此相連，一第二介電層結構，共形地位於該第一多晶矽層上；以及一第二多晶矽層，共形地位於該第二介電層結構上。

Description

非揮發性記憶體結構

本發明係有關於半導體領域，尤其是關於一種非揮發性記憶體結構，其具有特殊形狀的剖面結構，以達到提高程式化(programing)與擦除(erase)的效能。

半導體記憶體係為電腦或電子產品中用於儲存資料或數據的半導體元件，其可概分為揮發性記憶體(volatile memory)與非揮發性記憶體(non-volatile memory，NVM)，其中非揮發性記憶體由於具有不因電源供應中斷而造成儲存資料遺失的特性，而被廣泛地使用。

然而，隨著電腦微處理器的功能越來越強大，對大容量且低成本的記憶體的需求也越來越高。為了滿足此一趨勢以及半導體科技對高積集度持續的挑戰，記憶體結構愈趨微縮，而記憶體結構的製程愈趨複雜。除製程上的挑戰之外，業者更面對各膜層元件在製作過程中容易受到製程影響而使得記憶體元件良率與電性表現降低的問題。因此，如何改善記憶體的性能，係為半導體業者一直努力的目標。

本發明的特徵在於，在非揮發性記憶體的製程中，先在基底中形成凹槽後才將氧化層、浮置閘極(多晶矽層)、介電層(ONO結構)以及控制閘極(多晶矽層)等材料依序堆疊，形成於基底表面以及部份陷入凹槽中。如此一來，特別是浮置閘極(多晶矽層)與基底的介面輪廓中包含有數個夾角，當非揮發性記憶體加入電壓進行程式化(programming)或是擦除(erase)步驟時，該些夾角會幫助電子穿隧，讓非揮發性記憶體的反應速度更快，達到提升效能的作用。

10:基底

12:凹槽

14:介電層

16:第一多晶矽層

16A:左方水平部分

16B:左方垂直部分

16C:中央水平部分

16D:右方垂直部分

16E:右方水平部分

18:光阻層

20:第二介電層結構

22:第二多晶矽層

24:間隙壁

26:源/汲極區域

28:摻雜區

A:夾角

B:夾角

C:夾角

D:夾角

CG:控制閘極

EF:電場

e-:電子

FG:浮置閘極

S:側壁

SG:分割閘極

W:寬度

W1:寬度

W2:寬度

第1圖至第7圖係為本發明所提供之非揮發性記憶體結構之製作方法之一實施例之示意圖。

第8圖繪示本發明第一實施例的非揮發性記憶體進行程式化(programming)步驟時的電子遷移示意圖。

第9圖繪示本發明第一實施例的非揮發性記憶體進行擦除(erase)步驟時的電子遷移示意圖。

第10係為根據本發明另一實施例所提供之非揮發性記憶體結構之示意圖。

第11圖與第12圖分別為根據本發明另兩實施例所提供之非揮發性記憶體結構之示意圖。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

為了方便說明，本發明之各圖式僅為示意以更容易了解本發明，其詳細的比例可依照設計的需求進行調整。在文中所描述對於圖形中相對元件之上下關係，在本領域之人皆應能理解其係指物件之相對位置而言，因此皆可以翻轉而呈現相同之構件，此皆應同屬本說明書所揭露之範圍，在此容先敘明。

請參閱第1圖至第7圖，第1圖至第7圖係為本發明所提供之非揮發性記憶體結構之製作方法之一實施例之示意圖。首先，如第1圖所示，提供一基底10，例如為一P型矽基底，在基底10中形成一凹槽12，其中凹槽12可以藉由先形成一圖案化的光阻層或遮罩層(圖未示)覆蓋基底10表面，並且曝露出另一部分的基底10表面，接著再以一蝕刻步驟等方式移除部分被曝露的基底10，以在基底10中形成凹槽12，此外由於蝕刻步驟也可能會一併移除基底旁邊的淺溝渠隔離(圖未示)，所以蝕刻步驟可能包含有多次不同的蝕刻步驟。待凹槽12形成後，再將光阻層或是遮罩層移除。上述步驟屬於本領域的習知技術，在此不多加贅述。本實施例中，凹槽12深度約為100~500埃左右，但本發明不限於此。

接著如第2圖所示，在基底10的表面以及凹槽12內的側壁以及底面形成介電層14，其中介電層14例如以一沉積方式或是以一熱生長的方式形成，介電層14的厚度約為70~100埃，材質例如為氧化矽或是氮化矽等，但本發明不限於此。在本實施例中，此處所形成的介電層14可以作為後續非揮發性記憶體(NVM)的穿隧層來使用。

接下來，如第3圖所示，共形地(conformally)在介電層14的表面形成一第一多晶矽層16，其中此處所述的“共形地形成”代表沿著表面的輪廓所形成，也就是說，第一多晶矽層16會沿著介電層14的表面輪廓形成，其中第一多晶矽層16的底面輪廓也應該會與介電層14的頂面輪廓重疊。此處所述的第一多晶矽層16，將在後續步驟中被形成為非揮發性記憶體(NVM)的浮置閘極(floating gate，FG)使用。

如第4圖所示，形成一光阻層18覆蓋於部分的第一多晶矽層，並且執行一蝕刻步驟移除未被光阻層18所保護的第一多晶矽層16以及介電層14。在蝕刻步驟執行後，部分的基底10的表面重新被曝露出來。

如第5圖所示，移除光阻層18後，共形地形成一第二介電層結構20覆蓋在基底10的表面以及第一多晶矽層16的表面。本實施例中，第二介電層結構20為多層結構，由氧化矽、氮化矽、氧化矽所構成的堆疊結構(又可稱為ONO結構)，此ONO結構被形成為當作後續非揮發性記憶體(NVM)的的浮置閘極(floating gate，FG)與控制閘極(control gate，CG)之間的介電層。本實施例中，第二介電層結構20可以藉由多次的沉積步驟來形成，但本發明不限於此。另外值得注意的是，第二介電層結構20可能還會覆蓋於一部分的第一多晶矽層16在基底10表面以上的左右兩側壁(如第5圖中的側壁S)。

如第6圖所示，共形地形成一多晶矽層(圖未示)，覆蓋於第二介電結構20表面。接著形成一光阻或遮罩層(圖未示)覆蓋住多晶矽層之後再進行一蝕刻步驟移除部分的多晶矽層，在蝕刻步驟之後所留下的多晶矽層被定義為第二多晶矽層22。此處的第二多晶矽層22例如為非揮發性記憶體(NVM)的控制閘極(control gate，CG)。在本實施例中，控制閘極CG的兩邊的寬度均大於浮置閘極FG的寬度。而控制閘極CG在左右兩側超出浮置閘極FG且位於基底10上方的部分，在後續步驟中可以被形成為分割閘極(split gate，SG)，當作與記憶體串聯的電晶體使用。

如第7圖所示，形成間隙壁24在控制閘極CG的側邊，以及形成源/汲極區域26在凹槽12兩側的基底10中。間隙壁24的材質例如為氧化矽、氮化矽或其組合，但不限於此，而源/汲極區域26例如包含有N型摻雜離子。在上述步驟完成後，形成一本發明第一實施例所述的非揮發性記憶體NVM結構。值得注意的是，本實施例中中央部分由浮置閘極FG與控制閘極CG的堆疊結構為非揮發性記憶體NVM，而非揮發性記憶體NVM的左右兩側各包含有一個分割閘極SG與之連接。

值得注意的是，本發明的非揮發性記憶體NVM具有以下結構特徵：首先是浮置閘極FG(也就是第一多晶矽層16)由於一部分形成在凹槽12內而另一部分形成在基底10表面以上，因此從剖面圖來看呈現一下凹狀的輪廓(或是類似一上下顛倒的“Ω”形)。具體而言，可以將浮置閘極FG(也就是第一多晶矽層16)分成幾個部分，包含有左方水平部分16A、左方垂直部分16B、中央水平部分 16C、右方垂直部分16D以及右方水平部分16E，上述幾個部分彼此之間連接而構成第一多晶矽層16。其中，左方水平部分16A與右方水平部分16E的水平高度相同，且左方水平部分16A或右方水平部分16E的水平高度高於中央水平部分16C的水平高度。

由於上述特殊剖面形狀的控制閘極CG，使得控制閘極CG與基底10(或介電層14)之間的輪廓包含有四個夾角，分別標示為夾角A、夾角B、夾角C與夾角D。其中本實施例中，夾角A位於左方水平部分16A與左方垂直部分16B之間；夾角B位於左方垂直部分16B與中央水平部分16C之間；夾角C位於中央水平部分16C與右方垂直部分16D之間；夾角D位於右方垂直部分16D與右方水平部分16E之間。另外四個夾角A~D的尖端部分分別朝向不同的方向，例如夾角A的尖端部分朝向右上角並指向控制閘極CG；夾角B的尖端部分朝向左下角並指向基底10；夾角C的尖端部分朝向右下角並指向基底10；夾角D的尖端部分朝向左上角並指向控制閘極CG。還有本實施例中，夾角A至夾角D皆為垂直夾角，但不限於此，而夾角的角度越小(越尖)則越有利於後續FN穿隧(FN-tunneling)的元件操作。

第8圖繪示本發明第一實施例的非揮發性記憶體進行程式化(programming)步驟時的電子遷移示意圖，第9圖繪示本發明第一實施例的非揮發性記憶體程式化步驟時的電子遷移示意圖。如第8圖所示，非揮發性記憶體1進行程式化步驟時，對控制閘極CG施加一電壓(例如為10V左右，但不限於此)，浮置閘極FG因此受到感應也產生電壓(例如為8V左右，但不限於此)，因此將會產生從浮置閘極FG朝向基底10的電場EF。同時可以理解的是，電子的遷移方向與電場EF的方向相反，在電場EF產生的過程中，電子e-將會從基底10中逐漸移向浮置閘極FG(即FN-tunneling)，使得電荷可以儲存在浮置閘極FG中。值得注意的是，在夾角A與夾角D的區域，基底10相對於浮置閘極FG呈現外凸(同時也代表浮置閘極CG呈現向內凹的形狀)，因此電子e-就較為容易從夾角A與夾角D的區域進入到浮置閘極FG中。也就是說，夾角A與夾角D可以讓電子在程式化的步驟中更容易遷移到浮置閘極FG中，提高程式化步驟的執行速度。

相反地，當非揮發性記憶體NVM進行擦除步驟時，如第9圖所示，在基底10中施加相對於控制閘極CG的正電壓，因此將會產生從基底10朝向浮置閘極FG的電場EF。同時可以理解的是，電子的遷移方向與電場EF的方向相反，在電場EF產生的過程中，電子e-將會從浮置閘極FG中逐漸移向基底10(即FN-tunneling)，使得電荷可以被移出浮置閘極FG，達到清除儲存電荷的效果。值得注意的是，在夾角B與夾角C的區域，浮置閘極FG相對於基底10呈現外凸(同時也代表基底10呈現向內凹的形狀)，因此電子e-就較為容易從夾角B與夾角B的區域進入到基底10中。也就是說，夾角B與夾角C可以讓電子在擦除的步驟中更容易排除浮置閘極FG儲存的電子，提高式擦除步驟的執行速度。

上述進行程式化步驟以及擦除步驟是用F-N穿隧(Fowler-Nordheim Tunneling，又簡稱F-N tunneling)的方法，對控制閘極CG或是基底施加電壓，直接將電子移除或導入浮置閘極FG中。然而在本發明的其他實施例中，也可以採用熱載子注入(Hot carrier injection)的方式來將電子移出或導入浮置閘極FG。熱載子注入主要原理是在短通道元件中，橫向電場將會很大，當電子從源極端跑到汲極端時，受到橫向電場的影響會產生碰撞游離(impact ionization)，生成很多的電子-電洞對，該些電子-電洞對就可能會注入浮置閘極FG中。值得注意的是，由於電場最強(也就是最容易產生電子-電洞對)的區域是在P-N介面交界處，因此若P-N介面交界處靠近浮置閘極FG，將更容易讓電子導入浮置閘極FG內。

因此，請參考第10圖，第10係為根據本發明另一實施例所提供之非揮發性記憶體結構之示意圖。本實施例中，以熱載子注入的方式來進行程式化步驟，可以額外形成一摻雜區28(例如為N型摻雜區)在源/汲極區域26(尤其是汲極區域)旁，並且摻雜區28位於一部分的浮置閘極FG正下方。如此一來，當摻雜區28與基底10的交界處產生電子-電洞對時，該些電子容易直接向上被吸引至浮置閘極FG中，而擦除方法則與上述的FN-tunneling相同。其他特徵與上述實施例相同，在此不多加贅述。

此外，如上所述，控制閘極CG在左右兩側超出浮置閘極FG的部分，可以被形成為分割閘極(split gate，SG)，當作與記憶體串聯的電晶體使用。在第一實施例中(第7圖)，一共有兩個分割閘極SG與中央部分的非揮發性記憶體NVM相連。然而在其他實施例中，可以藉由改變圖案化步驟與蝕刻步驟的範圍，來控制分割閘極SG是否存在。

第11圖與第12圖分別為根據本發明另兩實施例所提供之非揮發性記憶體結構之示意圖。例如，可以如第11圖所示，該實施例中控制閘極CG與浮置閘極FG寬度相等，也就是說，第二多晶矽層20的寬度等於第一多晶矽層16的寬度(如寬度W)。本實施例中，僅有中央部分包含非揮發性記憶體NVM，而不包含有左右兩側的分割閘極SG。

或是在其他實施例中，如第12圖所示，第二多晶矽層20的寬度(W2)大於第一多晶矽層16的寬度(W1)該實施例中僅有單邊一側的分割閘極SG。上述結構也屬於本發明的涵蓋範圍內。

綜合以上段落與圖式，本發明提供一種非揮發性記憶體結構NVM，包含一基底10，該基底10中包含有一凹槽12，一第一介電層14，位於該基底10表面並且覆蓋該凹槽12的一底部以及兩側壁，一第一多晶矽層16(浮置閘極FG)，共形地(conformally)位於該第一介電層14上，其中該第一多晶矽層16部分位於該凹槽12中且部分位於該基底10表面上，其中該第一多晶矽層16包含有一左方水平部分16A、一左方垂直部分16B、一中央水平部份16C、一右方垂直部份16D以及一右方水平部分16E彼此相連，一第二介電層結構20，共形地位於該第一多晶矽層16上，以及一第二多晶矽層22，共形地位於該第二介電層結構上。

在一些實施例中，其中該左方水平部分16A與該右方水平部分16E位於同一水平面上，且其水平高度高於該中央水平部份16C的一水平高度。

在一些實施例中，其中該第一多晶矽層16與該基底10之間的輪廓包含有四個夾角(A~D)。

在一些實施例中，其中該四個夾角分別位於：該左方水平部分16A與該左方垂直部分16B連接處、該右方水平部分16E與該右方垂直部分16D連接處、該左方垂直部分16B與該中央水平部分16C連接處、以及該右方垂直部分16D與該中央水平部分16C連接處。

在一些實施例中，其中該四個夾角(A~D)為直角，且四個直角所朝向的方向皆不同。

在一些實施例中，其中該第二介電層結構20包含有一氧化矽、氮化矽與氧化矽組成的堆疊結構。

在一些實施例中，其中更包含有一間隙壁24，至少部分覆蓋於該第二多晶矽層22的一側壁。

在一些實施例中，其中該第二多晶矽層22的寬度大於該第一多晶矽層16的寬度(第7圖、第12圖)。

在一些實施例中，其中該第二多晶矽層22的寬度等於該第一多晶矽層16的寬度(第11圖)。

在一些實施例中，其中至少有一部分的該第二多晶矽層22位於該基底表面10的該第一介電層14上方，並組成一分割閘極(split gate)結構。

在一些實施例中，至少包含有一源/汲極區域26，位於該基底10中，並且位於該凹槽12的兩側。

在一些實施例中，至少還包含有一摻雜區28，連接該源/汲極區域26，其中該摻雜區28位於一部分的該第一多晶矽層16的正下方。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。