CN102122662B - P型mos存储单元 - Google Patents

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Abstract

根据本发明的一种P型M0S存储单元包括：在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及布置在第二浮栅极上的第二控制栅极。本发明通过调整P型M0S存储单元的结构，消除了干扰并减小了尺寸。

Description

P型MOS存储单元
技术领域
本发明涉及存储器设计领域，更具体地说，涉及一种闪存存储器中使用的P型MOS存储单元。
背景技术
在存储器(尤其是闪存)的设计中，对组成存储器的存储单元的设计是一个很重要的环节；原因在于，存储单元的性能决定了存储器总体性能，并且存储单元的尺寸也觉得了存储器总体尺寸。
现有技术提出了一种如图1所示的P型存储单元的结构，该P型存储单元的结构具有尺寸较小的优点。其中，存储单元包括布置在衬底P-Sub中的N阱中的源极有源区S、中间有源区D*、漏极有源区D；并且在源极有源区S和中间有源区D*之间的区域的上部布置了浮栅极FG和控制栅极CG，在中间有源区D*和漏极有源区D之间的区域的上部布置了选择栅极SG，并且选择栅极SG与字线连接，而漏极有源区D与位线BL连接。
图2示出了在编程时选择了图1所示的P型存储单元的情况的示意图，在此状态下，字线和位线均被选择，图中从中间有源区D*至浮栅极FG的斜线箭头表示了通过能带隧穿感应热电子注入来进行编程的状态。其中，在控制栅极CG上施加了8V的正向电压+HV，在选择栅极SG上施加了-8V的负向电压-HV，在位线BL上施加了-6V的负向电压-HV。
图3示出了在编程时未选择图1所示的P型存储单元的情况的示意图。其中，在控制栅极CG上施加了8V的正向电压+HV，在选择栅极SG上施加了0V的电压，在位线BL上施加了-6V的负向电压-HV。
图4示出了对图1所示的P型存储单元进行电擦除的示意图。其中，在控制栅极CG上施加了-9V的负向电压-HV，在选择栅极SG上施加了10V的正向电压HV，在位线BL上施加了10V的正向电压HV，并且衬底和源极均接10V的正向电压HV。
图5示出了对图1所示的P型存储单元进行读取的示意图。其中，在控制栅极CG上施加了-1.3V的负向电压-HV，在选择栅极SG上施加了-1.5V的负向电压-HV，在位线BL上施加了-2V的负向电压-HV，并且衬底和源极均接10V的正向电压HV。
上文仅示例性地说明了现有技术的存储单元结构，实际上可以从网络连接http://www.chingistek.com/resource_center/docs/pFLASH％20Memory％20Architecture％20Advantages％202003％2Epdf获得该P型存储单元的进一步的细节。
上述P型存储单元结构还是存在一些缺点，或者说需要改进的方面。具体地说，在存储单元的实际工作过程中，由于源极有源区D与位线BL接通，当位线BL上施加较大电压时，与位线BL相邻的选择栅极SG下的导电沟道会不期望地导通；为了避免这种扰动所带来的选择栅极SG下的导电沟道不期望地被导通，从而避免存储单元的失效或者误操作，通常需要将选择栅极SG下的栅极氧化层做得较厚，和/或增大选择栅极SG的长度以增大导电沟道的长度。这样，就不可避免地增大了存储单元的尺寸，而且上述干扰还会影响存储单元的性能。
发明内容
因此，本发明的一个目的是提供一种能够克服干扰并减小存储单元尺寸的P型存储单元结构。
根据本发明，提供了一种P型MOS存储单元包括：在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；布置在第一浮栅极上的第一控制栅极；以及布置在第二浮栅极上的第二控制栅极。
这样，位线不再与选择栅极相邻，而是与相叠的浮栅极和控制栅极相邻，并且消除了中间有源区；从而器件尺寸大大减小。而且，相叠的浮栅极和控制栅极下面的导电沟道不会像单个选择栅极下的导电沟道那样容易受到位线电压的影响，从而无需将栅极氧化层做的很厚，也无需与位线相邻的栅极下的导电沟道做得很长，从而进一步减小了尺寸，而且器件性能不会受到位线上的电压的影响。此外，由于左右两边的存储器件共用一个选择栅极，因此进一步减小了单元存储空间所需要的芯片面积。
在上述P型MOS存储单元中，第一浮栅极、第一控制栅极、选择栅极、第二浮栅极以及第二控制栅极布置在所述栅极有源区上方。
在上述P型MOS存储单元中，所述源极有源区与存储器的第一位线电连接。
在上述P型MOS存储单元中，所述漏极有源区与存储器的第二位线电连接。
在上述P型MOS存储单元中，所述第一控制栅极与存储器的第一字线电连接。
在上述P型MOS存储单元中，所述第二控制栅极与存储器的第二字线电连接。
在上述P型MOS存储单元中，所述源极有源区为P型掺杂的区域，所述栅极有源区为N型掺杂的区域，以及所述漏极有源区为P型掺杂的区域。
在上述P型MOS存储单元中，所述衬底为P型衬底，并且源极有源区、栅极有源区、以及漏极有源区被布置在所述P型衬底中的N阱中。或者可选地，所述衬底为N型衬底，并且源极有源区、栅极有源区、以及漏极有源区被直接布置在所述N型衬底中。
在上述P型MOS存储单元中，所述P型MOS存储单元被有利地用于闪存存储器。
附图说明
图1示出了现有技术中的P型存储单元的结构的示意图。
图2示出了在编程时选择了图1所示的P型存储单元的情况的示意图。
图3示出了在编程时未选择图1所示的P型存储单元的情况的示意图。
图4示出了对图1所示的P型存储单元进行电擦除的示意图。
图5示出了对图1所示的P型存储单元进行读取的示意图。
图6示出了根据本发明实施例的P型存储单元的结构的示意图。
图7示出了在对图6所示的P型存储单元进行编程的情况的示意图。
图8示出了对图6所示的P型存储单元进行电擦除的示意图。
图9示出了对图6所示的P型存储单元进行读取的示意图。
需要说明的是，附图用于说明本发明，而非限制本发明。
具体实施方式
为了使本发明的内容更加清楚和易懂，下面结合具体实施例和附图对本发明的内容进行详细描述。
图6示出了根据本发明实施例的P型存储单元的结构的示意图。
如图6所示，P型MOS存储单元包括：在衬底P-Sub中依次布置的源极有源区S、栅极有源区、以及漏极有源区D；即源极有源区S与漏极有源区D之间的区域就是栅极有源区。所述源极有源区S为P型掺杂的区域，所述栅极有源区为N型掺杂的区域，以及所述漏极有源区D为P型掺杂的区域。
具体地说，在图6中，所述衬底为P型衬底，并且源极有源区S、栅极有源区、以及漏极有源区D被布置在所述P型衬底中的N阱N-well中。
在从源极有源区S至漏极有源区D的方向上(即图8的从左到右的方向上)，在衬底P-Sub上依次布置第一浮栅极FG_L、选择栅极SG、以及第二浮栅极FG_R；布置在第一浮栅极FG_L上的第一控制栅极CG_L；以及布置在第二浮栅极FG_R上的第二控制栅极CG_R。从图中可以看出，第一浮栅极FG_L、第一控制栅极CG-_L、选择栅极SG、第二浮栅极FG_R以及第二控制栅极CG_R基本上布置在所述栅极有源区上方。
在将上述P型MOS存储单元应用至存储器作为存储单元时，使得源极有源区S与存储器的第一位线BL_L电连接，使得漏极有源区D与存储器的第二位线BL_R电连接，并且使得第一控制栅极CG_L与存储器的第一字线电连接，同时使得第二控制栅极与存储器的第二字线电连接。
由此可以看出，与图1所示的现有技术中的P型存储单元不同的是，在该结构中，位线(第一位线BL_L或第二位线BL_R)不再与选择栅极SG相邻，而是与相叠的浮栅极和控制栅极相邻(具体地说，第一位线BL_L邻近第一控制栅极CG_L和第一浮栅极FG_L，而第二位线BL_R邻近第二控制栅极CG_R和第二浮栅极FG_R)，并且消除了中间有源区；从而器件尺寸大大减小。
而且，相叠的第一控制栅极CG_L和第一浮栅极FG_L以及相叠的第二控制栅极CG_R和第二浮栅极FG_R下面的导电沟道不会像单个选择栅极SG下的导电沟道那样容易受到位线电压的影响，从而无需将栅极氧化层做的很厚，也无需与位线BL相邻的栅极下的导电沟道做得很长，从而进一步减小了尺寸，而且器件性能不会受到第一位线BL_L和第二位线BL_R上的电压的影响。
此外，由于由源极有源区S、第一控制栅极CG_L、第一浮栅极FG_L以及选择栅极SG所组成的左边的存储器件以及由选择栅极SG、第二控制栅极CG_R、第二浮栅极FG_R和漏极有源区D所组成的右边的存储器件共用一个选择栅极，因此进一步减小了单元存储空间所需要的芯片面积。
下面进一步以示例的方式说明对图1所示的P型存储单元进行编程、电擦除以及读取的情况。
图7示出了在对图6所示的P型存储单元进行编程的情况的示意图。其中，第一位线BL_L和衬底接参考电压Vccint，第一控制栅极CG_L接电压Vccint-3V，选择栅极SG接参考电压Vccint，第二控制栅极CG_R接电压Vccint+8V，第二位线BL_R接电压Vccint-6.1V。其中，参考电压Vccint可能基本上为0V。
可以看出，在图7中，由选择栅极SG、第二控制栅极CG_R、第二浮栅极FG-_R和漏极有源区D所组成的右边的存储器件被选择，而由源极有源区S、第一控制栅极CG_L、第一浮栅极FG_L以及选择栅极SG所组成的左边的存储器件未被选择。也就是说，在此情况下，第二浮栅极FG_R中存入了数据，而第一浮栅极FG_L中未存入数据。由此可以看出，实际上，完全可以实现对图6所示的P型存储单元中的左边的存储器件和右边的存储器件进行独立编程。
图8示出了对图6所示的P型存储单元进行电擦除的示意图。其中，选择栅极SG、第一位线BL_L和第二位线BL_R接10V电压，第一控制栅极CG_L和第二控制栅极CG_R接-8V的电压，衬底接10V电压。由此，可以实现对所示的P型存储单元进行电擦除。
图9示出了对图6所示的P型存储单元进行读取的示意图。其中，第一位线BL_L接电压值Vcc-1.2V，衬底接基准电压Vcc，第一控制栅极CG_L接电压Vcc-6V，选择栅极SG接电压Vcc-1.5V，第二控制栅极CG_R接电压Vcc-1.3V，第二位线BL_R接电压Vcc。其中，基准电压Vcc同样可能基本上为0V。
在施加了上述电压的情况下，第一浮栅极FG_L、控制栅极SG以及第二浮栅极FG_R下的沟道均导通，从而形成一个读取电流，以便将存储在第二浮栅极FG-_R中的信号读出。
需要说明的是，说明书中例举的各种电压值的数据仅仅是一种示例，其仅仅用于示意性地说明电压状态，实际上的电压值可以根据实际情况而适当调整，因此，本发明并不限于所例举的具体电压值。而且，虽然示出了将源极有源区、栅极有源区、以及漏极有源区布置在衬底的N型阱中的情况；但是，在衬底为N型的情况下，可将源极有源区、栅极有源区、以及漏极有源区直接布置在衬底中。
此外，需要说明的是，说明书以及说明书附图中仅仅描述或者绘制了与本发明技术方案相关的结构的布置，例如控制栅极、浮栅、以及选择栅极等；而对于其它公知的结构(例如栅极氧化层)并没有描述，但是本领域技术人员应该理解的是，除了本发明特别指出的改进结构之外，其它结构可以采用本领域公知的任何合适的结构。
并且，对于本领域技术人员来说明显的是，可在不脱离本发明的范围的情况下对本发明进行各种改变和变形。所描述的实施例仅用于说明本发明，而不是限制本发明；本发明并不限于所述实施例，而是仅由所附权利要求限定。

Claims (8)

1.一种P型MOS存储单元，其特征在于包括：
在衬底中依次布置的源极有源区、栅极有源区、以及漏极有源区；
在从源极有源区至漏极有源区的方向上，在衬底上依次布置第一浮栅极、选择栅极、以及第二浮栅极；
布置在第一浮栅极上的第一控制栅极；以及
布置在第二浮栅极上的第二控制栅极；
其中，所述源极有源区与存储器的第一位线电连接，所述漏极有源区与存储器的第二位线电连接；对所述P型MOS存储单元进行编程时，通过能带隧穿感应热电子注入来进行；对所述P型MOS存储单元进行电擦除时，所述选择栅极、第一位线、第二位线和衬底上均接电压。
2.根据权利要求1所述的P型MOS存储单元，其特征在于，其中第一浮栅极、第一控制栅极、选择栅极、第二浮栅极以及第二控制栅极布置在所述栅极有源区上方。
3.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述第一控制栅极与存储器的第一字线电连接。
4.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述第二控制栅极与存储器的第二字线电连接。
5.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述源极有源区为P型掺杂的区域，所述栅极有源区为N型掺杂的区域，以及所述漏极有源区为P型掺杂的区域。
6.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述衬底为P型衬底，并且源极有源区、栅极有源区、以及漏极有源区被布置在所述P型衬底中的N阱中。
7.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述衬底为N型衬底。
8.根据权利要求1或2所述的P型MOS存储单元，其特征在于，其中所述P型MOS存储单元被用于闪存存储器。
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