CN104778972A - 存储器阵列及其操作方法 - Google Patents

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胡剑
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Abstract

本发明的存储器阵列中，包括阵列分布的多个存储单元、若干条漏极选择线、源极选择线、字线选通信号线、第一控制栅线和第二控制栅线，第一控制栅线与该行上的每个存储单元的漏极控制栅相连，第二控制栅线与该行上的每个存储单元的源极控制栅相连，通过漏信号、源信号、字线选通信号、第一控制栅信号以及第二控制控制栅信号分别对每个存储单元进行操作。本发明中，采用栅诱导漏极泄漏电流技术可以降低编程时的功耗，并且防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确性，提高读取操作的准确性。

Description

存储器阵列及其操作方法
技术领域
本发明涉及存储器技术领域，尤其涉及一种存储器阵列及其操作方法。
背景技术
在半导体存储装置中，闪存(Flash memory)是一种非易失性存储器，且属于可擦除可编程只读存储器(Erasable Programmable Read-Only Memory，EPROM)。闪存可针对整个存储器区块进行擦除，且擦除速度快，约需一至两秒。因此，近年来，闪存已运用于各种消费性电子产品中，例如：数码相机、数码摄影机、移动电话或笔记本电脑等。一般而言，闪存分分栅结构或堆叠栅结构或两种结构的组合。分栅式存储器由于其特殊的结构，相比堆叠栅存储器在编程和擦除的时候都体现出其独特的性能优势，因此分栅式结构由于具有高的编程效率，字线的结构可以避免“过擦除”等优点，应用尤为广泛。然而，现有技术中的分栅式存储器中存在功耗大、电流之间耦合导致操作错误等现象。
发明内容
本发明的目的在于，提供一种存储器阵列及其操作方法，可以降低编程时的功耗，提高各漏极电流的准确性，并提高读取操作的准确性。
为解决上述技术问题，本发明提供一种存储器阵列，包括：
在衬底上按行方向和列方向进行阵列分布的多个存储单元，所述衬底中包括N阱，每个所述存储单元包括位于所述N阱中的漏极和源极、由下至上依次位于所述衬底上的漏极浮栅和漏极控制栅、由下至上依次位于所述衬底上的源极浮栅和源极控制栅、以及位于所述N阱上且位于所述漏极浮栅和源极浮栅之间的选择栅，其中，部分所述漏极浮栅位于所述漏极上，部分所述源极浮栅位于所述源极上，所述N阱的底部接通到一阱端；
按列方向交替设置的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；
按行方向设置的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；
按行方向设置的第一控制栅线，每个所述第一控制栅线将行方向的每个所述存储单元的漏极控制栅连接，其中，所述第一控制栅线接通到一第一控制栅信号；
按行方向设置的第二控制栅线，每个所述第二控制栅线将行方向的每个所述存储单元的源极控制栅连接，其中，所述第二控制栅线接通到一第二控制栅信号。
可选的，每个存储单元还包括金属孔，每个所述存储单元连接的漏极选择线通过一个金属孔与漏极连接，每个所述存储单元连接的源极选择线通过一个金属孔与源极连接，列方向相邻的两个所述存储单元的源极选择线或漏极选择线通过同一个金属孔连接。
相应的，本发明还提供一种上述存储器阵列的操作方法，包括：
对行和列同时选中的存储单元进行编程操作时，漏信号的电压为-5V～-9V，源信号的电压为0V，第一控制栅信号的电压为-6V～-10V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V；
对行选中的存储单元进行擦除操作时，漏信号、源信号以及阱端的电压为0V，第一控制栅信号和第二控制栅信号的电压为-5V～-9V，字线选通信号的电压为6V～10V：
对行和列同时选中的存储单元进行读取操作时，漏信号的电压为Vcc-1V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc，其中，Vcc为基准电压。
可选的，对行未选中的存储单元不进行读取操作时，漏信号的电压为Vcc-1.2V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
可选的，对列未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc。
可选的，对行和列均未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
可选的，所述基准电压Vcc的电压范围为1V-5V。
可选的，对行未选中的存储单元不进行编程操作时，漏信号的电压为-5V～-9V，源信号的电压为0V，第一控制栅信号的电压为0，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
可选的，对列未选中的存储单元不进行编程操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为-6V～-10V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
可选的，对行和列均未选中的存储单元不进行编程操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
可选的，对行未选中的存储单元不进行擦除操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
本发明提供的存储器阵列及其操作方法中，以实现在较低的各信号的控制下不断反复进行编程和擦除动作时，降低编程操作的功耗，并解决各存储阵列中的各漏极选通线之间以及各源极选通线之间的耦合现象，提高漏极以及源极电流的准确性，提高读取操作的准确性。
附图说明
图1为本发明一实施例中存储单元的结构剖面示意图；
图2为本发明一实施例中存储器阵列的结构示意图。
具体实施方式
下面将结合示意图对本发明的存储器阵列及其操作方法进行更详细的描述，其中表示了本发明的优选实施例，应该理解本领域技术人员可以修改在此描述的本发明，而仍然实现本发明的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本发明的限制。
本发明的核心思想在于，闪存阵列中包括若干条第一控制栅线和第二控制栅线，第一控制栅线与该行上的每个存储单元的漏极控制栅相连，第二控制栅线与该行上的每个存储单元的源极控制栅相连，通过漏信号、源信号、字线选通信号、第一控制栅信号以及第二控制控制栅信号分别对每个存储单元进行操作。本发明中，可以降低编程时的功耗，并且防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确性，提高读取操作的准确性。
下文结合图1-图2对本发明的存储器阵列及其操作方法进行具体说明。
参考图1所示，本发明中的存储器阵列的结构包括：
在衬底P-Sub上按行方向(X方向)和列方向(Y方向)进行阵列分布的多个存储单元10。较佳的，所述衬底为P型半导体衬底，每个所述存储单元10的结构参考图2所示，所述存储单元10包括：半导体衬底P-Sub的表面形成N阱N-Well，N阱N-Well中形成漏极D、源极S。在衬底P-Sub上由下至上依次形成有漏极浮栅FG_R和漏极控制栅CG_R，漏极浮栅FG_R和漏极控制栅CG_R位于衬底P-Sub上靠近漏极D的上方；在衬底P-Sub上由下至上依次形成有源极浮栅FG_L和源极控制栅CG_L，源极浮栅FG_L和源极控制栅CG_L位于衬底P-Sub上靠近源极S的上方；在N阱N-Well上、且位于漏极浮栅FG_R和源极浮栅FG_L之间的选择栅SG，其中，N阱N-Well的底部接通到一阱端V1；
按列方向(Y方向)交替设置的漏极选择线BL_R和源极选择线BL_L，每个所述漏极选择线BL_R和每个所述源极选择线BL_L分别将列方向的每个所述存储单元10的漏极D和源极S连接，其中，所述漏极选择线BL_R和源极选择线BL_L分别接通到一漏信号V2和一源信号V3；
按行方向(X方向)设置的字线选通信号线WL，每个所述字线选通信号线WL将行方向的每个所述存储单元10的选择栅SG连接，其中，所述字线选通信号线WL接通到一字线选通信号V4；
按行方向(X方向)设置的第一控制栅线CG1，每个所述第一控制栅线CG1将行方向的每个所述存储单元10的漏极控制栅CG_R连接，其中，所述第一控制栅线CG1接通到一第一控制栅信号V5。
按行方向(X方向)设置的第二控制栅线CG2，每个所述第二控制栅线CG2将行方向的每个所述存储单元10的源极控制栅CG_L连接，其中，所述第一控制栅线CG2接通到一第二控制栅信号V6。
可以理解的是，每个存储单元10还包括金属孔11，每个所述存储单元10连接的漏极选择线BL_R通过一个金属孔11与漏极D连接，每个所述存储单元10连接的源极选择线BL_L通过一个金属孔11与源极S连接，列方向相邻的两个所述存储单元10的源极选择线BL_L或漏极选择线BL_R通过同一个金属孔11连接。
本领域技术人员可以理解的是，在存储单元10中，源极S和漏极D之间的位置是可以互换的，在此对源极S和漏极D的位置限定仅为了便于说明。
相应的，本发明还提供上述存储器阵列的操作方法，通过阱端V1、漏信号V2、源信号V3、字线选通信号V4、第一控制栅信号V5以及第二控制栅信号V6对存储器阵列中的每个存储单元10进行操作。
编程(Program)操作
对行和列同时选中的存储单元进行编程操作时，漏信号V2的电压为-5V～-9V，源信号V3的电压为0V，第一控制栅信号V5的电压为-6V～-10V，第二控制栅信号V6的电压为0V，字线选通信号V4以及阱端V1的电压为0V；
对行未选中的存储单元不进行编程操作时，漏信号V2的电压为-5V～-9V，源信号V3的电压为0V，第一控制栅信号V5的电压为0，第二控制栅信号V6的电压为0V，字线选通信号V4以及阱端V1的电压为0V。
对列未选中的存储单元不进行编程操作时，漏信号V2的电压为0V，源信号V3的电压为0V，第一控制栅信号V5的电压为-6V～-10V，第二控制栅信号V6的电压为0V，字线选通信号V4以及阱端V1的电压为0V。
对行和列均未选中的存储单元不进行编程操作时，漏信号V2的电压为0V，源信号V3的电压为0V，第一控制栅信号V5的电压为0V，第二控制栅信号V6的电压为0V，字线选通信号V4以及阱端V1的电压为0V。
需要说明的是，本发明的存储器阵列的结构中，存储单元中利用栅诱导漏极泄漏电流(GIDL)技术，在编程操作时使用GIDL技术，使得编程时编程电流很小，从而降低编程功耗。
擦除(Erase)操作
对行选中的存储单元进行擦除操作时，漏信号V2、源信号V3以及阱端V1的电压为0V，第一控制栅信号V5和第二控制栅信号V6的电压为-5V～-9V，字线选通信号V4的电压为6V～10V：
对行未选中的存储单元不进行擦除操作时，漏信号V2的电压为0V，源信号V3的电压为0V，第一控制栅信号V5的电压为0V，第二控制栅信号V6的电压为0V，字线选通信号V4以及阱端V1的电压为0V。
在本发明中，每个存储单元10上施加的各电压信号的绝对值小，施加的最大的电压值不超过10V，因此，在提供的各信号的控制下不断重复进行编程或擦除操作时，也不容易损坏存储器阵列的结构，使得本发明的存储器具有很好的耐用性。
读取(Read)操作
对行和列同时选中的存储单元进行读取操作时，漏信号的电压为Vcc-1V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc，其中，Vcc为基准电压。
对行未选中的存储单元不进行读取操作时，漏信号的电压为Vcc-1.2V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
对列未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc。
对行和列均未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
在本实施例中，所述基准电压VCC的电压范围为1V-5V，较佳的，基准电压设定为1.5V。
需要说明的是，在存储器阵列中设置的漏极选通线BL_R和源极选通线BL_L彼此隔离，且各信号的电压绝对值低时，各漏极选通线BL_R之间与各源极选通线BL_L之间均会不产生耦合现象，从而不会出现流过漏极D和源极S的电流不准确的问题，保证了漏极D电流与源极S电流的准确性，提高了读取操作的准确性。
在本发明的较佳实施例中的，阱端V1、漏信号V2、源信号V3、字线选通信号V4、第一控制栅信号V5以及第二控制栅信号V6的较佳电压值对应如表一中所示。
表一
需要说明的是，上述操作方法为对存储单元中的第一控制栅线CG1进行的，本发明还可以另一实施例实现对存储器阵列中的第二控制栅线CG2进行操作。本领域技术人员可以理解的是，对第二控制栅线CG2进行编程、擦除的操作与对第一控制栅线CG1的操作方法相同，只要将上述操作方法中的第一控制栅信号V5与第二控制栅信号V6进行对换，即可实现对第二控制栅线CG2的编程和擦除操作。然而，在对第二控制栅线CG2进行读取操作时，除了将上述操作方法中的第一控制栅信号V5与第二控制栅信号V6进行对换之外，还需要使得漏信号V2与源信号V3进行对换，才能实现对第二控制栅CG2的读取操作。在存储器阵列结构中，与栅极线距离近的金属孔连接的选通线即为源极选通线，与栅极线距离远的选通线为漏极选通线，此为本领域技术人员可以理解的。因此，在对第二控制栅CG2进行读取操作时，需要将上述操作方法中的漏信号V2与源信号V3进行对换。
同样的，在对第二控制栅线CG2进行操作时，存储单元中利用栅诱导漏极泄漏电流(GIDL)技术，在编程操作时使用GIDL技术，使得编程时编程电流很小，从而降低编程功耗。并且，防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确性，提高读取操作的准确性。
综上所述，本发明提供的存储器阵列及其操作方法中，可以降低编程时的功耗，并且防止漏极选通线之间以及源极选通线之间的电流的耦合，提高漏极以及源极电流的准确性，提高读取的准确性。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (11)

1.一种存储器阵列，其特征在于，包括：
在衬底上按行方向和列方向进行阵列分布的多个存储单元，所述衬底中包括N阱，每个所述存储单元包括位于所述N阱中的漏极和源极、由下至上依次位于所述衬底上的漏极浮栅和漏极控制栅、由下至上依次位于所述衬底上的源极浮栅和源极控制栅、以及位于所述N阱上且位于所述漏极浮栅和源极浮栅之间的选择栅，其中，部分所述漏极浮栅位于所述漏极上，部分所述源极浮栅位于所述源极上，所述N阱的底部接通到一阱端；
按列方向交替设置的漏极选择线和源极选择线，每个所述漏极选择线和源极选择线分别将列方向的每个所述存储单元的漏极和源极连接，其中，所述漏极选择线和源极选择线分别接通到一漏信号和一源信号；
按行方向设置的字线选通信号线，每个所述字线选通信号线将行方向的每个所述存储单元的选择栅连接，其中，所述字线选通信号线接通到一字线选通信号；
按行方向设置的第一控制栅线，每个所述第一控制栅线将行方向的每个所述存储单元的漏极控制栅连接，其中，所述第一控制栅线接通到一第一控制栅信号；
按行方向设置的第二控制栅线，每个所述第二控制栅线将行方向的每个所述存储单元的源极控制栅连接，其中，所述第二控制栅线接通到一第二控制栅信号。
2.如权利要求1所述的存储器阵列，其特征在于，每个存储单元还包括金属孔，每个所述存储单元连接的漏极选择线通过一个金属孔与漏极连接，每个所述存储单元连接的源极选择线通过一个金属孔与源极连接，列方向相邻的两个所述存储单元的源极选择线或漏极选择线通过同一个金属孔连接。
3.一种如权利要求1-2中任意一项所述的存储器阵列的操作方法，其特征在于，包括：
对行和列同时选中的存储单元进行编程操作时，漏信号的电压为-5V～-9V，源信号的电压为0V，第一控制栅信号的电压为-6V～-10V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V；
对行选中的存储单元进行擦除操作时，漏信号、源信号以及阱端的电压为0V，第一控制栅信号和第二控制栅信号的电压为-5V～-9V，字线选通信号的电压为6V～10V：
对行和列同时选中的存储单元进行读取操作时，漏信号的电压为Vcc-1V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc，其中，Vcc为基准电压。
4.如权利要求3所述的存储器阵列的操作方法，其特征在于，对行未选中的存储单元不进行读取操作时，漏信号的电压为Vcc-1.2V，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
5.如权利要求3所述的存储器阵列的操作方法，其特征在于，对列未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc-3V，字线选通信号为Vcc-3.5V，阱端的电压为Vcc。
6.如权利要求3所述的存储器阵列的操作方法，其特征在于，对行和列均未选中的存储单元不进行读取操作时，漏信号的电压为Vcc，源信号的电压为Vcc，第一控制栅信号的电压为Vcc，第二控制栅信号的电压为Vcc，字线选通信号为Vcc，阱端的电压为Vcc。
7.如权利要求4-6中任意一项所述的存储器阵列的操作方法，其特征在于，所述基准电压Vcc的电压范围为1V-5V。
8.如权利要求3所述的存储器阵列的操作方法，其特征在于，对行未选中的存储单元不进行编程操作时，漏信号的电压为-5V～-9V，源信号的电压为0V，第一控制栅信号的电压为0，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
9.如权利要求3所述的存储器阵列的操作方法，其特征在于，对列未选中的存储单元不进行编程操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为-6V～-10V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
10.如权利要求3所述的存储器阵列的操作方法，其特征在于，对行和列均未选中的存储单元不进行编程操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
11.如权利要求3所述的存储器阵列的操作方法，其特征在于，对行未选中的存储单元不进行擦除操作时，漏信号的电压为0V，源信号的电压为0V，第一控制栅信号的电压为0V，第二控制栅信号的电压为0V，字线选通信号以及阱端的电压为0V。
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