CN107481758A - 一种存储器的操作方法 - Google Patents
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Abstract
本发明公开一种存储器的操作方法,该操作方法于读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压,通过本发明,对电源电压能够起到去藕的作用。
Description
技术领域
本发明涉及一种存储器的操作方法,特别是涉及一种闪存的操作方法。
背景技术
如图1所示为一种基本电可擦可编程只读存储器(EEPROM)单元,包括:半导体衬底10,半导体衬底10为P型衬底,其上设有深N-Well(DNW)20,深N-Well 20上设有p-well(PW),p_well上具有间隔设置的源极区域210和漏极区域220及沟道区230;沟道区230,位于源极区域210和漏极区域220之间;第一位线BL0和第二位线BL1,分别连接于源极区域210和漏极区域220;第一浮栅310,设置于沟道区230和源极区域210上方;第二浮栅320,设置于沟道区230和漏极区域220上方,第一浮栅310和第二浮栅320分别构成第一存储位单元和第二存储位单元;第一控制栅CG0和第二控制栅CG1,分别设置于第一浮栅310和第二浮栅320上方;字线WL,位于沟道区230上方并位于第一浮栅310和第二浮栅320之间。
利用该基本电可擦可编程只读存储器(EEPROM)单元组成的存储单元阵列如图2所示,其中,列方向(Y方向)为位线BL<0>、BL<1>、BL<2>、BL<3>,行方向(X方向)为第一控制线CG0<m>、CG0<m+1>、CG0<m+2>、第二控制线CG1<m>、CG1<m+1>、CG1<m+2>、字线WL<m>、WL<m+1>、WL<m+2>。
对每一个存储单元对,包含第一存储单元a和第二存储单元b,即以一行第一存储单元a和一行第二存储单元组成一行存储单元对,同一行存储单元对中第一存储单元a和第二存储单元b共用一条字线,第一控制线和第二控制线分别位于同一条字线的两侧且平行,即对每一个存储单元对Cell a/b,第一控制栅线CG0<m>连接其第一控制栅极,第二控制栅线CG1<m>连接其第二控制栅极,字线WL<m>连接字线控制栅极,由于存储单元在结构上源漏极是完全等效的,对N型存储单元,连接位线的源漏极中加正电压或高电压的即为漏极,加负压或低电压的为源极,对P型存储单元则相反,定义存储单元对Cell a/b的源漏极之上端为漏极,定义存储单元对Cell a/b的源漏极之下端为源极,对奇数行奇数列存储单元对(如第一行第一列),位线BL<n>(第一行第一列时即BL<0>)连接其漏极,位线BL<n+1>(第一行第一列时即BL<1>)连接其源极,对奇数行偶数列存储单元对(如第一行第二列),位线BL<n+2>(第一行第二列时即BL<2>)连接其漏极,位线BL<n+1>(第一行第一列时即BL<1>)连接其源极,对偶数行奇数列存储单元对(如第二行第一列),位线BL<n>(第二行第一列时即BL<0>)连接其源极,位线BL<n+1>(第二行第一列时即BL<1>)连接其漏极,对偶数行偶数列存储单元对(如第二行第二列),位线BL<n+2>(第二行第二列时即BL<2>)连接其源极,位线BL<n+1>(第二行第二列时即BL<1>)连接其漏极;在行方向上,每一行的存储单元对的第一控制栅极、第二控制栅极、字线控制栅极分别连接在一起;在列方向上,奇数列和偶数列分组排列,即第一列和第二列为第1组,第三列和第四列为第2组,第五列和第六列为第3组,……,第m(m为奇数)行第k组之第2k-1列的漏极接位线BL<2k-2>,第m行第k组之第2k列的漏极接位线BL<2k>,第m行第k组之第2k-1列和第2k列的源极均接位线BL<2k-1>,而第m+1行第k组之第2k-1列的源极接位线BL<2k-2>,第m+1行第k组之第2k列的源极接位线BL<2k>,第m+1行第k组之第2k-1列和第2k列的漏极均接位线BL<2k-1>,这样第k组看起来是关于Y轴(BL<2k-1>)对称排列,每两列排列相同,这样从整个阵列看,第k组的偶数列位线BL<2k>和第k+1组的奇数列位线BL<2(k+1)-2>即BL<2k>是同一根位线,亦即每一列都和邻近列是相关联的。
现有闪存的读、写(编程)、擦除电压列表如表1。对选定单元Cell a,读取时,位线BL1为0.8V,字线WL为4V,第二控制栅极CG1为4V,这使得Cell b完全导通,其所存储的信息对电流没有影响,第一控制栅极CG0为0V,位线BL0电压为0V,这使得在Cell a内形成一个从BL1到BL0的电流,且该电流大小与Cell a浮栅存储信息相关,若浮栅上有电子则经读出放大器后被识别为逻辑“0”,否则被识别为逻辑“1”;编程(写)时,位线BL1为Vdp,字线WL为1.5V,第二控制栅极CG1为5V,这使得Cell b处于导通状态,其所存储的信息对电流没有影响且第一控制栅极与字线间电压差不足以改变Cell b浮栅上的信息(电子多少),第一控制栅极CG0为8V,位线BL0电压为5.5V,这使得在Cell a内形成一个从BL0到BL1的电流,第一控制栅极CG0与字线WL间高压将在Cell a浮栅上注入电子,即在Cell a里写入了信息,一般只有写入逻辑“0”才会注入电子,写入逻辑“1”不做任何操作;擦除时,字线WL加8V高压,第一控制栅极CG0和第二控制栅极CG1均加-7V负高压,字线WL和控制栅极间的高压形成强磁场将浮栅上的电子均拉走从而实现擦除操作,擦除后一般浮栅上没有电子,等效为逻辑“1”。
假设存储单元a被选中,存储单元b、c、d未被选中,现有闪存操作方法列表如表1(m=0)。
表1现有闪存操作电压列表
存储单元Cell a | 编程电压 | 读电压 | 擦除电压 |
控制栅极CG00 | 8 | 0 | -7 |
字线WL0 | 1.5 | 4 | 8 |
控制栅极CG10 | 5 | 4 | -7 |
控制栅极CG01 | 0 | 0 | 0 |
字线WL1 | 0 | 0 | 0 |
控制栅极CG11 | 0 | 0 | 0 |
位线BL0 | 5.5 | 0 | 0 |
位线BL1 | Idp | 0.8 | 0 |
现有技术中,未被选中的单元没有发挥作用,而读出时电源电压上消耗较大电流,尤其是快速读出时消耗的电流更大,因此电源电压上的纹波会恶化,为了减少纹波,传统的方法是增加去藕电容,这将会带来面积上的损失。
发明内容
为克服上述现有技术存在的不足,本发明之目的在于提供一种存储器的操作方法,在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压,起到去藕的作用。
为达上述及其它目的,本发明提出一种存储器的操作方法,在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至读出电压的输出。
进一步地,假设在M×N的存储器阵列中,在读出操作时,准备对第m行第n列的存储单元Cell a进行读操作,该操作方法包括如下步骤:
步骤一,系统发送读指令,行译码选中第m行,列译码选中第n行,第一电荷泵启动;
步骤二,将未被选中的存储单元的字线连接至地,未被选中的存储单元的第一控制栅极、第二控制栅极连接至该读出电压的输出端;
进一步地,将被选中存储单元字线和第二控制栅极连接至该第一电荷泵的输出,被选中存储单元第一控制栅极连接至地。
进一步地,该方法还包括:
步骤三,启动第二电荷泵建立位线电压;
步骤四,将被选中存储单元的源极连线连接至地,被选中存储单元的漏极连线连接至该第二电荷泵的输出。
进一步地,于步骤四后还包括:将位线电流与参考电流进行比较并输出被选中存储单元Cell a的存储信息。
进一步地,于步骤四后还包括:利用读出放大器将位线电流与参考电流进行比较并输出被选中存储单元Cell a的存储信息。
进一步地,该被选中存储单元字线和第二控制栅极连接至该第一电荷泵的4V电荷泵输出。
进一步地,该被选中存储单元的漏极连线连接至灵敏放大器,并偏置成0.8V电位,即该第二电荷泵的0.8V电荷泵输出。
进一步地,该存储器于编程和擦除操作时保持原方法不变。
进一步地,该存储器为闪存。
与现有技术相比,本发明一种存储器的操作方法在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压,起到去藕的作用。
附图说明
图1为现有技术中一种基本电可擦可编程只读存储器(EEPROM)单元的结构示意图;
图2为利用图1之基本电可擦可编程只读存储器(EEPROM)单元组成的存储单元阵列示意图;
图3为本发明具体实施例之闪存的操作方法的步骤流程图。
具体实施方式
以下通过特定的具体实例并结合附图说明本发明的实施方式,本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点与功效。本发明亦可通过其它不同的具体实例加以施行或应用,本说明书中的各项细节亦可基于不同观点与应用,在不背离本发明的精神下进行各种修饰与变更。
本发明一种存储器的操作方法在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压,起到去藕的作用。
表2为本发明具体实施例中闪存操作电压的列表:
表2本发明闪存操作方法列表
读出时,4V为第一电荷泵的输出,0.8V为第二电荷泵的输出,Vdd即为电源电压。图3为本发明具体实施例之闪存的操作方法的步骤流程图。以下将配合表2及图1-图3进一步说明本发明之存储器的操作方法,假设在M×N的存储器阵列中,在读出操作时,准备对第m行第n列的存储单元Cell a进行读操作;该操作方法包括如下步骤:
步骤301,系统发送读指令,行译码选中第m行(m=0,1,……,M-1,以m=0为例),列译码选中第n行(n=0,1,……,N-1,以n=0为例),连接字线和控制栅极的第一电荷泵启动;
步骤302,被选中存储单元字线WL0和第二控制栅极CG10连接至第一电荷泵的4V电荷泵输出,被选中存储单元第一控制栅极CG00连接至地(0V);
步骤303,未被选中的存储单元的字线WL1连接至地(0V),未被选中的存储单元的第一控制栅极CG01第二控制栅极CG11连接至电源电压;
步骤304,启动第二电荷泵建立位线电压;
步骤305,被选中存储单元的源极连线BL0连接至地(0V),被选中存储单元的漏极连线BL1连接至第二电荷泵的0.8V电荷泵输出;
步骤306,利用读出放大器将位线电流与参考电流进行比较并输出被选中存储单元Cell a的存储信息。
编程和擦除时保持原方法不变。
综上所述,本发明一种存储器的操作方法在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压,起到去藕的作用。
上述实施例仅例示性说明本发明的原理及其功效,而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下,对上述实施例进行修饰与改变。因此,本发明的权利保护范围,应如权利要求书所列。
Claims (10)
1.一种存储器的操作方法,其特征在于:在读操作时,当第m行被选中时,将未选中的存储单元的控制栅极CG0<m+1>/CG1<m+1>连接至电源电压。
2.如权利要求1所述的一种存储器的操作方法,其特征在于,假设在M×N的存储器阵列中,在读出操作时,准备对第m行第n列的存储单元Cell a进行读操作,该操作方法包括如下步骤:
步骤一,系统发送读指令,行译码选中第m行,列译码选中第n行,第一电荷泵启动;
步骤二,将未被选中的存储单元的字线连接至地,未被选中的存储单元的第一控制栅极、第二控制栅极连接至电源电压。
3.如权利要求2所述的一种存储器的操作方法,其特征在于:将被选中存储单元字线和第二控制栅极连接至该第一电荷泵的输出,被选中存储单元第一控制栅极连接至地。
4.如权利要求3所述的一种存储器的操作方法,其特征在于,该方法还包括:
步骤三,启动第二电荷泵建立位线电压;
步骤四,将被选中存储单元的源极连线连接至地,被选中存储单元的漏极连线连接至该第二电荷泵的输出。
5.如权利要求4所述的一种存储器的操作方法,其特征在于,于步骤四后还包括:将位线电流与参考电流进行比较并输出被选中存储单元Cell a的存储信息。
6.如权利要求5所述的一种存储器的操作方法,其特征在于,于步骤四后还包括:利用读出放大器将位线电流与参考电流进行比较并输出被选中存储单元Cell a的存储信息。
7.如权利要求6所述的一种存储器的操作方法,其特征在于:该被选中存储单元字线和第二控制栅极连接至该第一电荷泵的4V电荷泵输出。
8.如权利要求7所述的一种存储器的操作方法,其特征在于:该被选中存储单元的漏极连线连接至灵敏放大器,并偏置成0.8V电位,即该第二电荷泵的0.8V电荷泵输出。
9.如权利要求8所述的一种存储器的操作方法,其特征在于:该存储器于编程和擦除操作时保持原方法不变。
10.如权利要求1所述的一种存储器的操作方法,其特征在于:该存储器为闪存。
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Application Number | Priority Date | Filing Date | Title |
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