CN104217758B - 非易失性存储器件 - Google Patents

非易失性存储器件 Download PDF

Info

Publication number
CN104217758B
CN104217758B CN201410003375.3A CN201410003375A CN104217758B CN 104217758 B CN104217758 B CN 104217758B CN 201410003375 A CN201410003375 A CN 201410003375A CN 104217758 B CN104217758 B CN 104217758B
Authority
CN
China
Prior art keywords
memory
storage string
memory block
storage
string
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410003375.3A
Other languages
English (en)
Other versions
CN104217758A (zh
Inventor
朴进寿
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of CN104217758A publication Critical patent/CN104217758A/zh
Application granted granted Critical
Publication of CN104217758B publication Critical patent/CN104217758B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/04—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS
    • G11C16/0483—Erasable programmable read-only memories electrically programmable using variable threshold transistors, e.g. FAMOS comprising cells having several storage transistors connected in series
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
    • G11C16/3418—Disturbance prevention or evaluation; Refreshing of disturbed memory data
    • G11C16/3427—Circuits or methods to prevent or reduce disturbance of the state of a memory cell when neighbouring cells are read or written
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/80—Arrangements comprising multiple bistable or multi-stable switching components of the same type on a plane parallel to the substrate, e.g. cross-point arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7926—Vertical transistors, i.e. transistors having source and drain not in the same horizontal plane
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
    • H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
    • H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Non-Volatile Memory (AREA)
  • Read Only Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种非易失性存储器件包括第一存储块至第N存储块，其中N为整数且N≥3。该第一存储块至第N存储块中的每一存储块包括：第一存储串至第M‑1存储串，其中该第一存储串至第M‑1存储串中的每一存储串包括漏极侧存储器单元、源极侧存储器单元、以及连接所述漏极侧存储器单元与所述源极侧存储器单元的管道晶体管，其中M为整数且M≥2；以及第M存储串，其包括邻近第一存储串至第M‑1存储串中的该第一存储串而形成的漏极侧存储器单元，且包括邻近该第一存储串至第M‑1存储串中的第M‑1存储串而形成的源极侧存储器单元。

Description

非易失性存储器件
相关申请的交叉引用
本申请主张2013年5月31日申请的申请号为10-2013-0062288号的韩国专利申请的优先权，该申请的全文以引用的方式并入本文中。
技术领域
本发明的例示性实施涉和非易失性存储器件，且更具体而言，涉和包括以三维方式布置层叠的存储器单元的非易失性存储器。
背景技术
对高度集成的存储器件的需求正不断增加。传统地，已通过减少二维地布置于半导体衬底上的存储器单元的大小而增加了存储器件的集成度。然而，减少存储器单元的大小具有物理限制。出于此原因，已提出用于通过将存储器单元三维地布置于半导体衬底上而增加存储器件的集成度的方法，如韩国专利特许公开2013-005434中所公开。当以三维方式布置存储器单元时，可以有效地利用半导体衬底的面积，且与以二维方式布置存储器单元的情况相比，可以更多地改良集成度。
图1为传统的三维非易失性存储器件的配置图。
参看图1，三维非易失性存储器件包括多个存储块BLK1至BLK3。
在图1的X-Y平面中，存储块包括两个单元存储串。举例而言，存储块BLK2包括以U形形成的两个单元存储串。存储块BLK2的第一单元存储串包括：层叠于漏极选择晶体管(其由漏极选择线DSL0控制)与管道晶体管(其对应于由管道栅极PG控制的晶体管中的左侧晶体管)之间的存储器单元，和层叠于管道晶体管(其对应于由管道栅极PG控制的晶体管中的左侧晶体管)与源极选择晶体管(其对应于由源极选择线SSL控制的晶体管中的左侧晶体管)之间的存储器单元。由字线WL8至WL15控制层叠于漏极选择晶体管与管道晶体管之间的存储器单元，且由字线WL0至WL7控制层叠于管道晶体管与源极选择晶体管之间的存储器单元。此外，存储块BLK2的第二单元存储串包括层叠于漏极选择晶体管(其由漏极选择线DSL1控制)与管道晶体管(其对应于由管道栅极PG控制的晶体管中的右侧晶体管)之间的存储器单元，和层叠于管道晶体管(其对应于由管道栅极PG控制的晶体管的右侧晶体管)与源极选择晶体管(其对应于由源极选择线SSL控制的晶体管中的右侧晶体管)之间的存储器单元。由字线WL8至WL15控制层叠于漏极选择晶体管与管道晶体管之间的存储器单元，且由字线WL0至WL7控制层叠于管道晶体管与源极选择晶体管之间的存储器单元。
存储块BLK1至BLK3中的每一个对应于非易失性存储器件的操作中的擦除操作的单元。此外，除了图1中的位线BL和源极线SL之外，由相同符号表示但属于不同存储块的线彼此不同。举例而言，可以分别将不同的电压施加至存储块BLK1的字线WL和存储块BLK2的字线WL3。
图2为图1的横截面图。参看图2，可以看到在Z轴方向上以及在图1的X-Y平面上布置单元存储串。在图2中，201、202、203及204表示用于隔离各存储块BLK1、BLK2及BLK3的字线WL的绝缘体。举例而言，绝缘体202将存储块BLK1的字线WL<15:8>与存储块BLK2的字线WL<15:8>电隔离。因此，存储块BLK1和BLK2可以独立地操作。
由于两个邻近的单元存储串共用存储块BLK1至BLK3的字线中的字线WL<7:0>，因此，字线WL<7:0>可以具有大宽度。然而，由于邻近的单元存储串并不共用字线WL<15:8>，因此字线WL<15:8>具有比字线WL<7:0>的宽度小的宽度。由于字线WL<15:8>具有较小宽度，因此其具有大电阻值。因此，字线WL<15:8>可以使非易失性存储器件的性能降级。此外，当层叠具有较小宽度的字线WL<15:8>以制造非易失性存储器件时，制造工艺的难度等级必然增加。
发明内容
各种实施针对一种能够在层叠的非易失性存储器中形成具有大宽度的字线的技术。
一种例示性非易失性存储器件包括第一存储块至第N存储块，其中N为整数，且N≥3，且其中第一存储块至第N存储块中的每一存储块包括：第一存储串至第M-1存储串，其中第一存储串至第M-1存储串中的每一存储串包括漏极侧存储器单元、源极侧存储器单元以及连接所述漏极侧存储器单元与所述源极侧存储器单元的管道晶体管，其中M为整数且M≥2；以及第M存储串，其包括邻近第一存储串至第M-1存储串中的第一存储串而形成的漏极侧存储器单元，且包括邻近第一存储串至第M-1存储串中的第M-1存储串而形成的源极侧存储器单元。
一种例示性非易失性存储器件，其包括多个存储块，其中多个存储块中的每一存储块包括：布置于第一漏极侧存储串中的多个第一漏极侧存储器单元，以及布置于第一源极侧存储串中的多个第一源极侧存储器单元，其中由第一管道晶体管连接第一漏极侧存储串和第一源极侧存储串；布置于第二漏极侧存储串中的多个第二漏极侧存储器单元和布置于第二源极侧存储串中的多个第二源极侧存储器单元，其中该第二漏极侧存储串经由第二管道晶体管连接至多个存储块中的邻近存储块的第二源极侧存储串，且所述第二源极侧存储串经由第三管道晶体管连接至多个存储块中的不同邻近存储块的第二漏极侧存储串。
附图说明
图1为传统的三维非易失性存储器件的配置图。
图2为图1的横截面图。
图3为例示性非易失性存储器件的配置图。
图4为图3的横截面图。
图5为说明图3的例示性电连接的电路图。
图6为说明用于编程存储块BLK2的完整存储串中的对应于第一字线WL1的存储器单元601的例示性操作的图。
图7为说明用于编程存储块BLK2的漏极侧半存储串中的对应于第14字线WL14的存储器单元701的例示性操作的图。
图8为说明用于编程存储块BLK2的源极侧半存储串中的对应于第一字线WL1的存储器单元801的例示性操作的图。
图9为说明用于擦除存储块BLK2的例示性操作的图。
图10为说明用于存储块BLK2的完整存储串中的对应于第一字线WL1的存储器单元601的例示性操作的图。
图11为说明用于读取存储块BLK2的漏极侧半存储串中的对应于第14字线WL14的存储器单元701的例示性操作的图。
图12为说明用于读取存储块BLK2的源极侧半存储串中的对应于第一字线WL1的存储器单元801的例示性操作的图。
具体实施方式
以下将参考随附附图较详细地描述各种实施。然而，本发明可以以不同形式体现，且不应将其视为限于本文中所阐述的实施。实情为，提供此等实施，使得本发明将全面和完整的，和将本发明的范围完全传达至本领域技术人员。贯穿本发明，附图标记直接对应于本发明的各种图和实施例中的类似编号的部分。
附图未必按比例绘制，且在一些情况下，可以已夸大比例，以便清楚地说明实施的特征。应容易地理解，应以最宽广的方式解译本发明中的“在……上”和“在……之上”的意思，使得“在……上”不仅意谓“直接在……上”，而且意谓在某物上，同时其间具有中间特征或层，且“在……之上”不仅意谓直接在正上面，而且意谓在某物上面，同时其间具有中间特征或层。
图3为例示性非易失性存储器件的配置图。
参看图3，非易失性存储器件包括多个存储块BLK1至BLK3。
如图3中所展示，在X-Y平面中，一个存储块包括两个单元存储串。存储块BLK1至BLK3中的每一个包括其中形成有一个完整存储串的一个存储串和两个半存储串。
存储块BLK2包括U形完整存储串、漏极侧半存储串和源极侧半存储串。U形完整存储串包括漏极侧存储器单元306、源极侧存储器单元307、以及连接存储器单元306与307且对应于由管道栅极PG控制的两个晶体管中的左侧晶体管的管道晶体管。漏极侧半存储串包括漏极侧存储器单元305，且源极侧半存储串包括源极侧存储器单元308。当将两个半存储串305和308组合在一起时，可以形成一个存储串。因此，可以认为基于X-Y平面，存储块BLK2包括两个存储串。由于漏极侧存储器单元305和306被层叠并形成于由漏极选择线DSL0和DSL1控制的漏极选择晶体管所处的一侧，因此将其命名为漏极侧存储器单元，且由于源极侧存储器单元307和308被层叠并形成于由源极选择线SSL控制的源极选择晶体管所处的一侧，因此将其命名为源极侧存储器单元。类似存储块BLK2，存储块BLK1亦包括一个完整存储串302及303，以及两个半存储串301和304。类似存储块BLK2，存储块BLK3亦包括一个完整存储串310及311，以及两个半存储串309和312。亦即，存储块BLK1至BLK3包括位于其中心处的完整存储串和位于各区块之间的边界处的半存储串。
邻近存储块的半存储串经由管道晶体管连接。举例而言，存储块BLK1的源极侧半存储串304和存储块BLK2的漏极侧半存储串305经由其间的管道晶体管而连接，且存储块BLK2的源极侧半存储串308和存储块BLK3的漏极侧半存储串309经由其间的管道晶体管而连接。
在图3中，除了位线BL和源极线SL之外，由相同符号表示但属于不同存储块的线(信号)彼此不同。举例而言，可以将不同的电压施加至存储块BLK1的字线WL7和存储块BLK3的字线WL7。
图4为图3的横截面图。参看图4，可以看到单元存储串布置于Z轴方向以及图3的X-Y平面上。由于邻近区块的半存储串彼此连接，因此可以不使用绝缘体201、202、203及204(图2中所说明)。
参看图3和图4，存储块BLK1至BLK3内部的所有字线WL0至WL15被邻近存储器单元共用，且被形成为具有大宽度。因此，可能解决传统存储器件的因传统字线WL8至WL15具有比传统字线WL0至WL7的宽度较小的宽度而发生的问题。亦即，可以实质上防止存储器件的性能降级和制造工艺的难度等级增加。
图3说明一个存储块包括两个存储串(一个完整存储串+两个半存储串)。然而，在替代性的例示性实施中，一个存储块可以包括三个或三个以上存储串。在此状况下，一个存储块可以包括在X-Y平面中自左至右按“漏极侧半存储串”-“完整存储串”-“完整存储串”-…“完整存储串”-“源极侧半存储串”的次序布置的存储串。亦即，若一个存储块包括N个存储串，则基于X-Y平面，该存储块可以包括(N-1)个完整存储串和两个半存储串。
图5为说明图3中所展示的例示性非易失性存储器件的电连接的电路图。现在，将参考例示性电路图描述用于编程、擦除以及读取例示性非易失性存储器件的例示性操作。
[编程操作]
取决于用于编程存储块的完整存储串的操作、用于编程漏极侧半存储串的操作或用于编程源极侧半存储串的操作，可以以不同方式实施用于编程例示性非易失性存储器件的例示性操作。参看图6至图8，将描述各例示性编程操作。通过参看图5和图6至图8，将更加容易地理解用于编程的例示性操作。
图6为说明用于编程存储块BLK2的完整存储串中的对应于第一字线WL1的存储器单元601的例示性操作的图。
参看图5和图6，取决于编程数据的逻辑值，位线BL具有电源电压VCC或接地(0V)的电压电平。此外，可以将电源电压VCC施加至选中的区块BLK2的漏极选择线DSL1，可以将用于导通存储器单元的导通电压Vpass施加至未选中的字线WL0和WL2至WL15，且可以将约15V至19V的编程电压Vpgm施加至选中的字线WL1。因此，当位线BL的电压电平为0V时，编程存储器单元601，已经当位线BL的电压电平为电源电压VCC时，不编程存储器单元601。将图6中所说明的电压施加至源极选择线SSL、漏极选择线DSL0和DSL1以及未选中的区块BLK1和BLK3的字线WL0至WL15。供参考，在图6中，F指示未将电压施加至对应线，且该线被浮置。
图7为说明用于编程存储块BLK2的漏极侧半存储串中的对应于第14字线WL14的存储器单元701的例示性操作的图。
参看图5和图7，取决于编程数据的逻辑值，位线具有电源电压VCC或接地(0V)的电压电平。此外，可以将电源电压VCC施加至选中的区块BLK2的漏极选择线DSL0。在用于编程存储块BLK2的漏极侧半存储串的例示性操作期间，可以将相同电压施加至存储块BLK2和BLK1的字线WL0至WL15和管道栅极PG，因为存储块BLK2的漏极侧半存储串和存储块BLK1的源极侧半存储串必须作为一个存储串进行操作。亦即，在区块BLK1和BLK2中，将导通电压Vpass施加至字线WL0至WL13和WL15，将编程电压Vpgm施加至字线WL14，且可以将导通电压Vpass施加至管道栅极PG。结果，当位线BL具有0V的电压电平时，仅编程图7中所说明的存储器单元中的存储器单元701。
图8为说明用于编程存储块BLK2的源极侧半存储串中的第一字线WL1的存储器单元801的例示性操作的图。
参看图8，取决于编程数据的逻辑值，位线BL具有电源电压VCC或接地电压(0V)的电压电平。此外，可以将电源电压VCC施加至未选中的区块BLK3而非选中的区块BLK2的漏极选择线DSL0。在用于编程存储块BLK2的源极侧半存储串的例示性操作期间，可以将相同电压施加至存储块BLK2和BLK3的字线WL0至WL15和管道栅极PG，此因为存储块BLK2的源极侧半存储串和存储块BLK3的漏极侧半存储串必须作为一个存储串进行操作。亦即，在区块BLK2和BLK3中，将导通电压Vpass施加至字线WL0和WL2至WL15，可以将编程电压Vpgm施加至字线WL1，且可以将导通电压Vpass施加至管道栅极PG。结果，当位线具有0V的电压电平时，仅编程图8中所说明的存储器单元中的存储器单元801。
[擦除操作]
图9为说明用于存储块BLK2的例示性擦除操作的图。
参看图9，可以向位线BL和源极线SL供应约15V的擦除电压Vera。此外，可以向存储块BLK1至BLK3的漏极选择线DSL0和DSL1、以及存储块BLK1至BLK3的源极选择线SSL供应选择电压Verasg，其为低于擦除电压Vera的高电压，且可以向管道栅极PG供应擦除电压Vera。选中的存储块BLK2的字线WL0至WL15可以具有0V的电压电平，且未选中的存储块BLK1和BLK3的字线WL0至WL15可以具有实质上等于擦除电压Vera的电压电平。接着，在选中的存储块BLK2的漏极选择晶体管和源极选择晶体管中发生栅致漏极泄漏(GIDL)，且空穴被注入沟道中。结果，存储块BLK2的所有存储器单元被擦除。
供参考，图9的各种线的电压电平可以通过直接将对应电压施加至各线而设定，或可以通过浮置对应线并将所述线耦接至周围线而设定。举例而言，可以直接将擦除电压Vera施加至位线BL，使得位线BL具有擦除电压Vera的电平。然而，可以浮置位线BL并将其耦接至源极线SL，以便使其具有擦除电压Vera的电平。
[读取操作]
取决于用于读取存储块的完整存储串的操作、用于读取漏极侧半存储串的操作或用于读取源极侧半存储串的操作，可以以不同方式实施用于读取例示性非易失性存储器件的例示性操作。参看图10至图12，将描述例示性读取操作。通过参看图10至图12和图5，可以更加容易地理解读取操作。
图10为说明用于读取存储块BLK2的完整存储串中的第一字线WL1的存储器单元601的例示性操作的图。
参看图10，将恒定预充电电压Vbl(例如，1V)施加至位线BL。此外，将用于导通对应晶体管的选择电压Vsg施加至选中的存储块BLK2的漏极选择线DSL1和源极选择线SSL。接着，将读取电压Vread施加至选中的存储块BLK2的选中的字线WL1，且可以将导通电压Vpass施加至未选中的字线WL0和WL2至WL15和管道栅极PG。此外，未选中的存储块BLK1和BLK3的漏极选择线DSL0和DSL1以及源极选择线SSL接地(0V)，且字线WL0至WL15和管道栅极PG浮置。结果，当存储器单元601的阈值电压低于读取电压Vread时，形成经由包括存储器单元601的存储串的电流路径，和当存储器单元601的阈值电压高于读取电压Vread时，不形成经由包括存储器单元601的存储串的电流路径。因此，可以检测到位线BL的电压降，或自位线BL流至源极线SL的电流，以读取储存于存储器单元601中的数据。
图11为说明用于读取存储块BLK2的漏极侧半存储串中的第14字线WL14的存储器单元701的例示性操作的图。
参看图11，可以将恒定预充电电压Vbl施加至位线BL。接着，可以将选择电压Vsg施加至选中的存储块BLK2的漏极选择线DSL0。亦可以将选择电压Vsg施加至存储块BLK1的源极选择线SSL。在读取存储块BLK2的漏极侧半存储串期间，可以将相同电压施加至存储块BLK2和BLK1的字线WL0至WL15和管道栅极PG，此因为存储块BLK2的漏极侧半存储串和存储块BLK1的源极侧半存储串必须作为一个存储串进行操作。亦即，在区块BLK1和BLK2中，将导通电压Vpass施加至字线WL0至WL13和WL15，可以将读取电压Vread施加至字线WL14，且可以将导通电压Vpass施加至管道栅极PG。结果，取决于存储器单元701的阈值电压低于读取电压Vread还是高于Vread，可以形成经由包括存储器单元701的存储串的电流路径或可以不形成该路径。可以检测到是否形成电流路径以读取储存于存储器单元701中的数据。
图12为说明用于读取存储块BLK2的源极侧半存储串中的第一字线WL1的存储器单元801的例示性操作的图。
参看图12，可以将恒定预充电电压Vbl施加至位线BL。此外，可以将选择电压Vsg施加至未选中的区块BLK3而非选中的区块BLK2的漏极选择线DSL0。亦可以将选择电压Vsg施加至选中的区块BLK2的源极选择线SSL。在用于读取存储块BLK2的源极侧半存储串的例示性操作期间，可以将相同电压施加至存储块BLK2和BLK3的字线WL0至WL15和管道栅极PG，此因为存储块BLK2的源极侧半存储串和存储块BLK3的漏极侧半存储串必须作为一个存储串进行操作。亦即，在区块BLK2和BLK3中，可以将导通电压Vpass施加至字线WL0和WL2至WL15，可以将读取电压Vread施加至字线WL1，且可以将导通电压Vpass施加至管道栅极PG。结果，取决于存储器单元801的阈值电压低于读取电压Vread还是高于Vread，可以形成经由包括存储器单元801的存储串的电流路径或可以不形成该路径。可以检测到是否形成电流路径以判定储存于存储器单元801中的数据。
根据本发明的例示性实施，字线可以以较大宽度形成于层叠的非易失性存储器中。因此，可能防止由具有较小宽度的字线所引起的电阻和制造工艺的困难等级的增加。
尽管已出于说明性目的描述例示性实施，但对于本领域技术人员而言，可以在不脱离如以下权利要求范围中所定义的本发明的精神和范围的情况下，作出各种改变和修改将是显而易见的。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种非易失性存储器件，所述非易失性存储器件包括第一存储块至第N存储块，其中N为整数且N≥3，以及
其中所述第一存储块至第N存储块中的每一存储块包括：
第一存储串至第M-1存储串，其中所述第一存储串至第M-1存储串中的每一存储串包括漏极侧存储器单元、源极侧存储器单元、以及连接所述漏极侧存储器单元与所述源极侧存储器单元的管道晶体管，其中M为整数且M≥2；以及
第M存储串，其包括邻近第一存储串至第M-1存储串中的所述第一存储串而形成的漏极侧存储器单元，且包括邻近所述第一存储串至第M-1存储串中的第M-1存储串而形成的源极侧存储器单元。
技术方案2.如技术方案1所述的非易失性存储器件，其中由第一管道晶体管连接所述第一存储块至第N存储块中的第X存储块的第M存储串的所述漏极侧存储器单元与所述第一存储块至第N存储块中的第X-1存储块的所述第M存储串的所述源极侧存储器单元，其中X为整数且2≤X≤N-1，且其中
由第二管道晶体管连接所述第X存储块的所述第M存储串的源极侧存储器单元与第X+1存储块的所述第M存储串的漏极侧存储器单元。
技术方案3.如技术方案2所述的非易失性存储器件，其中在所述第一存储块至第N存储块中的每一存储块中，所述第一存储串的所述漏极侧存储器单元与所述第M存储串的所述漏极侧存储器单元共用字线，以及
其中所述第M-1存储串的所述源极侧存储器单元和所述第M存储串的所述源极侧存储器单元共用字线。
技术方案4.如技术方案2所述的非易失性存储器件，其中在用于对所述第X存储块的所述第M存储串的所述漏极侧存储器单元中的漏极侧存储器单元进行编程的操作期间，所述第X存储块的所述第M存储串的所述漏极侧存储器单元和所述第X-1存储块的所述第M存储串的所述源极侧存储器单元被控制成作为一个存储串进行操作。
技术方案5.如技术方案2所述的非易失性存储器件，其中在用于对所述第X存储块的所述第M存储串的所述源极侧存储器单元中的源极侧存储器单元进行编程的操作期间，所述第X存储块的所述第M存储串的所述源极侧存储器单元和所述第X+1存储块的所述第M存储串的所述漏极侧存储器单元被控制成作为一个存储串进行操作。
技术方案6.如技术方案2所述的非易失性存储器件，其中在用于对所述第X存储块进行擦除的操作期间，将擦除电压施加至所述第一存储串至第M-1存储串的每一存储串的端部，以及将低于所述擦除电压的电压施加至对应于所述第一存储串至第M-1存储串的存储器单元的字线。
技术方案7.如技术方案6所述的非易失性存储器件，其中在用于所述第X存储块的擦除操作期间，对应于不同于所述第X存储块的存储块的存储器单元的字线具有与所述擦除电压相同的电压电平。
技术方案8.如技术方案1所述的非易失性存储器件，其中所述第一存储块至第N存储块中的每一存储块包括多个所述第一存储串至第M存储串。
技术方案9.一种非易失性存储器件，所述非易失性存储器件包括多个存储块，其中所述多个存储块中的每一存储块包括：
布置于第一漏极侧存储串中的多个第一漏极侧存储器单元，以及布置于第一源极侧存储串中的多个第一源极侧存储器单元，其中由第一管道晶体管连接所述第一漏极侧存储串和所述第一源极侧存储串；
布置于第二漏极侧存储串中的多个第二漏极侧存储器单元和布置于第二源极侧存储串中的多个第二源极侧存储器单元，其中
所述第二漏极侧存储串经由第二管道晶体管连接至所述多个存储块中的邻近存储块的第二源极侧存储串，以及
所述第二源极侧存储串经由第三管道晶体管连接至所述多个存储块中的不同邻近存储块的第二漏极侧存储串。
技术方案10.如技术方案9所述的非易失性存储器件，其中存储块中的每一个存储块对应于擦除操作的单位。
技术方案11.如技术方案9所述的非易失性存储器件，其中所述多个存储块包括第一存储块、邻近所述第一存储块布置的第二存储块、以及邻近所述第二存储块布置的第三存储块。
技术方案12.如技术方案11所述的非易失性存储器件，其中在对所述第二存储块的第二漏极侧存储串进行编程的操作期间，所述第二存储块的所述第二漏极侧存储串和所述第一存储块的所述第二源极侧存储串被控制成作为一个存储串进行操作。
技术方案13.如技术方案11所述的非易失性存储器件，其中在对所述第二存储块的所述第二源极侧存储串进行编程的操作期间，所述第二存储块的所述第二源极侧存储串和所述第三存储块的所述第二漏极侧存储串被控制成作为一个存储串进行操作。

Claims (12)

1.一种非易失性存储器件，所述非易失性存储器件包括第一存储块至第N存储块，其中N为整数且N≥3，以及
其中所述第一存储块至第N存储块中的每一存储块包括：
第一存储串至第M-1存储串，其中所述第一存储串至第M-1存储串中的每一存储串包括漏极侧存储器单元、源极侧存储器单元、以及连接所述漏极侧存储器单元与所述源极侧存储器单元的管道晶体管，其中M为整数且M≥2；以及
第M存储串，其包括邻近第一存储串至第M-1存储串中的所述第一存储串而形成的漏极侧存储器单元，且包括邻近所述第一存储串至第M-1存储串中的第M-1存储串而形成的源极侧存储器单元，
其中存储块中的每一个存储块对应于擦除操作的单位。
2.如权利要求1所述的非易失性存储器件，其中由第一管道晶体管连接所述第一存储块至第N存储块中的第X存储块的第M存储串的所述漏极侧存储器单元与所述第一存储块至第N存储块中的第X-1存储块的所述第M存储串的所述源极侧存储器单元，其中X为整数且2≤X≤N-1，且其中
由第二管道晶体管连接所述第X存储块的所述第M存储串的源极侧存储器单元与第X+1存储块的所述第M存储串的漏极侧存储器单元。
3.如权利要求2所述的非易失性存储器件，其中在所述第一存储块至第N存储块中的每一存储块中，所述第一存储串的所述漏极侧存储器单元与所述第M存储串的所述漏极侧存储器单元共用字线，以及
其中所述第M-1存储串的所述源极侧存储器单元和所述第M存储串的所述源极侧存储器单元共用字线。
4.如权利要求2所述的非易失性存储器件，其中在用于对所述第X存储块的所述第M存储串的所述漏极侧存储器单元中的漏极侧存储器单元进行编程的操作期间，所述第X存储块的所述第M存储串的所述漏极侧存储器单元和所述第X-1存储块的所述第M存储串的所述源极侧存储器单元被控制成作为一个存储串进行操作。
5.如权利要求2所述的非易失性存储器件，其中在用于对所述第X存储块的所述第M存储串的所述源极侧存储器单元中的源极侧存储器单元进行编程的操作期间，所述第X存储块的所述第M存储串的所述源极侧存储器单元和所述第X+1存储块的所述第M存储串的所述漏极侧存储器单元被控制成作为一个存储串进行操作。
6.如权利要求2所述的非易失性存储器件，其中在用于对所述第X存储块进行擦除的操作期间，将擦除电压施加至所述第一存储串至第M-1存储串的每一存储串的端部，以及将低于所述擦除电压的电压施加至对应于所述第一存储串至第M-1存储串的存储器单元的字线。
7.如权利要求6所述的非易失性存储器件，其中在用于所述第X存储块的擦除操作期间，对应于不同于所述第X存储块的存储块的存储器单元的字线具有与所述擦除电压相同的电压电平。
8.如权利要求1所述的非易失性存储器件，其中所述第一存储块至第N存储块中的每一存储块包括多个所述第一存储串至第M存储串。
9.一种非易失性存储器件，所述非易失性存储器件包括多个存储块，其中所述多个存储块中的每一存储块包括：
布置于第一漏极侧存储串中的多个第一漏极侧存储器单元，以及布置于第一源极侧存储串中的多个第一源极侧存储器单元，其中由第一管道晶体管连接所述第一漏极侧存储串和所述第一源极侧存储串；
布置于第二漏极侧存储串中的多个第二漏极侧存储器单元和布置于第二源极侧存储串中的多个第二源极侧存储器单元，其中
所述第二漏极侧存储串经由第二管道晶体管连接至所述多个存储块中的邻近存储块的第二源极侧存储串，以及
所述第二源极侧存储串经由第三管道晶体管连接至所述多个存储块中的不同邻近存储块的第二漏极侧存储串,
其中存储块中的每一个存储块对应于擦除操作的单位。
10.如权利要求9所述的非易失性存储器件，其中所述多个存储块包括第一存储块、邻近所述第一存储块布置的第二存储块、以及邻近所述第二存储块布置的第三存储块。
11.如权利要求10所述的非易失性存储器件，其中在对所述第二存储块的第二漏极侧存储串进行编程的操作期间，所述第二存储块的所述第二漏极侧存储串和所述第一存储块的所述第二源极侧存储串被控制成作为一个存储串进行操作。
12.如权利要求10所述的非易失性存储器件，其中在对所述第二存储块的所述第二源极侧存储串进行编程的操作期间，所述第二存储块的所述第二源极侧存储串和所述第三存储块的所述第二漏极侧存储串被控制成作为一个存储串进行操作。
CN201410003375.3A 2013-05-31 2014-01-03 非易失性存储器件 Active CN104217758B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2013-0062288 2013-05-31
KR1020130062288A KR102059921B1 (ko) 2013-05-31 2013-05-31 비휘발성 메모리 장치

Publications (2)

Publication Number Publication Date
CN104217758A CN104217758A (zh) 2014-12-17
CN104217758B true CN104217758B (zh) 2019-08-13

Family

ID=51984940

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410003375.3A Active CN104217758B (zh) 2013-05-31 2014-01-03 非易失性存储器件

Country Status (4)

Country Link
US (1) US9177648B2 (zh)
KR (1) KR102059921B1 (zh)
CN (1) CN104217758B (zh)
TW (1) TWI624909B (zh)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150111503A (ko) * 2014-03-25 2015-10-06 에스케이하이닉스 주식회사 반도체 장치
KR20160071946A (ko) * 2014-12-12 2016-06-22 에스케이하이닉스 주식회사 반도체 메모리 장치
KR102572610B1 (ko) * 2016-05-17 2023-09-01 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
KR20190007928A (ko) * 2017-07-14 2019-01-23 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2021150415A (ja) * 2020-03-18 2021-09-27 キオクシア株式会社 半導体記憶装置
KR20220076986A (ko) 2020-12-01 2022-06-08 에스케이하이닉스 주식회사 메모리 장치 및 그 동작 방법

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102820047A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5383241B2 (ja) * 2009-02-16 2014-01-08 株式会社東芝 不揮発性半導体記憶装置及びその製造方法
JP2011035228A (ja) 2009-08-04 2011-02-17 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法
KR101732585B1 (ko) * 2010-08-26 2017-05-04 삼성전자주식회사 불휘발성 메모리 장치, 그것의 동작 방법, 그리고 그것을 포함하는 메모리 시스템
KR101153642B1 (ko) * 2010-08-27 2012-06-18 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
KR101212678B1 (ko) * 2010-12-20 2012-12-14 에스케이하이닉스 주식회사 반도체 메모리 장치 및 이의 동작 방법
JP2012146350A (ja) * 2011-01-07 2012-08-02 Toshiba Corp 不揮発性半導体記憶装置
KR20120130939A (ko) * 2011-05-24 2012-12-04 에스케이하이닉스 주식회사 3차원 구조의 비휘발성 메모리 소자 및 그 제조 방법
JP5524158B2 (ja) * 2011-09-26 2014-06-18 株式会社東芝 不揮発性半導体記憶装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102820047A (zh) * 2011-06-09 2012-12-12 爱思开海力士有限公司 半导体存储器件

Also Published As

Publication number Publication date
US9177648B2 (en) 2015-11-03
KR102059921B1 (ko) 2020-02-11
TWI624909B (zh) 2018-05-21
TW201445673A (zh) 2014-12-01
CN104217758A (zh) 2014-12-17
US20140355346A1 (en) 2014-12-04
KR20140141044A (ko) 2014-12-10

Similar Documents

Publication Publication Date Title
CN104217758B (zh) 非易失性存储器件
CN105830165B (zh) 基于非易失性存储器的性能来优化通过电压和初始编程电压
KR100767137B1 (ko) 불휘발성 반도체 기억 장치
CN104916319B (zh) 半导体存储装置
KR100692278B1 (ko) 비휘발성 반도체메모리장치
CN102467966B (zh) 半导体存储器件及其操作方法
CN104143358B (zh) 具有不同的伪字线的三维快闪存储器件和数据储存设备
CN104364849A (zh) 减小3d nand非易失性存储器中的弱擦除型读取干扰
CN104025197A (zh) 3d非易失性存储器的擦除禁止
US9030879B2 (en) Method and system for programming non-volatile memory with junctionless cells
WO2015048898A1 (en) Vertical gate stacked nand and row decoder for erase operation
CN102103889B (zh) Nand编程技术
WO2014107796A1 (en) Nonvolatile memory with split substrate select gates and heirarchical bitline configuration
CN103377701B (zh) 半导体存储器装置
CN105960679A (zh) 相对于字线补偿源极侧电阻
CN106205704A (zh) 存储器及其操作方法
CN101281789B (zh) 快闪存储器设备及操作其的方法
CN104321822A (zh) 延长的选择栅寿命
CN105304669A (zh) 一种非挥发性阻变式储存电路及其控制方法
JP2022052505A (ja) メモリデバイス
US7835187B2 (en) Boosting seed voltage for a memory device
JP2010092559A (ja) Ｎａｎｄ型フラッシュメモリ
CN104282336A (zh) 半导体存储装置及闪存存储器的编程方法
JP2021047964A (ja) 半導体記憶装置
CN106024060B (zh) 存储器阵列

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant