TWI843059B

TWI843059B - 電晶體及其製造方法

Info

Publication number: TWI843059B
Application number: TW111106845A
Authority: TW
Inventors: 李欣怡; 趙皇麟; 志安徐
Original assignee: 台灣積體電路製造股份有限公司
Priority date: 2021-05-14
Filing date: 2022-02-24
Publication date: 2024-05-21

Abstract

本文所述之一些實施例提供一種電晶體之製造方法。此方法包含形成電晶體的通道結構。此方法包含形成包含鋁和碳的功函數材料在通道結構周圍。形成功函數材料在通道結構周圍包含施加化學浸泡液，其中化學浸泡液之材料包含鋁、碳及氫基材料。功函數材料包含之鈦的濃度為功函數材料的0%至小於1.5%。本文所述之一些實施例提供一種電晶體。電晶體包含通道結構及設置在通道結構周圍的碳化鋁(AlC)基功函數材料。功函數材料包含之鈦的濃度為功函數材料的0%至小於1.5%。

Description

電晶體及其製造方法

本揭露是關於一種電晶體及其製造方法，特別是關於一種具有功函數材料之電晶體及其製造方法。

場效電晶體(field-effect transistor，FET)係一種電晶體類型，其利用電場來控制電流的流動。場效電晶體包含三個端子：源極、閘極及汲極。在操作時，場效電晶體透過電壓控制電流流至閘極，其係在汲極及源極之間改變導電性。一般使用的場效電晶體類型為金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field-effect transistor，MOSFET)。舉例而言，MOSFET可被用做電子訊號的開關[例如射頻(radio frequency，RF)開關]或電子訊號的放大器[例如低雜訊放大器(low-noise amplifier，LNA)]、除此之外的具體例。環繞式閘極(gate-all-around，GAA)結構可形成為MOSFET的類型，其中通道係延伸穿過在磊晶結構之間的閘極材料。相較於鰭式場效電晶體(fin field-effect transistor，FinFET)，環繞式閘極結構可在寬度尺寸(例如臨界尺寸)中具有優化的元件密度。舉例而言，環繞式閘極結構係形成為具有小於7奈米尺度。

本揭露之一態樣係提供一種電晶體。電晶體包含垂直地配置在基材上的奈米結構。電晶體包含奈米結構的通道結構，通道結構包含在基材上且延伸在電晶體之源極/汲極之間的複數個奈米結構通道。電晶體包含設置在通道結構之複數個奈米結構通道周圍並以一或多個內間隙壁而與源極/汲極分開的功函數材料，其中功函數材料包含鋁和碳，且功函數材料包含的鈦之濃度為功函數材料的0%至小於1.5%。

本揭露之另一態樣係提供一種電晶體的製造方法。方法包含形成電晶體的通道結構，通道結構包含在基材上且延伸在電晶體之源極/汲極之間的複數個奈米結構通道。方法包含形成包含鋁和碳的功函數材料在通道結構周圍，其中形成功函數材料在通道結構周圍包含施加化學浸泡液，化學浸泡液之材料包含鋁、碳及氫基材料，且功函數材料包含之鈦的濃度為功函數材料的0%至小於1.5%。

本揭露之再一態樣係提供一種電晶體。電晶體包含形成在電晶體之基材表面上的源極/汲極。電晶體包含延伸在源極/汲極之間且在基材中的通道。電晶體包含設置在通道上的功函數材料，其包含鋁和碳，其中功函數材料包含之鈦的濃度為功函數材料的0%至小於1.5%。電晶體包含設置在功函數材上的閘極。

100:環境

102:半導體製程工具/沉積工具

104:半導體製程工具/蝕刻工具

106:半導體製程工具/平坦化工具

108:晶圓/晶粒轉移工具

200:電晶體

202:基材

202A:第一部分

202B:第二部分

204:源極/汲極

206:填充金屬

206A:第一填充金屬

206B:第二填充金屬

208:高k介電層

210:閘極間隙壁

212:層間介電質

214:通道結構

214A:第一通道結構

214B:第二通道結構

216:通道

216A:第一組通道

216B:第二組通道

218:界面層

218A:第一界面層

218B:第二界面層

220:高k介電層

220A:第一高k介電層

220B:第二高k介電層

222:功函數材料

222A,222B:功函數材料

224:內間隙壁

300:實施例

302:犠牲材料

310:化學浸泡操作

400,402:具體例

404:附加功函數材料

500:電子裝置

500A,500B:電晶體

600:電晶體

602:基材

604:源極/汲極

606:通道

608:穿隧介電質

610:功函數材料

612:懸浮閘極

614:介電層

616:控制閘極

700:裝置

710:匯流排

720:處理器

730:記憶體

740:輸入組件

750:輸出組件

760:通訊組件

800:製程

810,820:方塊

900:半導體裝置

902:基材

904:矽鍺層

906:矽層/矽奈米結構

908:溝渠隔離結構

910:犠牲結構

912:鰭片側壁間隙壁

914:硬罩幕層

916:內間隙壁

918:磊晶材料

T1,T2:厚度

X:剖面線

Y:剖面線

Z1,Z2:剖面線

根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵並不是按照比例繪示的。事實上，為了進行清楚討論，許多特徵的尺寸可以經過任意縮放。

[圖1]係執行所述之系統及/或方法之例示環境的示意圖。

[圖2A]至[圖2E]係所述例示電晶體的示意圖。

[圖3A]至[圖3F]係所述之例示實施例的示意圖。

[圖4A]至[圖4B]係所述之功函數材料層之具體例的示意圖。

[圖5]係包含所述多個電晶體之例示電子裝置的示意圖。

[圖6]係所述例示電晶體的示意圖。

[圖7]係所述[圖1]之一或多個裝置之例示元件的示意圖。

[圖8]係關於形成所述電晶體之例示製程的流程圖。

[圖9A]至[圖9H]係所述例示實施例的示意圖。

以下揭露提供許多不同實施例或例示，以實施發明的不同特徵。以下敘述之組件和配置方式的特定例示是為了簡化本揭露。這些當然僅是做為例示，其目的不在構成限制。舉例而言，第一特徵形成在第二特徵之上或上方的描述包含第一特徵和第二特徵有直接接觸的實施例，也包含有其他特徵形成在第一特徵和第二特徵之間，以致第一特徵和第二特徵沒有直接接觸的實施例。除此之外，本揭露在各種具體例中重覆元件符號及/或字母。此重覆的目的是為了使說明簡化且清晰，並不表示各種討論的實施例及/或配置之間有關係。

再者，空間相對性用語，例如「下方(beneath)」、「在…之下(below)」、「低於(lower)」、「在…之上(above)」、「高於(upper)」等，是為了易於描述圖式中所繪示的零件或特徵和其他零件或特徵的關係。空間相對性用語除了圖式中所描繪的方向外，還包含元件在使用或操作時的不同方向。裝置可以其他方式定向(旋轉90度或在其他方向)，而本揭露所用的空間相對性描述也可以如此解讀。

電子裝置可形成為具有一或多個具有閾值電壓(threshold voltage，V_ts)的電晶體[例如場效電晶體(field-effect transistors，FETs)]。舉例而言，電子裝置可包含配置為具有相對高閾值電壓的第一電晶體及配置為具有相對低閾值電壓的第二電晶體。第一電晶體可配置為用來優化第一應用，而第二電晶體可配置為用來優化第二應用。基於不同應用的最佳化電晶體，當相對高閾值電壓優化裝置效能(例如漏電流減少及/或操作速度及除此之外的具體例)時，電子裝置可管理使用第一電晶體的操作(例如伴隨一組相似配置的電晶體)，及當相對低閾值電壓優化裝置效能(例如電力消耗及除此之外的具體例)時，電子裝置可管理使用第二電晶體的操作(例如伴隨一組相似配置的電晶體)。

基於電晶體之功函數材料(work function material，WFM)所使用的材料，配置電晶體之閾值電壓的製程遭遇困難。電晶體可以功函數材料來製造，其功函數材料係由鈦、鋁及碳[例如碳化鈦鋁(TiAlC)]所形成，或由氮化鈦(例如TiN)所形成，及除此之外的具體例。在原子層沉積操作時，鈦可用於鍵結功函數材料至設置在電晶體之通道結構上的介電質。然而，鈦會提供功函數之最小厚度的限制。舉例而言，基於包含鈦的功函數材料，功函數材料可具有的最小厚度為12埃(angstroms)。最小厚度會對電晶體之閾值電壓提供限制。舉例而言，最小厚度係對應到最大閾值電壓(例如閾值電壓的最大貢獻係歸因於功函數材料)。

所述一些實施例提供配置晶體之閾值電壓的技術及設備。電晶體係配置為具有包含鋁和碳的功函數材料，其係設置在通道結構周圍。功函數材料可用以取代鈦基功函數材料或附加於鈦基功函數材料，以提供優化調整功函數材料之閾值電壓的配置。一或多個半導體製程工具可利用形成功函數材料之材料的化學浸泡(chemical soak)沉積來形成功函數材料。在一些實施例中，一或多個半導體製程工具可以三乙基鋁(Al₂(C₂H₅)₆)(TEA)浸泡電晶體，以形成功函數材料。

功函數材料可為無鈦(例如鈦之濃度為功函數材料的0%至小於1.5%)。如此一來，功函數材料之厚度可為大於0埃及小於12埃的範圍及/或可調整為大於12n埃及小於12(n+1)埃的厚度範圍，其中n係基於鈦基功函數材料的層數。基於具有優化調整之電晶體的閾值電壓，電晶體可最佳化以優化電力效率、操作速度及/或漏電流，及除此之外的具體例。

圖1係例示環境100的示意圖，其係可執行所述系統及/或方法。如圖1所示，環境100可包含複數個半導體製程工具102至半導體製程工具106及晶圓/晶粒轉移工具108。複數個半導體製程工具102至半導體製程工具106可包含沉積工具102、蝕刻工具104、平坦化工具106及/或其他半導體製程工具。包含於例示環境100的工具可包含於半導體清洗室、半導體製造廠、半導體製程及/或製程設施或其他地點。

沉積工具102係可沉積各種類型之材料在基材上的半導體製程工具。在一些實施例中，沉積工具102包含旋塗工具，其可沉積光阻層在例如晶圓的基材上。在一些實施例中，沉積工具102包含化學氣相沉積(chemical vapor deposition，CVD)工具，例如電漿輔助化學氣相沉積(plasma-enhanced CVD，PECVD)工具、高密度電漿化學氣相沉積(high density plasma CVD，HDP-CVD)工具、次大氣壓化學氣相沉積 (sub-atmospheric CVD，SACVD)工具、原子層沉積(atomic layer deposition)工具、電漿輔助原子層沉積(plasma-enhanced ALD，PEALD)工具或其他類型的CVD工具。在一些實施例中，沉積工具102包含物理氣相沉積(physical vapor deposition，PVD)工具，例如濺鍍工具或其他類型的PVD工具。在一些實施例中，沉積工具102包含化學浸泡工具，其中流體(例如液體或氣體)係施加至基材一段配置的時間。在一些實施例中，例示環境100包含複數種類型的沉積工具102。

蝕刻工具104係半導體製程工具，其可蝕刻各種材料類型的基材、晶圓或半導體裝置。舉例而言，蝕刻工具104可包含濕式蝕刻工具、乾式蝕刻工具及/或其他類型的蝕刻工具。濕式蝕刻工具可包含化學蝕刻工具或其他類型之包含裝填蝕刻劑之腔室的濕式蝕刻工具。基材係放置於腔室中一段特定時長，以移除特定份量之基材的一或多個部分。乾式蝕刻工具可包含電漿蝕刻工具、雷射蝕刻工具、反應離子蝕刻工具或氣相蝕刻工具，及除此之外的具體例。乾式蝕刻工具可利用濺鍍技術或電漿輔助蝕刻技術(例如電漿濺鍍技術或其他類型的技術，其包含利用離子化氣體，以等向性地或有方向性地蝕刻一或多個部分)或其他類型的乾式蝕刻技術，以移除基材之一或多個部分。

平坦化工具106係半導體製程工具，其可研磨或平坦化晶圓或半導體裝置的各層。舉例而言，平坦化工具106可包含化學機械平坦化(chemical mechanical planarization，CMP)工具及/或其他類型之可研磨或平坦化被沉積或鍍覆材料之層或表面的平坦化工具。平坦化工具106可結合化學及機械力(例如化學蝕刻及無磨料研磨)以研磨或平坦化半導體裝置之表面。平坦化工具106可利用磨料及腐蝕性化學研磨液結合研磨墊及固定環(例如典型地是具有大於半導體裝置的直徑)。研磨墊及半導體裝置可藉由動力研磨頭而被壓製在一起，並藉由固定環而保持在原處。動力研磨頭可以不同的旋轉軸旋轉，以移除材料及使半導體裝置之不規則表面形貌均等，使半導體裝置平坦或平面化。

晶圓/晶粒轉移工具108包含移動機器人、機器手臂、電車或軌道車、空中走行式無人搬運(overhead hoist transfer，OHT)車、自動物料搬運系統(automated materially handling system，AMHS)及/或被用以在半導體製程工具102至106之間及/或至及從其他位置(例如晶圓架、儲存室及/或相似者)轉移晶圓及/或晶粒的其他類型裝置。在一些實施例中，晶圓/晶粒轉移工具108可為編程工具，以經過特定路徑及/或可半自動地或自動地操作。

圖1所示之工具數目及配置係提供為一或多個具體例。實際上，可以有額外的工具、較少的工具、不同的工具或不同於圖1所示的工具配置。再者，圖1所示之二個或更多的工具可在單一工具中使用，或圖1所示之單一工具可在多種分散的工具中使用。此外或取而代之地，環境100的一組裝置(例如一或多個裝置)可進行所述之一或多種功能，如藉由環境100的另一組工具來進行。

圖2A至圖2E係本文所述之例示電晶體200的示意圖。電晶體200可包含圖2A至圖2E未繪示的一或多個附加層及/或結構，例如一或多個附加的電晶體。舉例而言，電子裝置可包含形成在圖2A至圖2E所示之電晶體200之上及/或之下的層上的附加層及/或晶粒。電晶體200可利用參照圖3A至圖3F所述之例示製程來製造。電晶體200可包含或可包含於奈米片電晶體(nanosheet transistor)。本揭露亦可適用於其他類型的電晶體，例如鰭式場效電晶體。

如圖2A所示，電晶體200包含基材202。基材202可包含半導體晶粒基材、半導體晶圓或半導體裝置可形成於其內及/或其上之其他類型的基材。在一些實施例中，基材202係由矽(Si)、包含矽之材料、例如砷化鎵(GaAs)的III-V族化合物半導體材料或其他類型的半導體材料所組成。基材202可包含設置在半導體材料(例如矽基材料)上的一或多個鰭片結構及/或設置在一或多個鰭片結構周圍之一或多個介電結構(例如溝渠隔離結構)。

電晶體200也可包含自基材202之頂表面向上延伸的源極/汲極204。源極/汲極204可包含磊晶材料，例如矽、矽鍺及/或氮化鎵基材料及除此之外的具體例。

電晶體200可進一步包含設置在源極/汲極204之間(例如在電晶體200之左側的源極/汲極204及電晶體 200之右側的源極/汲極204之間)的填充金屬206。填充金屬206可包含導電材料，例如氮化鈦及/或鎢及除此之外的具體例。填充金屬206可提供在功函數材料及位元線或其他電性連接填充金屬206之導電結構之間的電傳導。

填充金屬206可藉由高k介電層208、閘極間隙壁210及/或層間介電質212而與源極/汲極204絕緣。高k介電層208可包含鉿基材料(例如矽酸鉿或二氧化鉿及除此之外的具體例)或鋯基材料(矽酸鋯或二氧化鋯及除此之外的具體例)及除此之外的具體例。高k介電層208可設置在填充金屬206及閘極間隙壁210之間。高k介電層208之厚度可為約7埃(Å)至約25Å。閘極間隙壁210可包含介電材料，例如二氧化矽、氮化矽或氮氧化矽及除此之外的具體例。閘極間隙壁210可設置在高k介電層208及層間介電質212之間。閘極間隙壁210之厚度可為約15Å至約300Å。層間介電質212可在源極/汲極204之前表面、後表面及/或頂表面上環繞源極/汲極204。層間介電質212可包含低k材料，例如二氧化矽、氮化矽或氮化氧化矽及除此之外的具體例。層間介電質212可對電晶體200提供結構支撐，及在電晶體200中的結構之間提供電性絕緣。層間介電質212之厚度可為約7Å至約25Å。

圖2A係繪示延伸在電晶體200之左側及電晶體200之右側之間的X剖面線(例如邏輯分割線，以顯示電晶體200之內部)。圖2A亦繪示延伸在電晶體200之後側及電晶體200之前側之間的Y剖面線。

圖2B係繪示沿著圖2A所示之Y剖面線之電晶體200的內部視圖。如圖2B所示，通道結構214係設置在填充金屬206中。通道結構214包含一或多個通道216(例如奈米結構通道)，其係延伸穿過在源極/汲極204之間的填充金屬206。基於與填充金屬206的交互作用，一或多通道216可在電晶體200的操作期間自填充金屬206攜帶電荷至源極/汲極204。一或多個通道216可包含矽基材料及除此之外的半導體材料。

電晶體200可包含界面層218及/或設置在一或多個通道216周圍的高k介電層220。舉例而言，界面層218可直接設置在一或多個通道216上，且高k介電層220可直接設置在界面層218上。在一些實施例中，界面層218可包含穿隧介電質(例如氧化層、氧化矽層及/或二氧化矽層及除此之外的具體例)，其係直接設置在通道結構214上(例如直接在一或多個通道216上)。在一些實施例中，高k介電層220可包含氧化鉿基材料(例如氧化鉿或二氧化鉿)及除此之外的高k材料。

如圖2B所示，界面層218及/或高k介電層220的材料可設置在基材202之頂表面上。前述係基於用於沉積界面層218及/或高k介電層220的技術(例如化學氣相沉積)。

電晶體200進一步包含設置在通道結構214周圍的功函數材料222，其係包含鋁和碳。在一些實施例中，功函數材料222具有之鈦的濃度為0%至小於1.5%(例如功函數材料可為無鈦)。基於功函數材料222有小於1.5%的鈦濃度，功函數材料222之厚度係小於12埃及/或可避免不均勻厚度的功函數材料222。

功函數材料222可設置在通道結構214之單一通道216的周圍。功函數材料222可設置在通道結構214之單一通道216之間。在一些實施例中，功函數材料222可設置在單一通道216之間，以排除在單一通道216之間的填充金屬206。在一些實施例中，功函數材料222係設置在通道結構214及填充金屬206之間。在一些實施例中，高k介電層220係設置在界面層218及功函數材料222之間。在一些實施例中，功函數材料222係直接接觸高k介電層220或界面層218。

功函數材料222可包含n型功函數材料或p型功函數材料。舉例而言，當源極/汲極204係連接電子裝置的p型金屬氧化物半導體區域或電子裝置的n型金屬氧化物半導體區域時，功函數材料222可用做功函數材料。

圖2C係繪示沿著圖2A所示之X剖面線的電晶體200之內部視圖。如圖2C所示，通道結構214的一或多個通道216穿過電晶體200之閘極區域延伸在源極/汲極204之間，其中閘極區域包含功函數材料222及填充金屬206(共同為閘極)。

如圖2C所示，閘極區域包含一或多個通道216，其係被在內間隙壁224(例如低k介電材料)之間的界面層 218圍繞(例如包覆)，然後被在界面層218及源極/汲極204之間的內間隙壁224包覆。如此一來，一或多個通道216係與閘極電性絕緣。除此之外，內間隙壁224可提供閘極及源極/汲極204之間額外的電性絕緣。內間隙壁224之厚度範圍為約15Å至約300Å。

亦如圖2C所示，功函數材料222可被高k介電層220包覆及/或以高k介電層為襯。如此一來，功函數材料222可避免接觸界面層218，否則會造成界面層218的破壞及/或電晶體200的失效。

圖2C繪示Z1剖面線，其係在電晶體200之左側及電晶體200之右側之間延伸穿過功函數材料222。圖2C亦繪示Z2剖面線，其係在電晶體200之左側及電晶體200之右側之間延伸穿過單一通道216。

圖2D係繪示沿著圖2C所示之Z1剖面線的電晶體200之內部視圖。圖2D係圖2A所示之電晶體200的俯視圖，其係顯示電晶體200在一高度的視圖，其中此電晶體200位於一或多個通道216之間。

如圖2D所示，功函數材料222係藉由高k介電層208加襯在側邊上。功函數材料222係藉由閘極間隙壁210(例如從俯視圖中的一或多個通道216中替換)及藉由內間隙壁224(例如在俯視圖中直接設置在一或多個通道216下)而與源極/汲極204絕緣。

圖2E係繪示沿著圖2C所示之Z2剖面線的電晶體200之內部視圖。圖2E係圖2A所示之電晶體200的俯視圖，其係顯示電晶體200在一高度的視圖，其中此電晶體200包含通道216。

如圖2E所示，通道216係以在通道216之中間部分的界面層218加襯，並以在末端部分的閘極間隙壁210(例如相鄰於源極/汲極204)加襯。通道216之末端部分可直接設置在圖2D所示之內間隙壁224上及/或之下。

亦如圖2E所示，功函數材料222係設置在通道216之中間部分的通道216之前表面(如圖2E所示之底表面)及後表面(如圖2E所示之頂表面)。功函數材料222係藉由界面層218及高k介電層208而與通道分開。

基於利用功函數材料222做為電晶體200(例如奈米片電晶體)的功函數材料，電晶體200的閾值電壓係被調整為具有優化的準確度(例如相對於具有鈦基功函數材料的電晶體)及/或高於習知電晶體之閾值電壓(例如由於功函數材料而有較高閾值電壓的元件)。如此一來，電晶體200係被最佳化為閾值電壓配置以應用電晶體200，其可優化電晶體200的漏電流及/或電力消耗。

圖3A至圖3F係本文所述之形成電晶體200之例示實施例300的示意圖。實施例300可包含一或多個操作(例如微影操作、在包含電晶體200之電子裝置的不同部分上進行的操作)及/或例示製程所示之操作可以與圖3A至圖3F所示之順序不同的順序進行。電晶體200可包含圖3A至圖3F未繪示之一或多個額外的裝置、結構及/或層。舉例而言，電晶體200可包含形成在圖3A至圖3F所示之電晶體200之部分上及/或下之層上的額外的層及/或晶粒。除此之外或取而代之地，一或多個額外的半導體結構及/或半導體裝置可形成在電子裝置的相同層中，其具有側向位移，如圖3A至圖3F所示之電晶體200。

如圖3A所示，實施例300可包含形成通道結構214在犠牲材料302中。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)可以沉積通道結構214在具有犠牲材料302的交替層內，然後可蝕刻至交替層以形成通道結構214的一或多個通道216。在一些實施例中，犠牲材料302可僅垂直地設置在一或多個通道216之間，而不橫向地設置在一或多個通道216之間。

如圖3B所示，實施例300可包含蝕刻去除犠牲材料302。舉例而言，一或多個半導體製程工具(例如蝕刻工具104)可對犠牲材料302施加蝕刻劑(例如化學蝕刻劑)，以去除犠牲材料302。在一些實施例中，蝕刻劑可配置以選擇性地蝕刻犠牲材料302的材料。在一些實施例中，相較於犠牲材料302的移除，蝕刻劑可以較慢的速率移除一或多個通道216之部分。

進一步如圖3B所示，一或多個通道216可懸掛在基材202上。在移除犠牲材料302之後，一或多個通道216可藉由內側壁(例如圖2D所示的內側壁224)支撐。此外或取而代之地，在移除犠牲材料302之後，一或多個通道216可藉由連接源極/汲極204來支撐。

如圖3C所示，實施例300可包含沉積界面層218在通道結構214的一或多個通道216上。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)可沉積界面層218的材料在一或多個通道216上，其係利用化學氣相沉積或原子層沉積，及除此之外的其他具體例。在一些實施例中，界面層218可包圍一或多個通道216，以形成一或多個通道216的襯墊在電晶體200的閘極區域中。

如圖3D所示，實施例300可包含沉積高k介電層220在通道結構214的一或多個通道216上。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)可沉積高k介電層220之材料在界面層218中，其係利用化學氣相沉積或原子層沉積，及除此之外的其他具體例。在一些實施例中，高k介電層220可包圍界面層218及/或可提供襯墊在電晶體200之閘極區域中的界面層218及/或閘極間隙壁(例如閘極間隙壁210)上。

如圖3E所示，實施例300可包含沉積包含鋁及碳的功函數材料222在閘極區域中且包圍通道結構214(例如包圍高k介電層220)。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)可利用化學浸泡操作310沉積功函數材料222之材料。化學浸泡操作310可包含對電晶體200施加三乙基鋁一段時間，其係配置以產生具有目標厚度的功函數材料222。在一些實施例中，一或多個半導體製程工具可在約攝氏250度至約攝氏600度的溫度範圍下進行化學浸泡操作310。如此一來，溫度係足夠高，以支持在三乙基鋁內的碳化鋁(AlC)分子鍵結至高k介電層220，且係足夠冷，以避免破壞電晶體200及/或在電子裝置上的其他半導體裝置。除此之外或取而代之地，一或多個半導體製程工具可在約0.5torr至約50torr的腔室壓力範圍下進行化學浸泡操作310。如此一來，所用的壓力係在沉積工具的正常操作範圍內。

在一些實施例中，化學浸泡操作310可沉積具有鈦的濃度為0%至小於1.5%的功函數材料222(例如可在沒有鈦源下沉積)。如此一來，功函數材料222之厚度可為大於0埃至小於12埃(例如小於12埃)及/或可配置為具有厚度為在12埃的倍數之間(例如基於具有較高濃度之鈦的厚度)。

在一些實施例中，一或多個半導體製程工具可進行化學浸泡操作310，而無功函數材料的原子層沉積。在一些實施例中，在附加功函數材料的原子層沉積之前，一或多個半導體製程工具可進行化學浸泡操作310。

如圖3F所示，實施例300可包含沉積填充金屬206在電晶體200之閘極區域中的功函數材料222周圍。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)可填充金屬206之材料在功函數材料222周圍，其係利用迴焊(reflow)、化學氣相沉積或電漿氣相沉積，及除此之外的具體例。在一些實施例中，半導體製程工具(例如平坦化工具106)可研磨及/或平坦化填充金屬206的頂表面，以形成電晶體200大致平坦的頂表面。如此一來，電晶體200的頂表面係適合用以沉積附加材料及/或可優化後續蝕刻製程的一致性。

如上所述，圖3A至圖3F係提供為一具體例。其他具體例可不同於與圖3A至圖3F相關的說明。圖3A至圖3F所示之裝置、層及/或材料的數目及配置係提供為一具體例。實際上，相較於圖3A至圖3F，可以有額外的裝置、層及/或材料，較少的裝置、層及/或材料，不同的裝置、層及/或材料或不同配置的裝置、層及/或材料。

圖4A至圖4B係本文所述之功函數材料層之具體例400及具體例402的示意圖。具體例400及具體例402可包含未繪示於圖4A至圖4B的一或多個附加層及/或結構。具體例400及具體例402可包含於電晶體，例如如圖2A至圖2E所示之電晶體200及/或以圖3A至圖3F所示之製程所製造的電晶體。電晶體200可包含附加層，其係形成在圖4A至圖4B所示之功函數材料層之上及/或之下。圖4A至圖4B所示之功函數材料層可包含或可包含於奈米片電晶體及/或鰭式場效電晶體(例如圖6所示)。

如圖4A所示，具體例400包含具有界面層218及/或具有高k介電層220設置於上的通道216。具體例400亦包含設置在所述之界面層及/高k介電層220上的功函數材料222，其包含鋁及碳。具體例400進一步包含設置在功函數材料222上的填充金屬206。在一些實施例中，功函數材料222可為設置在通道216及填充金屬206之間的唯一功函數材料。如此一來，功函數材料之厚度為大於0埃及小於12埃。前述可支持閾值電壓高於厚度大於12埃的閾值電壓，其可優化在相對高閾值電壓下適用之電晶體200的調控。前述可優化電晶體200的電力消耗及/或漏電流。

如圖4B所示，具體例402包含具有界面層218及/或具有高k介電層220設置於上的通道216。具體例402亦包含設置在所述之界面層218及/或高k介電層220上的功函數材料222。具體例402另外包含設置在功函數材料222上(例如周圍)的附加功函數材料404。附加功函數材料404可包含碳化鈦鋁(TiAlC)基材料或氮化鈦(TiN)基材料。具體例402進一步設置在附加功函數材料404上的填充金屬206。

基於包含功函數材料222及附加功函數材料404，電晶體200可配置為厚度調整成具有相關厚度大於12埃的閾值電壓。舉例而言，電晶體200可包含多層附加功函數材料404，以提供功函數材料的粗略厚度以調整閾值電壓，且可包含功函數材料222之厚度以提供微調的閾值電壓。前述可支持調整電晶體的閾值電壓為低於具體例400的閾值電壓。前述可優化電晶體200的電力消耗及/或漏電流。

如上所述，圖4A至圖4B係本文所述之例示功函數材料層的示意圖。其他具體例可不同於參照圖4A至圖4B所述者。圖4A至圖4B所示之裝置、層及/或材料的數目及配置係提供為一具體例。實際上，相較於圖4A至圖 4B，可以有額外的裝置、層及/或材料，較少的裝置、層及/或材料，不同的裝置、層及/或材料或不同配置的裝置、層及/或材料。除此之外，參照圖4A至圖4B之任一者所述之特徵可與參照圖2A至圖3F所述之特徵結合。

圖5係本文所述之包含多個電晶體500A及電晶體500B的例示電子裝置500的示意圖。電子裝置500可包含未繪示於圖5的一或多個附加層及/或結構。電子裝置500可包含一或多個附加半導體結構，例如一或多個額外的電晶體。舉例而言，電子裝置500可包含形成在圖5所示之電晶體500A及電晶體500B之上及/或之下的層上的附加層及/或晶粒。電子裝置500可利用參照圖3A至圖3F所述之例示製程來製造。電子裝置500可包含奈米片電晶體及/或鰭式場效電晶體。

如圖5所示，電子裝置500包含包括基材之第一部分202A的第一電晶體500A及包括第一組通道216A的第一通道結構214A。第一界面層218A係設置在第一組通道216A周圍，且第一高k介電層220A係設置在第一界面層218A周圍。第一電晶體500A進一步包含設置在第一組通道216A周圍(例如在第一界面層218A周圍及/或第一高k介電層220A周圍)的功函數材料222A，其係包含鋁和碳且具有厚度T1。第一電晶體500A亦包含設置在功函數材料222A周圍的第一填充金屬206A。

進一步如圖5所示，電子裝置500包含包括基材之第二部分202B的第二電晶體500B及包括第二組通道 216B的第二通道結構214B。第二界面層218B係設置在第二組通道216B周圍，且第二高k介電層220B係設置在第二界面層218B周圍。第二電晶體500B進一步包含設置在第二組通道216B周圍(例如在第二界面層218B周圍及/或第二高k介電層220B周圍)的功函數材料222B，其係具有厚度T2(不同於厚度T1)。第二電晶體500B亦包含設置在功函數材料222B周圍的第二填充金屬206B。

如參照圖5所述，電子裝置500可包含不同的電晶體，其係基於不同厚度的功函數材料(例如至少一個功函數材料)而調整為具有不同閾值電壓。如此一來，電子裝置500可配置為具有第一組電晶體及第二組電晶體，其中第一組電晶體係用來優化與第一閾值電壓相關的第一應用，而第二組電晶體係用來優化為與第二閾值電壓相關的第二應用。前述可支持分配不同電晶體基的應用給單一電子裝置具有不同閾值電壓調整的不同電晶體，其可優化電子裝置的電力消耗及/或漏電流。

如上所述，圖5係包含多個本文所述之電晶體的例示電子裝置的示意圖。其他具體例可不同於參照圖5所述者。圖5所示之裝置、層及/或材料的數目及配置係提供為一具體例。實際上，相較於圖5，可以有額外的裝置、層及/或材料，較少的裝置、層及/或材料，不同的裝置、層及/或材料或不同配置的裝置、層及/或材料。除此之外，參照圖5所述之特徵可與參照圖2A至圖4B所述之特徵結合。

圖6係本文所述之例示電晶體600的示意圖。電子電晶體600可包含圖6未繪示的一或多個附加層及/或結構。電晶體600可包含一或多個附加半導體結構，例如一或多個附加的電晶體。電晶體600可包含鰭式場效電晶體。

如圖6所示，電晶體600包含基材602。基材602可包含半導體晶粒基材、半導體晶圓或半導體裝置可形成於其內及/或其上之其他類型的基材。在一些實施例中，基材602係由矽(Si)、包含矽之材料、例如砷化鎵(GaAs)的III-V族化合物半導體材料或其他類型的半導體材料所組成。基材602可形成鰭式場效電晶體結構的鰭片。

電晶體600亦包含形成在基材602之頂表面上的源極/汲極604。在一些實施例中，源極/汲極604係基於摻雜基材602而形成。電晶體600包含設置在基材602中且在源極/汲極604之間的通道606。通道606可配置為在電晶體600的操作期間在源極/汲極604之間攜帶電荷。電晶體600包含設置在通道606上的穿隧介電質608。在一些實施例中，穿隧介電質608可包含氧基材料，例如氧化矽層及/或二氧化矽層，及除此之外的具體例。

電晶體600包含設置在穿隧介電質608上及在通道606之上的功函數材料610，其包含鋁和碳。在一些實施例中，功函數材料610可具有與參照圖2A至圖5所述之功函數材料222相似的特徵及/或優勢。舉例而言，功函數材料610包含之鈦的濃度為功函數材料610的0%至小於1.5%。功函數材料610之厚度可為大於0埃及小於12埃。取而代之地，功函數材料610之厚度範圍係大於12n埃及小於12(n+1)埃，其中n係鈦基功函數材料層的數目。

功函數材料610可包含或可包含於電晶體600之懸浮閘極612內。懸浮閘極612可進一步包含填充金屬，例如鎢或鈷，及除此之外的具體例。電晶體600可包含介電層614，其係配置以提供懸浮閘極612及控制閘極616之間的電性絕緣。介電層614可包含二氧化矽及/或氮化矽。舉例而言，介電層614可包含氧-氮-氧結構，以提供懸浮閘極612及控制閘極616之間的電性絕緣。

基於懸浮閘極612包含功函數材料610，電晶體600可被調整為具有優化精準度的閾值電壓。舉例而言，功函數材料610之厚度可被修飾，以在不改變懸浮閘極612之頂表面高度下增加或減少閾值電壓。如此一來，基於被調整為具有優化的精準度，電晶體600可具有優化的電力消耗。

如上所述，圖6係本文所述之例示電晶體的示意圖。其他具體例可不同於參照圖6所述者。圖6所示之裝置、層及/或材料的數目及配置係提供為一具體例。實際上，相較於圖6，可以有額外的裝置、層及/或材料，較少的裝置、層及/或材料，不同的裝置、層及/或材料或不同配置的裝置、層及/或材料。除此之外，參照圖6所述之特徵可與參照圖2A至圖5所述之特徵結合。

圖7係裝置700之例示組件的示意圖，其係對應為沉積工具102、蝕刻工具104、平坦化工具106及/或晶圓/晶粒轉移工具108。在一些實施例中，沉積工具102、蝕刻工具104、平坦化工具106及/或晶圓/晶粒轉移工具108可包含一或多個裝置700及/或一或多個裝置700的組件。如圖7所示，裝置700可包含匯流排710、處理器720、記憶體730、輸入組件740、輸出組件750及通訊組件760。

匯流排710包含一或多個可在裝置700之組件間進行有線及/或無線通訊的組件。匯流排710可連接圖7的二或更多組件，例如透過可操作連接、通訊連接、電子耦合及/或電耦合。處理器720包含中心處理單元、圖形處理單元、微處理器、控制器、微控制器、數位訊號處理器、現場可程式化邏輯閘陣列、特殊應用積體電路及/或其他類型的製程元件。處理器720係在硬體、韌體或硬體及軟體的組合內執行。在一些實施例中，處理器720包含一或多個可被程式化以進行一或多個本文別處所述之操作或製程的處理器。

記憶體730揮發性及/或非揮發性記憶體。舉例而言，記憶體730可包含隨機存取記憶體(random access memory，RAM)、唯讀記憶體(read only memory，ROM)、硬碟(hard disk drive)及/或其他類型的記憶體(例如快閃記憶體、磁性記憶體及/或光學記憶體)。記憶體 730可包含內部記憶體(例如隨機存取記憶體、唯讀記憶體或硬碟)及/或可移除式記憶體[例如透過通用串列匯流排(universal serial bus)連接]。記憶體730可為非暫態電腦可讀取媒體(non-transitory computer-readable medium)。記憶體730儲存與裝置700之操作相關的資訊、指令及/或軟體(例如一或多個軟體應用)。在一些實施例中，記憶體730包含連接至一或多個處理器(例如處理器720)的一或多個記憶體，例如透過匯流排710。輸入組件740使裝置700接收輸入，例如使用者輸入及/或感應輸入。舉例而言，輸入組件740可包含觸控螢幕、鍵盤、小鍵盤、滑鼠、按鈕、麥克風、轉換器、感應器、全球定位系統感應器、加速計、陀螺儀及/或制動器。輸出組件750使裝置700提供輸出，例如透過螢幕、擴音器及/或發光二極體。通訊組件760使裝置700通過有線連接及/或無線連接與其他裝置通訊。舉例而言，通訊組件760可包含接收器、發射器、收發器、數據機、網路介面卡及/或天線。

裝置700可進行本文所述的一或多個操作或製程。舉例而言，非暫態電腦可讀取媒體(例如記憶體730)可儲存由處理器720執行的一組指令(例如一或多個指令或代碼)。處理器720可執行此組指令以進行本文所述之一或多個操作或製程。在一些實施例中，由一或多個處理器720所執行的一組指令使一或多個處理器720及/或裝置700進行一或多個本文所述的操作或製程。除此之外或取而代之地，處理器720可配置以進行本文所述之一或多個操作或製程。因此，本文所述的實施例並不限於任何特定的硬體電路及軟體的結合。

圖7所示之組件的數目及配置係提供做為例示。相較於圖7所示，裝置700可包含額外的組件、較少的組件、不同的組件或不同的組件配置。除此之外或取而代之地，裝置700的一組組件(例如一或多個組件)可進行所述之由裝置700的另一組組件所進行的一或多個功能。

圖8係功函數材料及其製程相關的例示製程800的流程圖。在一些實施例中，圖8的一或多個製程方塊係藉由一或多個半導體製程工具(例如沉積工具102、蝕刻工具104、平坦化工具106及/或晶圓/晶粒轉移工具108)進行。除此之外或取而代之地，圖8的一或多個製程方塊可藉由裝置700的一或多個組件進行，例如處理器720、記憶體730、輸入組件740、輸出組件750及通訊組件760。

如圖8所示，製程800可包含形成電晶體的通道結構(方塊810)。舉例而言，一或多個半導體製程工具可形成電晶體200的通道結構214，如上所述。在一些實施例中，通道結構214包含複數個奈米通道216，其係在基材202上，且延伸在電晶體的源極/汲極之間。

進一步如圖8所示，製程800可包含形成功函數材料在通道結構周圍(方塊820)。舉例而言，一或多個半導體製程工具可形成功函數材料222在通道結構214周圍，如上所述。功函數材料222可包含鋁和碳。在一些實施例中，形成功函數材料222在通道結構214周圍包含施加化學浸泡液。在一些實施例中，化學浸泡液的材料包含鋁、碳及氫基材料。在一些實施例中，功函數材料222包含之鈦的濃度為功函數材料222的0%至小於1.5%。

製程800可包含額外的實施例，例如任何以下所述之單一實施例或實施例的任意組合及/或本文別處所述之一或多個其他製程。

在第一實施例中，施加化學浸泡液包含在約攝氏250度至約攝氏600度的溫度下施加化學浸泡液的材料。

在第二實施例中，單獨或結合第一實施例，製程800包含沉積界面層218在通道結構214上，並沉積高k介電層220在界面層218上。

在第三實施例中，單獨或結合第一實施例及第二實施例之一或多者，形成功函數材料222在通道結構214周圍包含沉積功函數材料222在高k介電層220周圍。

在第四實施例中，單獨或結合第一實施例至第三實施例之一或多者，在形成功函數材料222在通道結構214周圍之後，製程800包含沉積填充金屬在功函數材料222周圍。

在第五實施例中，單獨或結合第一實施例至第四實施例之一或多者，功函數材料222之厚度為大於0埃且小於12埃。

在第六實施例中，單獨或結合第一實施例至第五實施例之一或多者，通道結構214包含延伸在電晶體200之源極/汲極204之間的多個通道216，且形成功函數材料在通道結構214周圍包含沉積功函數材料222在多個通道216之單獨通道216周圍。

雖然圖8繪示製程800的例示方塊，在一些實施例中，相較於圖8所繪示，製程800可包含額外的方塊、較少的方塊、不同的方塊、或不同的配置的方塊。除此之外或取而代之地，製程800之二個或更多個方塊可同時進行。

圖9A至圖9H係本文所述之例示半導體裝置900的示意圖。半導體裝置900可利用圖9A至圖9H所示之例示製程來製造。例示製程可包含一或多個操作(例如微影操作、在包含半導體裝置900之電子裝置的不同部分上進行的操作)及/或例示製程所示之操作可以與圖9A至圖9H所示之順序不同的順序進行。舉例而言，半導體裝置900可包含一或多個未繪示於圖9A至圖9H之額外的裝置、結構及/或層。舉例而言，半導體裝置900可包含形成在圖9A至圖9H所示之半導體裝置900之部分上及/或下之層上的額外的層及/或晶粒。除此之外或取而代之地，一或多個額外的半導體結構及/或半導體裝置可形成在包含半導體裝置的電子裝置之相同層中，其具有側向位移，如圖9A至圖9H所示之半導體裝置900。半導體裝置900可用於具有狹窄臨界尺寸(例如圖9A至圖9H所示之側向尺寸)的鰭式場效電晶體結構，例如N3鰭式場效電晶體結構及/ 或環繞式閘極場效電晶體結構。在一些態樣中，半導體裝置900可包含圖2A至圖2E、圖3A至圖3F及/或圖4A至圖4B所示之電晶體200、電子裝置500及/或圖6所示之電晶體600。

如圖9A所示，半導體裝置900包含沉積在基材902上的奈米結構之堆疊(例如超晶格成長)。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)沉積具有矽基材料的交替層(奈米片)的鰭片堆疊。矽基材料的交替層可包含一組矽鍺層904及一組矽層906。

如圖9B所示，半導體裝置900包含一組鰭片堆疊，其包含矽基材料的交替層。在一些實施例中，一或多個半導體製程工具(例如蝕刻工具104)蝕刻奈米結構堆疊的交替層及基材902之部分，以形成此組鰭片堆疊。一或多個半導體製程工具(例如沉積工具102)可沉積溝渠隔離結構908(例如淺溝渠隔離結構)在此組鰭片堆疊的鰭片堆疊之間。溝渠隔離結構908可包含氧化矽或矽鍺，及除此之外的具體例，且係配置以提供基材902及包含此組鰭片堆疊之一組鰭片的部分之間的電性絕緣及/或隔離。

如圖9C所示，半導體裝置900包含閘極結構，其係設置在此組鰭片堆疊之頂部上、之間及/或周圍，且在溝渠隔離結構908之頂部上。在一些實施例中，一或多個半導體製程工具(例如沉積工具102及/或蝕刻工具104)形成閘極結構(例如具有犠牲結構910、鰭片側壁間隙壁912及/或硬罩幕層914)在鰭片堆疊之頂部上、之間及/ 或周圍。舉例而言，一或多個半導體製程工具可沉積具有大致平坦之頂表面的一層犠牲結構910(例如犠牲材料302)。一或多個製程工具可蝕刻犠牲結構910，以形成閘極結構的內部結構。一或多個半導體製程工具可沉積一層鰭片側壁間隙壁912在閘極結構(例如犠牲結構910)之內部結構上。一或多個半導體製程工具可蝕刻沉積在犠牲結構910之頂表面上的鰭片側壁間隙壁912之部分，且一或多個半導體製程工具可沉積硬罩幕層914在犠牲結構910之頂表面上。

如圖9D所示，半導體裝置900包含鰭片堆疊之凹陷部分，其中凹陷部分分開鰭片堆疊成分離的鰭片堆疊。在一些實施例中，一或多個半導體製程工具(例如蝕刻工具104)可蝕刻鰭片堆疊，以形成凹陷部分，而被用以形成源極/汲極區域。圖9D包含第一剖面(例如圖9D之左側上所示)及第二剖面(例如圖9D之右側上所示)，其中第一剖面顯示半導體裝置900在鰭片堆疊之間的一部分，而第二剖面顯示半導體裝置900在鰭片堆疊上的一部分。

如圖9E所示，半導體裝置900包含此組矽鍺層904之凹陷部分。舉例而言，一或多個製程工具(例如蝕刻工具104)可蝕刻去除此組矽鍺層904暴露至凹陷部分之部分及/或蝕刻去除氮化矽及/或碳氮氧化矽(SiCON)鰭片側壁材料。舉例而言，一或多個半導體製程工具可提供甲烷、三氟甲烷、氧氣、溴化氫、四氯化矽、二氧化硫、六氟化硫、氦氣及/或氫氣，及除此之外的具體例，做為氣體基蝕刻劑。氣體基蝕刻劑可在約5mTorr至約100mTorr的壓力下及/或約攝氏25度至約攝氏150度的溫度下施加。

如圖9F所示，半導體裝置900包含內間隙壁916，其係沉積在此組矽鍺層904之凹陷部分之表面上。在一些實施例中，一或多個製程工具(例如沉積工具102)沉積內間隙壁916之材料在此組矽鍺層904之凹陷部分中，且在形成在凹陷部分之表面的其他材料上。一或多個製程工具(例如蝕刻工具104)可移除內間隙壁916的材料之一部分，以使內間隙壁916填充此組矽鍺層904之凹陷部分，以形成半導體裝置之凹陷部分的實質平坦表面。

如圖9G所示，半導體裝置900包含磊晶材料918，其係形成為半導體裝置900在鰭片堆疊之部分之間的源極/汲極。在一些實施例中，一或多個半導體製程工具(例如沉積工具102)沉積如本文所述之源極/汲極的材料(例如參照圖2A至圖2E及/或參照圖3A至圖3F)。

如圖9H所示，半導體裝置900包含孔隙，其係在鰭片側壁間隙壁912及矽奈米結構906(例如一或多個通道)之間。舉例而言，一或多個製程工具(例如蝕刻工具104)可蝕刻硬罩幕層914及犠牲結構910，以形成孔隙在鰭片側壁間隙壁912及矽奈米結構906之間(例如參照圖3B所述)。

在一些實施例中，一或多個半導體製程工具可沉積一或多個閘極材料在孔隙中，以形成半導體裝置的閘極，其係與半導體裝置900的矽奈米結構906(例如做為通道)及磊晶材料918(例如做為源極/汲極)一起操作。舉例而言，一或多個半導體製程工具可進行一或多個參照圖3B至圖3F所述之操作。

如上所述，圖9A至圖9H係提供為一具體例。其他具體例可不同於與圖9A至圖9H相關的說明。圖9A至圖9H所示之裝置、層及/或材料的數目及配置係提供為一具體例。實際上，相較於圖9A至圖9H，可以有額外的裝置、層及/或材料，較少的裝置、層及/或材料，不同的裝置、層及/或材料或不同配置的裝置、層及/或材料。在一些實施例中，在沉積或蝕刻操作之後，平坦化工具106係用以平坦化半導體裝置900的一或多個材料。如此一來，半導體裝置900之頂表面係更適合進一步的沉積及/或蝕刻操作。

基於使用包含鋁和碳的功函數材料(例如無鈦功函數材料)，功函數材料之厚度係在0埃至小於12埃之間及/或可調整厚度為大於12n埃及小於12(n+1)埃，其中n係鈦基功函數材料的層數。基於電晶體具有優化調整的閾值電壓，電晶體係被最佳化以優化電力消耗及/或漏電流，及除此之外的具體例。

如以上更詳細的說明，本文所述之一些實施例提供一種電晶體。電晶體包含垂直地配置在基材上的奈米結構。電晶體包含奈米結構的通道結構，通道結構包含在基材上且延伸在電晶體之源極/汲極之間的複數個奈米結構通道。電晶體包含設置在通道結構之複數個奈米結構通道周圍並以一或多個內間隙壁而與源極/汲極分開的功函數材料，其中功函數材料包含鋁和碳，且功函數材料包含的鈦之濃度為功函數材料的0%至小於1.5%。

在一實施例中，功函數材料係設置在奈米結構通道及電晶體的填充金屬之間。在一實施例中，電晶體包含奈米片電晶體。在一實施例中，通道結構包含複數個通道，且功函數材料係設置在通道之單一通道周圍。在一實施例中，上述電晶體更包含以下一或多者：設置在功函數材料及通道結構之間的界面層；設置在功函數材料及通道結構之間的高k介電層；設置在功函數材料周圍的附加功函數材料。在一實施例中，前述界面層包含直接設置在通道結構上的氧化層。在一實施例中，前述高k介電層包含設置在界面層及功函數材料之間的氧化鉿基材料。在一實施例中，前述附加功函數材料包含碳化鈦鋁(TiAlC)基材料或氮化鈦(TiN)基材料之一或多者。在一實施例中，功函數材料為n型功函數材料或p型功函數材料。

如以上更詳細的說明，本文所述之一些實施例提供一種方法。方法包含形成電晶體的通道結構，通道結構包含在基材上且延伸在電晶體之源極/汲極之間的複數個奈米結構通道。方法包含形成包含鋁和碳的功函數材料在通道結構周圍，其中形成功函數材料在通道結構周圍包含施加化學浸泡液，化學浸泡液之材料包含鋁、碳及氫基材料，且功函數材料包含之鈦的濃度為功函數材料的0%至小於 1.5%。

在一實施例中，上述施加化學浸泡液包含在250℃至600℃之溫度下施加化學浸泡液之材料。在一實施例中，上述方法更包含沉積界面層在通道結構上；以及沉積高k介電層在界面層上。在一實施例中，上述形成功函數材料在通道結構周圍包含沉積功函數材料在高k介電層周圍。在一實施例中，在形成功函數材料在通道結構周圍之後，上述方法更包含沉積填充金屬在功函數材料周圍。在一實施例中，上述方法更包含形成功函數材料圍繞與電晶體相同之電子元件的額外電晶體的附加通道結構，其中功函數材料在通道結構周圍具有第一厚度，功函數材料在附加通道結構周圍具有第二厚度，且第一厚度不同於第二厚度。在一實施例中，功函數材料之厚度為大於0埃(Å)，且小於12埃。在一實施例中，通道結構包含複數個通道，其中通道延伸在電晶體之源極/汲極之間，且形成功函數材料在通道結構周圍包含沉積功函數材料在通道之單一通道周圍。

如以上更詳細的說明，本文所述之一些實施例提供一種電晶體。電晶體包含形成在電晶體之基材表面上的源極/汲極。電晶體包含延伸在源極/汲極之間且在基材中的通道。電晶體包含設置在通道上的功函數材料，其包含鋁和碳，其中功函數材料包含之鈦的濃度為功函數材料的0%至小於1.5%。電晶體包含設置在功函數材上的閘極。

在一實施例中，電晶體包含鰭式場效電晶體。在一實施例中，上述電晶體更包含在通道及功函數材料之間的穿隧介電質。

以上概述許多實施例的特徵，因此本領域具有通常知識者可更了解本揭露的態樣。本技術領域具有通常知識者應理解利用本揭露為基礎可以設計或修飾其他製程和結構以實現和所述實施例相同的目的及/或達成相同優點。本技術領域具有通常知識者也應了解與此均等的架構並沒有偏離本揭露的精神和範圍，且在不偏離本揭露的精神和範圍下可做出各種變化、替代和改動。