JP6620112B2 - 処理システムを使用した空隙構造の組込 - Google Patents

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Description

［０００１］ 本開示の実施形態は概して、一体型処理システムを使用した空隙構造を有する誘電体層構造の形成に関する。
［０００２］ 今日、集積回路は、単一チップ上に数百万個もの構成要素（例えば、トランジスタ、コンデンサ及び抵抗）が搭載される複雑なデバイスへと進化を遂げている。回路の高密度化に伴い、集積回路構成要素の寸法を小さくすること、例えばサブミクロンまで寸法を低減することが求められるほか、高速で電気性能の優れたデバイスの実現に向けて、デバイス製造の原材料として、たとえば、金属ラインの形成には高導電率の材料、絶縁層には低誘電率（低ｋ）の材料など、様々な材料を使用することが必要となってくる。集積回路製造の場合、銅及びアルミニウムの配線などの低抵抗の金属配線は、集積回路素子上で集積回路構成要素間の導電性経路となる。一般的に、金属配線は誘電体バルク絶縁材料によって互いに電気絶縁される。サブミクロンの寸法では、隣接する金属配線間で容量性結合が起こる場合があり、これがクロストークや抵抗−容量（ＲＣ）遅延の要因となって集積回路全体の性能が低下する可能性がある。
［０００３］ 集積回路構成要素に対して垂直及び水平の配線を形成する方法として、ダマシン法、デュアルダマシン法がある。典型的に、ダマシン構造は、上下に積み上げられた低誘電率材料と導電性銅層などのように、誘電体バルク絶縁層と導電性金属層を有する。垂直な配線（すなわちビア）と水平な配線（すなわちトレンチ）は、誘電体バルク絶縁層内にエッチングされる。その後、導電性金属層がビア及び／又はトレンチに満たされ、導電性金属材料だけがビア及び／又はトレンチ内に残るように、化学的機械平坦化プロセス（ＣＭＰ）などによって平坦化される。ダマシンアプローチでは、一連のハードマスク、低誘電率誘電体、エッチング停止層、空隙などを含む、かなり複雑な誘電体膜スタックが求められる。このようなスタックを得るには、ビアとトレンチを導電性金属材料で満たす前に、一般に、ビア／トレンチリソグラフィ、パターニング、及び湿式洗浄プロセスが必要である。
［０００４］ 図１は、従来の酸化物又は低誘電率材料のモールド湿式エッチング除去技術によって製造された一体型層スタック１００を示したもので、この技術により、半導体基板１０１の表面上に配線構造の少なくとも一部が形成されている。一体型層スタック１００は、基板１０１の上に配置された低誘電率誘電体材料の上に堆積されたブランケットモールド膜（図示せず）によって製造される。モールド膜は、そこにトレンチを形成するため、モールド膜層の一部を選択的に取り除くようにパターニングされる。バリア層１０４はパターニングされた低誘電率誘電体材料１０６の上に堆積され、導電性材料１０２はバリア層１０４の上のトレンチ内に堆積される。バリア層１０４は、導電性材料１０２と隣接する流動性低誘電率誘電体材料１０６との間の拡散を防止するように構成される。次に、化学的機械平坦化プロセスは、導電性材料１０２の上面を露出するため、モールド酸化物とバリア層１０４を研磨しなおすように実行される。湿式エッチング技術では残存モールド膜を取り除いて、図１に示す一体型層スタック１００を形成する。その結果、空隙構造１１０が、第１の流動性低誘電率材料１０６と第２の流動性低誘電率材料１０８との間に形成される。
［０００５］ しかしながら、従来の湿式エッチング技術は、フッ化水素酸（ＨＦ）又は希釈ＨＦなど、モールド層（図示せず）の除去に使用されるエッチャントが、領域１１２に示したようにバリア層１０４を損傷しうるため問題がある。しかも、湿式エッチングは、領域１１４に示したように、導電性材料１０２を過剰にエッチングし、或いは侵すことがあり、この例では導電性材料１０２はくぼんでいる。
［０００６］ 加えて、モールド湿式エッチングステップと、空隙形成などのその後の処理との間の周囲条件で長い待ち時間があるため、バリア層１０４及び導電性材料１０２が酸化することがある。したがって、導電性材料１０２及びバリア層１０４をエッチングすることや物理的に損傷することなく、形成処理中に導電性材料１０２及びバリア層１０４の酸化を更に防止するように、配線形成処理を改善する必要がある。
［０００７］ 一実施形態では、一体型層スタックに空隙構造を形成する方法は、真空下の処理システム内の一体型層スタック上に配置されたモールド層をドライエッチングするステップを含む。モールド層は一ないし複数の配線の間に配置され、モールド層のドライエッチング処理は、一ないし複数の配線の少なくとも一部を露出させる。本方法は更に、一ないし複数の配線の露出部分の上にライナー層を堆積するステップを含む。本書で開示の方法は一般的に、処理システムにおいて真空を遮断せずに実行される。
［０００８］ 別の実施形態では、一体型層スタックに空隙構造を形成する方法は、真空下の処理システム内の第１処理チャンバの一体型層スタック上に配置されたモールド層をドライエッチングするステップを含む。モールド層は一ないし複数の銅配線の間に配置され、モールド層のドライエッチング処理は、一ないし複数の配線の少なくとも一部を露出させる。本方法は更に、真空下の処理システム内の第２処理チャンバの一ないし複数の配線の露出部分の上に、約２ナノメートル未満の厚みを有する低誘電率材料ライナー層を堆積するステップを含む。本方法は、処理システムにおいて真空を遮断せずに実行される。
［０００９］ 更に別の実施形態では、処理システム内の基板上に誘電体構造を形成するための方法は、真空下で第１処理チャンバの基板上にモールド層をドライエッチングするステップを含む。モールド層は一ないし複数の銅配線の間に配置され、モールド層のドライエッチング処理は、一ないし複数の配線の少なくとも一部を露出させる。本方法は更に、真空下で基板を第１処理チャンバから第２処理チャンバまで移送するステップを含む。本方法は更に、真空下で第２処理チャンバの基板上の一ないし複数の配線の露出部分の上にライナー層を堆積するステップを含む。本方法はまた、真空下で第２処理チャンバの基板上に形成されたライナー層の上に、一ないし複数の誘電体層及び犠牲層を堆積するステップを含む。
［００１０］ かくして、本開示の特徴が詳細にわたり理解されるように、上記で要約した本開示について、以下、実施形態の詳細な説明をする。その際に参照する実施形態一部は添付図面に示される。もとより、本開示は他の等しく有効な実施形態も包含しうることから、添付図面は本開示の典型的な実施形態を例示しているのにすぎず、本発明の範囲を限定するものではないことは勿論である。
一体型層スタックの概略断面図である。 処理チャンバの概略断面図である。 処理チャンバの概略断面図である。 空隙構造を含む配線構造を形成するための方法のフロー図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 配線構造形成処理の異なるフェーズでの概略断面図である。 一体型層スタックの概略断面図である。 処理システムの平面図である。
理解を容易にするため、可能な限り、図面に共通する同一の要素を示すのに同一の参照番号を使用した。一実施形態の要素および特徴は、特記しない限り、他の実施形態にも有益に組み込むことができる。
［００１８］ 以下の説明では、便宜上、本開示の実施形態の完全な理解を促すために、詳細にわたって記載されている。ただし、場合によっては、本開示の実施形態が不明確にならないようにするため、周知の構造や装置については詳細には立ち入らずに、ブロック図の形態で示してある。これらの実施形態は、当業者が本開示の実施形態を実施することができるように詳細に説明されているが、他の実施形態も使用することができること、また、本開示の範囲を逸脱することなく、論理的、機械的、電気的、その他の変更を行いうることは明らかである。
［００１９］ 本明細書に記載の実施形態は概して、処理システムを使用する空隙構造の組込方法に関する。具体的には、本開示の実施形態は、改善された空隙構造形成処理に対して処理システム内で一体化されるモールド層エッチング処理及びライナー堆積処理に関する。本開示の実施形態は概して、一ないし複数の処理チャンバ２００、３００を有する処理システム８００を使用する空隙構造を含む、誘電体含有層構造の形成に関する。処理システムは好都合なことに、処理システム８００内で「真空を破る」ことなく誘電体含有層構造を形成し、その結果、誘電体含有層構造内の物質は形成処理中に酸化又は損傷されることがないため、電気的に堅牢な構造を形成する。処理システム８００及び処理チャンバ２００、３００の詳細は、以下で更に説明される。
［００２０］ 図４は、本開示の一実施形態による空隙構造形成の方法４００のフロー図を示している。図５Ａ〜図５Ｄは、本開示の一実施形態による一体型層スタック５００の概略的な断面図である。
［００２１］ 図４及び図５Ａ〜図５Ｄを参照するに、本方法４００は、ブロック４０２で、一体型層スタック５００からモールド層５０２をドライエッチングすること又は除去することによって開始される。図５Ａに示すように、一体型層スタック５００は、第１低誘電率誘電体材料５０６に配置された導電性材料５０４を含むダマシン構造である。一実施形態では、導電性材料５０４は銅などの金属であり、第１低誘電率誘電体材料５０６は、炭素がドープされた酸化物又はその変形物、例えば、フッ素化炭素、ナノクラスタリングシリカ（ＮＣＳ）、メソポーラス酸化物、又は有機「スピンオン」材料、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＢＤ１、ＢＤＩＩ及びＢＤ３などのＢＬＡＣＫ ＤＩＡＭＯＮＤ（登録商標）膜層を含みうる。他の好適な低誘電率誘電体材料、例えば、約１．５〜約５の誘電率を有する材料も、本明細書に記載の実施形態により使用されうることが企図されている。
［００２２］ 第１低誘電率誘電体材料５０６は、スピンオン技術、プラズマ化学気相堆積（ＰＥＣＶＤ）、高密度プラズマＣＶＤ、ハイブリッド物理ＣＶＤ（ＨＰＣＶＤ）、中性ビーム化学気相堆積（ＮＢＥＣＶＤ）、マイクロ波支援化学気相堆積（ＣＶＤ）、又は他の任意の好適な低誘電率誘電体材料堆積技術によって堆積されうる。第１バリア層５０８は、導電性材料５０４の拡散を防止するため、第１低誘電率誘電体材料５０６の上に配置される。第１バリア層５０８は、窒化ケイ素、炭窒化ケイ素（ＳｉＣＮ）、又はＳｉＯＣＮを含みうる。一実施形態では、バリア層５０８は、エッチング停止物質、例えば、窒化アルミニウム（ＡｌＮ）、及び窒化ケイ素、炭窒化ケイ素（ＳｉＣＮ）又はＳｉＯＣＮの組み合わせを含みうる。更に別の実施形態では、バリア層５０８は、選択的な金属キャップ、例えば、窒化ケイ素、炭窒化ケイ素（ＳｉＣＮ）又はＳｉＯＣＮを含有するコバルト（Ｃｏ）含みうる。
［００２３］ 第２低誘電率誘電体材料５１０は、バリア層５０８の上に配置される。一実施形態では、第２低誘電率誘電体材料５１０は、第１低誘電率誘電体材料５１０に対して既に列挙した任意の材料又は材料の組み合わせを含みうる。加えて、第２低誘電率誘電体材料５１０は、第１低誘電率誘電体材料５１０に対して既に列挙した任意の技術によって堆積されうる。導電性材料５０４は、第２低誘電率誘電体材料５１０の上に配置される一ないし複数の配線５１２を形成する。一実施形態では、第２バリア層５３４は、配線５１２と隣接する第２低誘電率誘電体材料５１０及びモールド層５０２との間に配置される。図５Ａに示した第２バリア層５３４は、第１バリア層５０８又はバリア材料と同じ材料を含みうる。タンタル又は窒化タンタルなど、或いは他の任意の好適な材料、例えば、マンガン（Ｍｎ）、窒化マンガン（ＭｎＮ）、タングステン（Ｗ）、又はこれらの組み合わせから形成される任意の材料は、銅に対するバリアとなりうる。一実施形態では、配線５１２は側壁５１４及び上面壁５１６を含む。
［００２４］ 図５Ｂに示したように、配線５１２（図５Ａ）の間に配置された、パターン形成されたモールド層５０２は、選択的にエッチングされ、第１低誘電率誘電体材料５０６内に開放トレンチ５２４を形成する。一実施形態では、モールド層５０２は、二酸化ケイ素（ＳｉＯ２）（オルトケイ酸テトラエチル（ＴＥＯＳ）前駆体から形成される）、シラン（ＳｉＨ４）、又は、例えば有機前駆体から形成される他の任意のケイ素系酸化物などの犠牲酸化物である。別の実施形態では、モールド層は、炭素、カリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能なＢＤ１、ＢＤＩＩ及びＢＤ３などのＢＬＡＣＫ ＤＩＡＭＯＮＤ（登録商標）膜層など、超低誘電率材料である。他の好適な低誘電率誘電体材料、例えば、約１．５〜約３の誘電率を有する材料も、本明細書に記載の実施形態により使用されうることが企図されている。
［００２５］ 一実施例では、ドライエッチング処理は、約２ｍＴｏｒｒから約２０ｍＴｏｒｒの処理圧力、摂氏約１０度から約８０度の温度、及び約０．２ｋｗから約２．０ｋｗの出力を有する１３．５６ＭＨｚのＲＦ電力で、ＮＦ３、ＮＨ３又はＣｘＦｙガスを使用して、モールド層５０２を取り除くために実行される。従来の湿式エッチングと比較して、モールド層５０２のドライエッチングは等方的にエッチングするのではないため、隣接する構造を損傷する。すなわち、導電性材料５０４を過剰にエッチングする、或いは侵すため、第２バリア層５３４を損傷する。したがって、形成された隣接する膜への導電性材料５０４の拡散は低減又は防止され、一体型層スタック５００の電気特性及び完全性は維持される。図５Ａ〜図５Ｄには単層ビアが示されているが、一実施形態では、その後の次の層ビアに隣接する空隙形成を防止するため、モールド層５０２をドライエッチングする前にエクスクルージョンマスクが使用される。
［００２６］ 本明細書では特定の一体型層スタック構造が説明されているが、ブロック４０２で、その後の空隙構造形成に適した任意の一体型層スタック上でモールド層５０２のドライエッチングが実行されうることが企図されている。当業者であれば、ブロック４０２で使用されるエッチング化学物質が、モールド層５０２の組成及び厚みに基づいて選択され、調整されることが理解されよう。一般的に、モールド層５０２のエッチングに使用されるドライエッチング処理は、配線５１２の形成に使用される材料のエッチング又は酸化を実質的に低減又は防止し、配線５１２の完全性及び構造を維持するのに役立つように、選択される。
ドライエッチング処理チャンバの例
［００２７］ ブロック４０２で実施されるドライエッチング処理は、処理システム８００のチャンバ２００内で実行されうる（図８参照）。図２は、一体型層スタックから材料をドライエッチング又は除去するように構成された、例示的な処理チャンバ２００の断面図である。ドライエッチングは、異方的エッチング、等方性エッチング、又はこれらの任意の組み合わせを含みうる。チャンバ２００は、モールド層５０２のドライエッチングに特に適している。一ないし複数の実施形態の実行に適した処理チャンバ２００は、限定するものではないが、ＦＲＯＮＴＩＥＲ（商標）処理チャンバ及びＳｉＣｏＮｉ（商標）処理チャンバを含みうる。どちらもカリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能である。他の製造業者から入手可能な他の真空処理チャンバも、本実施形態を実行するように適合されうることに留意されたい。
［００２８］ 処理チャンバ２００は、真空を破ることなく、基板表面の熱処理とプラズマ処理の双方を提供する。一実施形態では、処理チャンバ２００は、チャンバ本体２１２、リッドアセンブリ２４０、及び支持体アセンブリ２８０を含む。リッドアセンブリ２４０はチャンバ本体２１２の上端部に配置され、支持体アセンブリ２８０はチャンバ本体２１２内で少なくとも部分的に配置される。
［００２９］ チャンバ本体２１２は、処理チャンバ２００の内部へのアクセスを可能にするため、その側壁に形成されたスリットバルブ開口部２１４を含む。スリットバルブ開口部２１４は、外部の基板ハンドリングロボット（図示せず）によって、チャンバ本体２１２内部へのアクセスを可能にするため、選択的に開閉される。
［００３０］ 一ないし複数の実施形態では、チャンバ本体２１２は、伝熱流体を中に流すために形成されたチャネル２１５を含む。伝熱流体は、加熱流体又は冷却材であってもよく、処理中にチャンバ本体２１２の温度を制御するために使用される。
［００３１］ チャンバ本体２１２は更に、支持体アセンブリ２８０を取り囲むライナー２２０を含む。ライナー２２０は、修理及び洗浄のために着脱可能である。ライナー２２０は、アルミニウムなどの金属、セラミック材料、又は他の任意の処理互換材料から作られうる。一ないし複数の実施形態では、ライナー２２０は、一ないし複数の開口２２５及び真空ポート２３１と流体連通するように形成されたポンピングチャネル２２９を含む。開口２２５は、ポンピングチャネル２２９へのガス流路を設け、これによって、処理チャンバ２００内のガスの真空ポート２３１への出口を提供する。
［００３２］ 真空ポンプ２３０及びスロットルバルブ２３２を含む真空システムは、処理チャンバ２００を通るガス流を調整するため、真空ポート２３１に連結されている。真空ポンプ２３０は、チャンバ本体２１２内に配置された真空ポート２３１に連結されており、その結果、ライナー２２０内に形成されたポンピングチャネル２２９と流体連通している。
［００３３］ リッドアセンブリ２４０は、少なくとも２つの積み重ねられた構成要素を含み、両者の間にプラズマ容積又は空洞を形成するように構成されている。一実施形態では、リッドアセンブリ２４０は、第２電極２４５（「下方電極」）の上方に垂直に配置された第１電極２４３（「上方電極」）を含み、両者の間にプラズマ容積又は空洞２５０を閉じ込める。第１電極２４３はＲＦ電源などの電源２５２に接続され、第２電極２４５はアース端子に接続され、２つの電極２４３、２４５の間にキャパシタンスを形成する。
［００３４］ 一実施形態では、リッドアセンブリ２４０は、第１電極２４３の上部内に少なくとも部分的に形成される、一ないし複数のガス注入口２５４（１つのみを示す）を含む。ガス注入口２５４は、第１端部でプラズマ空洞２５０と流体連通されており、第２端部で一ないし複数の上流ガス源及び／又はガスミキサなどの他のガス供給構成要素に連結されている。
［００３５］ 一ないし複数の実施形態では、第１電極２４３は、プラズマ空洞２５０と境界を接する拡張部分２５５を有する。一ないし複数の実施形態では、拡張部分２５５は環状の部材である。一ないし複数の実施形態では、拡張部分２５５は倒立させた切頭円錐又は「漏斗」に似ている。一ないし複数の実施形態では、拡張部分２５５の内面２５７は、拡張部分２５５の上部から下部へ徐々に傾斜している。プラズマ空洞２５０内で生成されるプラズマは、支持体アセンブリ２８０上方の処理領域２６１に入る前にリッドアセンブリ２４０内で画定されるため、基板（図示せず）は処理中にそこに配置される。プラズマは処理領域２６１から離れたところで生成されるため、リッドアセンブリ２４０は遠隔プラズマ源とみなされうる。一ないし複数の実施形態では、様々な処理ガス／キャリアガスが、ガス源２５１を経由して処理領域２６１に供給されうる。処理ガス／キャリアガスはプラズマを形成するため励起されず、ガス源２５１を経由して処理領域２６１に導入されうる。
［００３６］ 拡張部分２５５はガス注入口２５４と流体連通しており、プラズマ空洞２５０内でのガスの混合を支援する旋回流量パターンすなわち「渦」流を拡張部分２５５内に作り出すため、２つのガス注入口２５４は拡張部分２５５の反対側に配置されうる。
［００３７］ リッドアセンブリ２４０は更に、分配プレート２７０及び第２電極２４５に隣接する遮蔽板２７５を含むことができる。第２電極２４５、分配プレート２７０及び遮蔽板２７５は、チャンバ本体２１２に接続されたリッドリム２７８上に積み重ねられ、配置される。リッドリム２７８は、伝熱媒体を循環させるための埋め込みチャネル又は通路２７９を含むことができる。
［００３８］ 一ないし複数の実施形態では、第２電極又は上部プレート２４５は、プラズマ空洞２５０からガスを流すことを可能にするため、プラズマ空洞２５０の下に形成される複数のガス通路又は開口２６５を含むことができる。分配プレート２７０はほぼ円板形状で、そこを通るガスの流れを分散するため、複数の開口２７２又は通路を含む。
［００３９］ 一ないし複数の実施形態では、分配プレート２７０は、リッドアセンブリ２４０の温度制御を行うため、ヒータ又は加熱流体を収容するための一ないし複数の埋め込みチャネル又は通路２７４を含む。
［００４０］ 遮蔽板２７５は、オプションにより、第２電極２４５と分配プレート２７０との間に配置されうる。遮蔽板２７５は、第２電極２４５の下面に着脱可能に取り付けられる。遮蔽板２７５は、第２電極２４５と熱的及び電気的に良好に接しうる。一ないし複数の実施形態では、遮蔽板２７５は、ボルト又は同様な締め具を使用して、第２電極２４５に連結されうる。遮蔽板２７５はまた、第２電極２４５の外径上にねじ込み又はねじ止め可能である。遮蔽板２７５は、第２電極２４５から分配プレート２７０まで複数のガス通路を提供するため、複数の開口２７６を含む。
［００４１］ 支持体アセンブリ２８０は、チャンバ本体２１２内での処理のために基板を支える支持部材２８５を含むことができる。支持部材２８５は、チャンバ本体２１２の底面に形成された中心に位置する開口部２１４を経由して延在するシャフト２８７を通って昇降機構２８３に連結されうる。昇降機構２８３は、シャフト２８７周囲からの真空漏れを防止するベローズ２８８によって、チャンバ本体２１２に柔軟に密閉されうる。昇降機構２８３により、支持部材２８５はチャンバ本体２１２内で処理位置と下方移送位置との間を垂直に移動することができる。一実施形態では、支持部材２８５は、基板の裏面汚染を低減するため、例えば、シリコン又はセラミック材料からなる着脱可能な上部プレート２９０を含む。
［００４２］ 一ないし複数の実施形態では、基板（図示せず）は、真空チャック又は静電チャックを利用して、支持部材２８５に固定されうる。静電チャックは典型的に、支持部材２８５の上に配置される、又は支持部材２８５の一体化された部分として形成される、電極２８１を取り囲む少なくとも誘電体材料を含む。一実施形態では、電極２８１は複数のＲＦバイアス電源２８４、２８６に連結されている。デュアルＲＦバイアス電源２８４、２８６は、整合回路２８９を経由して電極２８１に連結されている。ＲＦバイアス電源２８４、２８６は一般的に、約５０ｋＨｚから約２００ＭＨｚまでの周波数と約０ワットから約５０００ワットまでの電力を有するＲＦ信号を生成することができる。必要に応じて、プラズマの特性を制御するため、付加的なバイアス電源が電極２８１に連結されうる。
［００４３］ 支持体アセンブリ２８０の温度は、支持部材２８５の本体内に埋め込まれた流体チャネル２９８を通って循環される流体によって制御可能である。
［００４４］ システムコントローラ（図示せず）は、処理チャンバ２００の動作を調整するための使用可能である。システムコントローラは、コンピュータのメモリ上に保存されたコンピュータプログラムの制御下で動作可能である。コンピュータプログラムは、後述の処理を処理チャンバ２００内で実行することを可能にする命令を含みうる。例えば、コンピュータプログラムは、処理順序及びタイミング、ガス混合、チャンバ圧力、ＲＦ電力レベル、サセプタ位置決め、スリットバルブ開閉、基板冷却及び特定の処理の他のパラメータを命令することができる。
［００４５］ 図４及び図５Ａ〜図５Ｄを振り返ると、ブロック４０４では、方法４００は、処理システム８００のチャンバ３００内の配線５１２上にライナー５２０を堆積することを含む。ライナー５２０は、原子層堆積（ＡＬＤ）、ＣＶＤ、ＨＰＣＶＤ、高密度プラズマＣＶＤ、遠隔プラズマＣＶＤ、マイクロ波支援ＣＶＤ、ＮＢＥＣＶＤ又はプラズマ原子層堆積（ＰＥＡＬＤ）によって堆積されてもよく、ここで、ＡＬＤ、ＣＶＤ、ＨＰＣＶＤ、ＮＢＥＣＶＤ、ＰＥＡＬＤという用語は、基板構造の上に層を堆積するための反応物質又は前駆体の順次導入、又は他の任意の好適な堆積処理を示している。図５Ｂに示した実施形態では、ライナー５２０は、配線５１２の側壁５１４及び上面壁５１６の上に堆積されるコンフォーマルライナーである。
［００４６］ 一実施形態では、ライナー５２０は、配線５１２の酸化を防止し、隣接する配線５１２（例えば、ダマシントレース）間の容量性結合を最小化するように構成されている誘電体ライナーである。一実施形態では、配線５１２間の所望のキャパシタンスは、低誘電率のライナー材料を選択することによって実現される。例えば、ライナーは、炭化物、窒化物及び炭窒化ケイ素（ＳｉＣＮ）などのシラン、又はこれらの任意の好適な組み合わせ、及び／又は他の有用な低誘電率材料を含む、誘電体材料から選択される。一実施例では、ブロック４０４で実行されるライナー堆積処理は、ＳｉＣＮ材料を約２０オングストローム（A）堆積するため、約３．７Ｔｏｒｒの処理圧力で、摂氏約３５０度の温度で、１３．５６ＭＨｚのＲＦ電力の約７００Ｗの出力で、約１０秒間、トリメチルシランを供給することを含む。なお、低誘電率材料ライナー層は、約２ナノメートル未満の厚みを有するように堆積されてもよい。
［００４７］ 別の実施形態では、所望のキャパシタンスは、より大きな従来の誘電率を有するライナー５２０を、約４ナノメートル未満の厚みで、例えば、約２ナノメートル未満で、或いは約１ナノメートル未満で、但し、少なくとも単一層よりは大きな厚みで堆積することによって実現される。一実施形態では、ライナー５２０は、窒化ケイ素（ＳｉＮ）又は窒化アルミニウム（ＡｌＮ）などの従来の誘電体材料、或いはこれらの他の任意の好適な組み合わせ、及び／又は他の有用な誘電体材料から選択される。一実施例では、ブロック４０４で実行されるライナー堆積処理は、ＳｉＮ材料を約２０オングストローム（A）堆積するため、約３．５Ｔｏｒｒの処理圧力で、摂氏約３５０度の温度で、１３．５６ＭＨｚのＲＦ電力の約７５Ｗの出力で、約５秒間、ＳｉＨ４又はＮＨ３ガスを供給することを含む。更に別の実施形態では、所望のキャパシタンスは、最適なライナー材料と厚みを組わせることによって、実現されうる。
ライナー堆積チャンバの例
［００４８］ ブロック４０４で実行されるライナー堆積処理は、図３に示されるチャンバ３００と同様のチャンバ内で実施されうる（図３参照）。一般的に、チャンバ３００は、一体型層スタック上にライナーを堆積することに適しており、ＡＬＤ、ＣＶＤ、ＨＰＣＶＤ、ＰＥＡＬＤ、ＰＥＣＶＤ、マイクロ波支援ＣＶＤ又はＮＢＥＣＶＤなど、循環堆積に適合されたガス供給装置３３０を含む。所望の厚みでコンフォーマル層を形成するためには、複数の薄層を堆積するため、前駆体の順次導入が反復されうる。
［００４９］ 処理チャンバ３００は、側壁８４及び底部８６を有するチャンバ本体８２を含む。側壁８４は、側壁を加熱及び冷却するための流体源３０３に連結された流体チャネル３０１を含みうる。処理チャンバ３００のスリットバルブ８８は、ロボット（図示せず）が基板９０を供給し、処理チャンバ３００から基板９０を回収できるよう、アクセスを可能にしている。
［００５０］ 基板支持体９２は、処理チャンバ３００内の基板受容面９１上で基板９０を支持する。基板支持体９２は、基板支持体９２及びその上に配置された基板９０を上げ下げするための昇降モータ３１４に取り付けられている。基板支持体９２は、その上に配置された基板９０の温度を上げるため、加熱されうる。ガス供給装置３３０は、処理ガス及び／又はパージガスなどのガスをチャンバ８０に供給するため、チャンバ本体８２の上部に配置されている。真空システム３７８は、任意の所望のガスを処理チャンバ３００から排気し、処理チャンバ３００内を所望の圧力に維持するよう支援するためのポンピングチャネル３７９と連通している。
［００５１］ 一実施形態では、処理チャンバ３００によって、処理ガス及び／又はパージガスは、ガス供給装置３３０を介して、基板９０の平面に対して垂直に（すなわち、９０度で）処理チャンバ３００に入ることができる。したがって、基板９０の表面はガスに対して対称に露出され、基板上での均一な膜形成を可能にする。
［００５２］ 一実施形態では、ガス供給装置３３０は処理チャンバリッド３７０を備える。チャンバリッド３７０は、チャンバリッド３７０の中心部分から延在する拡張チャネル３３４、及び拡張チャネル３３４からチャンバリッド３７０の周辺部分まで延在する底面３６０を含む。拡張チャネル３３４は、２つの同様なバルブ対３４２Ａ／３５２Ａ、３４２Ｂ／３５２Ｂからガス流を供給するガス注入口３３６Ａ、３３６Ｂを有する。
［００５３］ １つの構成では、バルブ３４２Ａ、３４２Ｂは別々の前駆体ガス源に連結されているが、同一のパージガス源に連結されてもよい。例えば、バルブ３４２Ａは第１前駆体ガス源３３８に連結されており、バルブ３４２Ｂは第２前駆体ガス源３３９に連結されており、両バルブ３４２Ａ、３４２Ｂはパージガス源３４０に連結されている。各バルブ３４２Ａ、３４２Ｂは、バルブシートアセンブリ３４４Ａ、３４４Ｂを有する供給ライン３４３Ａ、３４３Ｂを含み、各バルブ３５２Ａ、３５２Ｂは、バルブシートアセンブリ３４６Ａ、３４６Ｂを有するパージライン３４５Ａ、３４５Ｂを含む。供給ライン３４３Ａ、３４３Ｂは、第１前駆体ガス源３３８、及び第２前駆体ガス源３３９と連通しており、拡張チャネル３３４のガス注入口３３６Ａ、３３６Ｂと連通している。供給ライン３４３Ａ、３４３Ｂのバルブシートアセンブリ３４４Ａ、３４４Ｂは、前駆体ガス源３３８、３３９から拡張チャネル３３４までの前駆体ガスの流れを制御する。パージライン３４５Ａ、３４５Ｂはパージガス源３４０と連通しており、バルブ３４２Ａ、３４２Ｂのバルブシートアセンブリ３４４Ａ、３４４Ｂ下流の供給ライン３４３Ａ、３４３Ｂと交差する。パージライン３４３Ａ、３４３Ｂのバルブシートアセンブリ３４４Ａ、３４４Ｂは、パージガス源３４０から供給ライン３４３Ａ、３４３Ｂまでのパージガスの流れを制御する。バルブ３４２Ａ、３４２Ｂの供給ライン３４３Ａ、３４３Ｂは、ガス導管３５０Ａ、３５０Ｂを経由してガス注入口３３６Ａ、３３６Ｂに連結されうる。ガス導管３５０Ａ、３５０Ｂは、バルブ３４２Ａ、３４２Ｂと一体化されてもよく、或いはバルブ３４２Ａ、３４２Ｂから分離されてもよい。
［００５４］ 拡張チャネル３３４は、キャップ３７２の上部から処理チャンバリッド３７０の底面３６０に隣接する拡張チャネル３３４の下部まで、増大する直径を有するチャネルを備える。一般的に、ガス流を増やすには、拡張チャネルの直径を大きくすることが必要になる。
［００５５］ 上述の処理チャンバ３００は、コントローラ３８０などのプロセッサベースのシステムコントローラによって制御可能である。コントローラ３８０は、コンピュータのメモリ上に保存されたコンピュータプログラムの制御下で動作可能である。コンピュータプログラムは、処理チャンバ３００内で実行される後述の処理を可能にする命令を含みうる。
［００５６］ 図４及び図５Ａ〜図５Ｄを振り返ると、ブロック４０６では、方法４００は、一体型層スタック５００内で形成されるライナー５２０の上に空隙構造５２６を形成することを含む。一実施形態では、空隙構造５２６は、一ないし複数の流動性ＣＶＤ処理を用いることによって、第１の流動性低誘電率材料５２８、犠牲膜５３０、及び第２の流動性低誘電率材料５３２を含む層スタックを、ライナー５２０及びブロック４０２で形成されるトレンチ５２４内に堆積することによって形成される。一実施形態では、第１の流動性低誘電率材料５２８及び第２の流動性低誘電率材料５３２は、炭素がドープされた酸化物又はこれらの変形物、例えば、フッ素化炭素、ＮＣＳ、メソポーラス酸化物、又は有機「スピンオン」材料、及び炭素（Ｃ）又は高分子炭素−水素膜を含む犠牲膜５３０である。一実施形態では、ライナー５２０は、好都合なことに、犠牲炭素膜５３０から銅配線５１２を保護する。一実施形態では、空隙構造５２６は、一ないし複数の流動性ＣＶＤ処理を用いることによって、犠牲膜５３０及び第２の流動性低誘電率材料５３２のみを含む層スタックを、ライナー５２０及びブロック４０２で形成されるトレンチ５２４内に堆積することによって形成される。
［００５７］ 一実施形態では、次に、犠牲膜５３０を取り除き、これによって空隙構造５２６を形成するため、第１の流動性低誘電率材料５２８及び第２の流動性低誘電率材料５３２、並びに犠牲膜５３０がＵＶ処理又は熱処理によって硬化される。しかしながら、層スタックが犠牲膜５３０及び第２の流動性低誘電率材料５３２のみを含む実施形態では、犠牲膜５３０を取り除き、これによって空隙構造５２６を形成するため、犠牲膜５３０及び第２の流動性低誘電率材料５３２のみがＵＶ処理又は熱処理によって硬化される。一実施形態では、第１の流動性低誘電率材料５２８及び第２の流動性低誘電率材料５３２、並びに犠牲膜５３０は、Ｈｅ又はＡｒなどの不活性ガスを使用して、ＵＶ光の下で摂氏約４００度未満の温度で硬化されうる。
［００５８］ 一実施形態では、ライナー５２０の一部を研磨して、配線５１２の上面壁５１６を露出するため、第２の流動性低誘電率材料５３２は、例えば、化学機械研磨処理によって研磨しなおされる。バリア層（図示せず）は、その後の処理、例えば、ブランケット低誘電率材料堆積を実行する前に、上面壁５１６の上に堆積されうる。別の実施形態では、その後の処理、例えば、ブランケット低誘電率材料堆積を実行する前に、流動性低誘電率材料５３２のみが部分的に研磨しなおされ、ライナー５２０は研磨されない。したがって、上面壁５１６の上の研磨されていないライナー５２０は、配線５１２とブランケット低誘電率材料との間の拡散を防止するバリア層として使用可能である。
［００５９］ 図６Ａ〜図６Ｂは、本明細書に記載の別の実施形態による一体型層スタック６００の概略的な断面図である。一体型層スタック６００は、一体型層スタック５００に類似している。一体型層スタック６００を形成する処理は、上述のように操作４０２〜４０４を実行することを含む。しかしながら、本方法４００のこの実施形態では、ブロック４０６は、一体型層スタック６００に空隙構造６０２を形成することを含む。空隙構造６０２は、犠牲膜５３０及びキャッピング層６０４を含む層スタックを堆積することによって形成される。層スタックは、ＣＶＤプロセス、例えば、ＰＥＣＶＤ（プラズマ化学気相堆積）によって、ライナー５２０の上及びトレンチ５２４内に犠牲膜５３０を堆積することによって、形成される。犠牲膜５３０は、一体型層スタック５００を参照して上述されたように、材料を含みうる。その後、キャッピング層６０４は、ＣＶＤプロセス、例えば、ＰＥＣＶＤ（プラズマ化学気相堆積）によって、犠牲膜５３０の上に堆積される。一実施形態では、キャッピング層はＳｉＯＣＨなどの多孔性材料である。次に、犠牲膜５３０を取り除き、これによって空隙構造６０２を形成するため、キャッピング層６０４及び犠牲膜５３０はＵＶ処理又は熱処理によって硬化される。
［００６０］ 図７は、別の実施形態による一体型層スタック７００の概略的な断面図である。一体型層スタック７００は一体型層スタック５００と同様であるが、ブロック４０２でモールド層５０２のドライエッチング後、非コンフォーマルライナー７０２はブロック４０４でトレンチ５２４内に配置される。非コンフォーマルライナー７０２は、材料はライナー５２０と同様であるが、非コンフォーマルライナー７０２は、ライナー７０２内に無効な空隙構造７０４を形成するように堆積される。無効な空隙構造７０４は、上面壁５１６近くでは高速で、また、配線５１２の側壁５１４近くでは低速で、ライナー７０２を堆積すること、並びにトレンチ５２４が満たされる前に上面壁５１６近くで堆積を「摘み取る」ことによって、従来の技術で形成される。
処理システムの例
［００６１］ 図８は処理システム８００の平面図を示している。一実施形態では、ブロック４０２及び４０４、並びに方法４００のブロック４０６の少なくとも一部は、処理システム８００内で実行される。処理システム８００は、チャンバ２００及び３００を含む一体型クラスタツールである。一実施形態では、処理システム８００は、第１移送チャンバ８０４に連結された複数の第１処理チャンバ８０２を含む。一実施形態では、第１処理チャンバ８０２はチャンバ２００すなわちドライエッチングのためのもので、方法４００のブロック４０２におけるドライエッチングはチャンバ２００内で実行される。第１移送チャンバ８０４はまた、一ないし複数のロードロックチャンバ８０６に連結されている。第１移送チャンバ８０４は、処理チャンバ８０２と第１ロードロックチャンバ８０６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。処理システム８００はまた、第２移送チャンバ８１０に連結された複数の第２処理チャンバ８０８を含む。一実施形態では、第２処理チャンバ８０８は、チャンバ３００などのライナー堆積のためのチャンバを含み、ブロック４０４で実行されるライナー５２０の堆積、及びブロック４０６で実行される層スタック堆積処理は、チャンバ３００内で実施される。このような好適なチャンバの１つは、カリフォルニア州サンタクララのアプライドマテリアルズ社のＣＥＮＴＩＮＥＬ（商標）チャンバであってもよい。
［００６２］ 第２の処理チャンバ８０８はまた、層スタック堆積のためのチャンバを含む。例えば、第１の流動性低誘電率材料５２８及び第２の流動性低誘電率材料５３２は第１処理チャンバ８０２内で堆積され、犠牲膜５３０は第２処理チャンバ８０８内で堆積される。別の実施形態では、キャッピング層６０４及び犠牲膜５３０は、同一処理チャンバ８０８内で堆積される。このような好適なチャンバの１つは、カリフォルニア州サンタクララのアプライドマテリアルズ社のＥＴＥＲＮＡ（商標）チャンバであってもよい。第２移送チャンバ８１０はまた、処理チャンバ８０８と第１ロードロックチャンバ８０６との間で基板を移送するための、中央に配置された移送ロボット（図示せず）を有する。ファクトリインターフェース８１２は、第２ロードロックチャンバ８１４によって、第１移送チャンバ８０４に接続されている。ファクトリインターフェース８１２は、第２ロードロックチャンバ８１４の反対側で、一ないし複数のポッド８１６に連結されている。ポッド８１６は典型的に、洗浄室側からアクセス可能な前方開口型統一ポッド（ＦＯＵＰ）である。第１処理チャンバ８０２はチャンバ２００のように示されており、第２処理チャンバ８０８はチャンバ３００のように示されているが、最小の待ち時間で基板のスループットを最大にするように、チャンバの任意の組み合わせが使用されうるように企図されている。
［００６３］ 一実施形態では、処理システム８００はＣＥＮＴＵＲＡ（登録商標）又はＥＮＤＵＲＡ（登録商標）プラットフォームで、どちらもカリフォルニア州サンタクララのアプライドマテリアルズ社から入手可能である。他の製造業者から入手可能な他の処理システムも、本明細書に記載の一ないし複数の実施形態を実行するように適合されうることに留意されたい。
［００６４］ ブロック４０２及び４０４でのドライエッチング及びライナー堆積処理、並びにブロック４０６での層スタック堆積処理は、「真空を破ることなく」処理システム８００内で実行される。本明細書で使用されているように、「真空を破ることなく」という表現は、１つのチャンバ、例えばチャンバ２００の真空環境と、第２のチャンバ、例えばチャンバ３００の真空環境との間で、真空圧を維持しつつ、一体型層スタック５００を周囲環境に曝露することなく、一体型層スタック５００を移送する処理について言及している。周囲環境では、一体型層スタック５００は、粒子、湿気、酸素などのように、製造される誘電体層構造を損傷しうる、また、場合によっては望ましくない界面層、例えば、移送中の各層間の自然酸化物を形成しうる、機械的及び化学的汚染物質に曝露されることがある。したがって、真空を破ることなく、処理システム８００内で方法４００を実行することは、好都合なことに、（ｉ）一体型層スタック５００に対する待ち時間を最小限にし、また、（ｉｉ）ブロック４０２でのドライエッチングとブロック４０４でのライナー５２０堆積との間の配線５１２の酸化を防止し、更に、ブロック４０４でのライナー堆積とブロック４０６での空隙構造形成における層スタックの堆積との間のライナー５２０の酸化を防止する。
［００６５］ 上述事項は、本開示の実施形態を対象としているが、本開示の基本的な範囲から逸脱せずに他の更なる実施形態を考案することができ、本開示の範囲は下記の特許請求の範囲によって規定される。

Claims (11)

  1. 一体型層スタック内に空隙構造を形成する方法であって、
    真空下の処理システムにおいて前記一体型層スタック上に配置されたモールド層をドライエッチング処理するステップであって、前記モールド層は一ないし複数の銅配線の間に配置され、前記モールド層のドライエッチング処理は前記一ないし複数の銅配線の少なくとも一部を露出させる、ステップと、
    前記ドライエッチング処理によって露出された前記一ないし複数の銅配線の露出部分の上にコンフォーマルなライナー層を堆積するステップであって、前記ドライエッチング処理と前記コンフォーマルなライナー層の堆積とが前記処理システムにおいて真空を遮断せずに実行される、ステップと、
    前記処理システムにおいて真空を遮断せずに、真空下で前記一ないし複数の銅配線の上に、犠牲膜層及び一ないし複数の流動性低誘電率材料層を含む層スタックを堆積するステップと、
    前記層スタックを硬化し、前記犠牲膜層を取り除いて空隙構造を形成するステップと、
    を含む、方法。
  2. 前記モールド層は、シリコンベース酸化物又は低誘電率材料である、請求項１に記載の方法。
  3. 前記コンフォーマルなライナー層は、炭化物及び窒化物からなるグループから選択される誘電体材料を含む、請求項１に記載の方法。
  4. 前記一ないし複数の流動性低誘電率材料層は、炭素がドープされた酸化物、フッ素化炭素、ナノクラスタリングシリカ、又はメソポーラス酸化物を含む、請求項１に記載の方法。
  5. 前記犠牲膜層は、炭素又は高分子炭素−水素材料を含む、請求項１に記載の方法。
  6. 一体型層スタック内に空隙構造を形成する方法であって、
    真空下の処理システムにおいて第１処理チャンバの前記一体型層スタック上に配置された酸化物モールド層をドライエッチング処理するステップであって、前記酸化物モールド層は一ないし複数の銅配線の間に配置され、前記酸化物モールド層の前記ドライエッチング処理は一ないし複数の前記銅配線の少なくとも一部を露出させる、ステップと、
    真空下で前記処理システム内の第２処理チャンバの前記一ないし複数の銅配線の露出部分の上に約２ナノメートル未満の厚みを有する低誘電率材料ライナー層をコンフォーマルに堆積することによって、前記一ないし複数の銅配線に堆積されたコンフォーマルな低誘電率材料ライナー層を形成するステップであって、前記ドライエッチング処理と前記低誘電率材料ライナー層の堆積とが前記処理システムにおいて真空を遮断せずに実行される、ステップと、
    前記処理システムにおいて真空を遮断することなく、真空下で前記一ないし複数の銅配線の上に、犠牲膜層及び一ないし複数の流動性低誘電率材料層を含む層スタックを堆積するステップと、
    前記層スタックを硬化し、前記犠牲膜層を取り除いて空隙構造を形成するステップと、
    を含む、方法。
  7. 前記低誘電率材料ライナー層は炭窒化ケイ素（ＳｉＣＮ）を含み、前記犠牲膜層は炭素を含む、請求項６に記載の方法。
  8. 前記銅配線の上部を露出するため、前記一ないし複数の流動性低誘電率材料層の一部及び前記低誘電率材料ライナー層を研磨するステップを更に含む、請求項６に記載の方法。
  9. 前記ドライエッチングは、約２ｍＴｏｒｒ〜約２０ｍＴｏｒｒの圧力で、ＮＦ３、ＮＨ３又はＣｘＦｙガスを使用する、請求項６に記載の方法。
  10. 処理システム内で基板上に誘電体構造を形成する方法であって、
    真空下で第１処理チャンバの前記基板上にモールド層をドライエッチング処理するステップであって、前記モールド層は一ないし複数の銅配線の間に配置され、前記モールド層の前記ドライエッチング処理は前記一ないし複数の銅配線の少なくとも一部を露出させるステップと、
    真空下で前記第１処理チャンバから、一ないし複数の第２処理チャンバまで前記基板を移送するステップと、
    真空下で前記一ないし複数の第２処理チャンバの前記基板上の前記一ないし複数の銅配線の露出部分の上にコンフォーマルにライナー層を堆積することによって、前記一ないし複数の銅配線に堆積されたコンフォーマルなライナー層を形成するステップと、
    真空下で前記一ないし複数の第２処理チャンバの前記基板上に形成される前記ライナー層の上に一ないし複数の誘電体層及び犠牲層を堆積するステップと、
    前記一ないし複数の誘電体層及び前記犠牲層を硬化し、前記犠牲層を取り除いて空隙構造を形成するステップと、
    を含む方法。
  11. ライナー層の堆積と一ないし複数の誘電体層の堆積は、別々の第２処理チャンバにおいて実行される、請求項１０に記載の方法。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017052540A1 (en) * 2015-09-23 2017-03-30 Intel Corporation Ultra thin helmet dielectric layer for maskless air gap and replacement ild processes
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US9349687B1 (en) 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect
US9887128B2 (en) 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9553019B1 (en) 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
EP3539154A4 (en) 2016-11-08 2020-06-03 Applied Materials, Inc. GEOMETRIC CONTROL OF PRESSURE COLUMNS FOR SAMPLE APPLICATIONS
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
WO2018156710A1 (en) 2017-02-22 2018-08-30 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
WO2018200212A1 (en) 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10403542B2 (en) * 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TWI719316B (zh) * 2017-06-12 2021-02-21 美商應用材料股份有限公司 利用鎢氧化還原之無縫鎢填充
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP7225211B2 (ja) * 2017-08-18 2023-02-20 ティーイーエル マニュファクチュアリング アンド エンジニアリング オブ アメリカ，インコーポレイテッド 低温流体を噴霧するための装置
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
WO2019046399A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
CN110034017A (zh) 2017-12-07 2019-07-19 微材料有限责任公司 用于使金属和阻挡层-衬垫可控凹陷的方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US20190206718A1 (en) 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10790191B2 (en) 2018-05-08 2020-09-29 Micromaterials Llc Selective removal process to create high aspect ratio fully self-aligned via
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) * 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11004687B2 (en) 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11643724B2 (en) * 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI819233B (zh) * 2019-08-15 2023-10-21 美商應用材料股份有限公司 非共形膜的選擇性蝕刻臨界尺寸控制
KR20210021420A (ko) 2019-08-16 2021-02-26 삼성전자주식회사 저유전체 물질 층을 포함하는 반도체 소자 형성 방법
US11482447B2 (en) * 2020-07-08 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated chip having a cavity between metal features
CN111933688B (zh) * 2020-09-18 2021-02-09 晶芯成(北京)科技有限公司 一种半导体结构及其制备方法
TWI801058B (zh) * 2021-12-23 2023-05-01 明遠精密科技股份有限公司 一種複合式電漿源及其運作方法

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
US6642151B2 (en) 2002-03-06 2003-11-04 Applied Materials, Inc Techniques for plasma etching silicon-germanium
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
EP1398831A3 (en) * 2002-09-13 2008-02-20 Shipley Co. L.L.C. Air gaps formation
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
US7247946B2 (en) * 2005-01-18 2007-07-24 International Business Machines Corporation On-chip Cu interconnection using 1 to 5 nm thick metal cap
KR100817088B1 (ko) 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
US7879683B2 (en) 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US7666754B2 (en) * 2007-10-18 2010-02-23 Tokyo Electron Limited Method and system for forming an air gap structure
US20100051578A1 (en) * 2008-09-04 2010-03-04 Shuo-Che Chang Method for fabricating an integrated circuit
US8557712B1 (en) * 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
JP2010165864A (ja) * 2009-01-15 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011165876A (ja) * 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8288268B2 (en) * 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
US20120213941A1 (en) * 2011-02-22 2012-08-23 Varian Semiconductor Equipment Associates, Inc. Ion-assisted plasma treatment of a three-dimensional structure
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20130092884A (ko) 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 소자의 배선 구조체 및 제조 방법
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
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