KR102308047B1 - 프로세싱 시스템을 사용하는 에어 갭 구조 통합 - Google Patents

프로세싱 시스템을 사용하는 에어 갭 구조 통합 Download PDF

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Abstract

통합된 층 스택에 에어 갭 구조를 형성하기 위한 방법은, 프로세싱 시스템에서, 진공 하에, 스택 상에 배치된 몰드 층을 건식 에칭하는 단계를 포함한다. 몰드 층은 하나 또는 그 초과의 인터커넥트들 사이에 배치되고, 몰드 층의 건식 에칭의 프로세스는, 인터커넥트들의 적어도 일부를 노출시킨다. 방법은 또한, 인터커넥트들의 노출된 부분 위에 라이너 층을 증착하는 단계를 포함한다. 다른 실시예에서, 통합된 층 스택에 에어 갭 구조를 형성하기 위한 방법은, 프로세싱 시스템에서의 제 1 프로세싱 챔버에서, 진공 하에, 스택 상에 배치된 산화물 몰드 층을 건식 에칭하는 단계를 포함한다. 방법은 또한, 인터커넥트들 위에 저-k 재료 라이너 층을 증착하는 단계를 포함하고, 여기에서, 라이너는 약 2 나노미터 미만의 두께를 갖는다. 본원에서 개시되는 방법들은, 진공을 파괴시키지 않으면서, 프로세싱 시스템에서 수행된다.

Description

프로세싱 시스템을 사용하는 에어 갭 구조 통합{AIR GAP STRUCTURE INTEGRATION USING A PROCESSING SYSTEM}
[0001] 본 개시의 실시예들은 일반적으로, 통합된(integrated) 프로세싱 시스템을 사용하여, 에어 갭(air gap) 구조를 포함하는 유전체 층 구조를 형성하는 것에 관한 것이다.
[0002] 집적 회로들은, 단일 칩 상에 수백만개의 컴포넌트들(예컨대, 트랜지스터들, 캐패시터들, 및 레지스터들)을 포함할 수 있는 복잡한 디바이스들로 진화되었다. 더 큰 회로 밀도에 대한 요구는, 금속 라인들을 형성하는데 사용되는 더 높은 전도도를 갖는 재료들, 절연성 층으로서 사용되는 더 낮은 유전율(저-k) 유전 상수를 갖는 재료들 등과 같은, 훨씬 더 빠르고 더 우수한 전기적인 성능을 달성하도록 디바이스들을 제작하기 위한 다양한 재료들의 사용, 및 예컨대 서브-미크론(sub-micron) 치수들과 같이, 집적 회로 컴포넌트들의 치수들에서의 감소를 필요로 한다. 집적 회로 제작에 대해, 구리 및 알루미늄 인터커넥트들과 같은, 낮은 저항을 갖는 금속 인터커넥트(interconnect)들은, 집적 회로 디바이스들 상의 집적 회로 컴포넌트들 사이에 전도성 경로들을 제공한다. 일반적으로, 금속 인터커넥트들은, 유전체 벌크 절연성 재료에 의해, 서로 전기적으로 격리된다. 서브-미크론 치수들에서, 인접한 금속 인터커넥트들 사이에서 용량성 커플링이 발생할 가능성이 있고, 이는, 크로스 토크(cross talk) 및/또는 저항-캐패시턴스(RC) 지연을 야기할 수 있고, 집적 회로의 전체 성능을 저하시킬 수 있다.
[0003] 집적 회로 컴포넌트들을 위한 수직 및 수평 인터커넥트들을 형성하기 위한 하나의 방법은, 다마신(damascene) 또는 듀얼 다마신 방법에 의한 것이다. 전형적으로, 다마신 구조들은, 서로의 상단 상에 스태킹된(stacked), 낮은 유전 상수 재료들 및 전도성 구리 층들과 같은, 유전체 벌크 절연성 층들 및 전도성 금속 층들을 갖는다. 수직 인터커넥트들, 즉 비아(via)들, 및 수평 인터커넥트들, 즉 트렌치들이 유전체 벌크 절연성 층 내로 에칭되고, 후속하여, 전도성 금속 층들이 비아들 및/또는 트렌치들 내로 충전되고, 예컨대 화학적 기계적 평탄화 프로세스(CMP)에 의해 평탄화되고, 그에 따라, 비아들 및/또는 트렌치들에 전도성 금속 재료들만이 남게 된다. 다마신 접근법에서, 하드 마스크, 저-k 유전체들, 에칭 정지 층들, 에어 갭들 등의 시퀀스를 포함하는 다소 복잡한 유전체 막 스택(stack)이 요구될 수 있다. 그러한 스택을 획득하기 위해, 전도성 금속 재료들로 비아들 및 트렌치들을 충전하기 전에, 비아/트렌치 리소그래피, 패터닝, 및 습식 세정 프로세스들이 전형적으로 요구된다.
[0004] 도 1은, 반도체 기판(101)의 표면 상에 인터커넥트 구조의 적어도 일부를 형성하는데 사용되는, 통상적인(conventional) 산화물 또는 저-k 재료 몰드(mold) 습식 에칭 제거 기법에 의해 제작된 통합된 층 스택(100)을 도시한다. 통합된 층 스택(100)은, 기판(101) 상에 배치된 저-k 유전체 재료 위에 증착된 블랭킷(blanket) 몰드 막(미도시)에 의해 제작된다. 몰드 막은, 몰드 막에 트렌치를 형성하기 위하여, 몰드 막 층의 부분들을 선택적으로 제거하기 위해 패터닝된다. 배리어 층(104)이, 패터닝된 저-k 유전체 재료(106) 위에 증착되고, 전도성 재료(102)가 배리어 층(104) 위의 트렌치에 증착된다. 배리어 층(104)은, 전도성 재료(102)와 인접한 유동성(flowable) 저-k 유전체 재료(106) 사이의 확산을 방지하도록 구성된다. 그 후에, 화학적 기계적 평탄화 프로세스가, 전도성 재료(102)의 상단 표면을 노출시키기 위하여, 몰드 산화물 및 배리어 층(104)을 폴리싱 백(polish back)하기 위해 수행된다. 습식 에칭 기법이, 도 1에서 도시된 통합된 층 스택(100)을 형성하기 위해, 남아있는 몰드 막을 제거한다. 후속하여, 제 1 유동성 저-k 재료(106)와 제 2 유동성 저-k 재료(108) 사이에 에어 갭 구조(110)가 형성된다.
[0005] 그러나, 통상적인 습식 에칭 기법들은, 플루오르화 수소산(HF) 또는 희석된 HF와 같은, 몰드 층(미도시)을 제거하기 위해 사용되는 에천트들이, 구역(112)에서 도시된 바와 같이, 배리어 층(104)을 손상시킬 수 있기 때문에, 문제가 있다. 부가적으로, 습식 에칭은, 전도성 재료(102)가 우묵하게 들어간 구역(114)에서 도시된 바와 같이, 전도성 재료(102)를 과잉-에칭할 수 있거나 또는 공격할 수 있다.
[0006] 부가적으로, 몰드 습식 에칭 단계와, 에어 갭 형성과 같은 후속 프로세스들 사이의 주변 조건들에서의 긴 대기 시간들은, 배리어 층(104) 및 전도성 재료(102)를 산화시킬 수 있다. 따라서, 전도성 재료(102) 및 배리어 층(104)을 에칭하지 않거나 또는 물리적으로 손상시키지 않고, 형성 프로세스 동안에, 전도성 재료(102) 및 배리어 층(104)의 산화를 추가로 방지할 개선된 인터커넥트 형성 프로세스에 대핸 필요성이 존재한다.
[0007] 일 실시예에서, 통합된 층 스택에 에어 갭 구조를 형성하기 위한 방법은, 프로세싱 시스템에서, 진공 하에, 통합된 층 스택 상에 배치된 몰드 층을 건식 에칭하는 단계를 포함한다. 몰드 층은 하나 또는 그 초과의 인터커넥트들 사이에 배치되고, 몰드 층의 건식 에칭의 프로세스는, 인터커넥트들 중 하나 또는 그 초과의 적어도 일부를 노출시킨다. 방법은 또한, 하나 또는 그 초과의 인터커넥트들의 노출된 부분 위에 라이너(liner) 층을 증착하는 단계를 포함한다. 본원에서 개시되는 방법은 일반적으로, 진공을 파괴(breaking)시키지 않으면서, 프로세싱 시스템에서 수행된다.
[0008] 다른 실시예에서, 통합된 층 스택에 에어 갭 구조를 형성하기 위한 방법은, 프로세싱 시스템에서의 제 1 프로세싱 챔버에서, 진공 하에, 통합된 층 스택 상에 배치된 몰드 층을 건식 에칭하는 단계를 포함한다. 몰드 층은 하나 또는 그 초과의 구리 인터커넥트들 사이에 배치되고, 몰드 층의 건식 에칭의 프로세스는, 인터커넥트들 중 하나 또는 그 초과의 적어도 일부를 노출시킨다. 방법은 또한, 프로세싱 시스템에서의 제 2 프로세싱 챔버에서, 진공 하에, 하나 또는 그 초과의 인터커넥트들의 노출된 부분 위에, 약 2 나노미터 미만의 두께를 갖는 저-k 재료 라이너 층을 증착하는 단계를 포함한다. 방법은, 진공을 파괴시키지 않으면서, 프로세싱 시스템에서 수행된다.
[0009] 또 다른 실시예에서, 프로세싱 시스템에서 기판 상에 유전체 구조를 형성하기 위한 방법은, 제 1 프로세싱 챔버에서, 진공 하에, 기판 상의 몰드 층을 건식 에칭하는 단계를 포함한다. 몰드 층은 하나 또는 그 초과의 구리 인터커넥트들 사이에 배치되고, 몰드 층의 건식 에칭의 프로세스는, 인터커넥트들 중 하나 또는 그 초과의 적어도 일부를 노출시킨다. 방법은 또한, 진공 하에서, 제 1 프로세싱 챔버로부터 제 2 프로세싱 챔버로 기판을 이송하는 단계를 포함한다. 방법은, 제 2 프로세싱 챔버에서, 진공 하에, 기판 상의 하나 또는 그 초과의 인터커넥트들의 노출된 부분 위에 라이너 층을 증착하는 단계를 더 포함한다. 방법은 또한, 제 2 프로세싱 챔버에서, 진공 하에, 기판 상에 형성된 라이너 층 상에, 하나 또는 그 초과의 유전체 층들 및 희생(sacrificial) 층을 증착하는 단계를 포함한다.
[0010] 본 개시의 상기 열거된 특징들이 상세히 이해될 수 있는 방식으로, 앞서 간략히 요약된, 본 개시의 실시예들의 보다 구체적인 설명이 실시예들을 참조로 하여 이루어질 수 있는데, 이러한 실시예들의 일부는 첨부된 도면들에 예시되어 있다. 그러나, 첨부된 도면들은 단지 본 개시의 전형적인 실시예들을 도시하는 것이므로 본 개시의 범위를 제한하는 것으로 간주되지 않아야 한다는 것이 주목되어야 하는데, 이는 본 개시가 다른 균등하게 유효한 실시예들을 허용할 수 있기 때문이다.
[0011] 도 1은, 통합된 층 스택의 개략적인 단면도를 예시한다.
[0012] 도 2는, 프로세싱 챔버의 개략적인 단면도를 예시한다.
[0013] 도 3은, 프로세싱 챔버의 개략적인 단면도를 예시한다.
[0014] 도 4는, 에어 갭 구조를 포함하는 인터커넥트 구조를 형성하기 위한 방법을 위한 흐름도를 예시한다.
도 5a 내지 도 5d는, 인터커넥트 구조 형성 프로세스의 상이한 페이즈들 동안의 통합된 층 스택의 개략적인 단면도들을 예시한다.
[0015] 도 6a 및 도 6b는, 인터커넥트 구조 형성 프로세스의 상이한 페이즈들 동안의 통합된 층 스택의 개략적인 단면도들을 예시한다.
[0016] 도 7은, 통합된 층 스택의 개략적인 단면도를 예시한다.
[0017] 도 8은, 프로세싱 시스템의 평면도를 예시한다.
이해를 용이하게 하기 위하여, 도면들에 대해 공통인 동일한 엘리먼트들을 지시하기 위해 가능한 경우에 동일한 참조 번호들이 사용되었다. 일 실시예의 엘리먼트들 및 특징들이, 추가적인 설명 없이 다른 실시예들에 유익하게 포함될 수 있다는 것이 고려된다.
[0018] 다음의 설명에서, 설명의 목적들을 위해, 본 개시의 실시예들의 철저한 이해를 제공하기 위하여, 다수의 특정한 세부사항들이 설명된다. 몇몇 경우들에서, 본 개시의 실시예들을 불명료하게 하는 것을 피하기 위해, 잘-알려진 구조들 및 디바이스들이, 상세하지 않게, 블록도 형태로 도시된다. 이러한 실시예들은, 당업자가 본 개시의 실시예들을 실시할 수 있게 할 정도로 충분히 상세하게 설명되고, 다른 실시예들이 활용될 수 있고, 논리적, 기계적, 전기적, 및 다른 변화들이, 본 개시의 범위로부터 벗어나지 않으면서 이루어질 수 있다는 것이 이해되어야 한다.
[0019] 본원에서 설명되는 실시예들은 일반적으로, 프로세스 시스템을 사용하는 에어 갭 구조 통합 방법들에 관한 것이다. 더 구체적으로, 본 개시의 실시예들은, 개선된 에어 갭 구조 형성 프로세스를 위해 프로세싱 시스템 내에 통합된, 몰드 층 에칭 프로세스들 및 라이너 증착 프로세스들에 관한 것이다. 본 개시의 실시예들은 일반적으로, 하나 또는 그 초과의 프로세싱 챔버들(200, 300)을 갖는 프로세싱 시스템(800)을 사용하여, 에어 갭 구조를 포함하는 유전체 함유 층 구조를 형성하는 것에 관한 것이다. 프로세싱 시스템은 유리하게, 프로세싱 시스템(800)에서, "진공에서의 파괴" 없이, 유전체 함유 층 구조를 형성하고, 따라서, 형성 프로세스 동안에, 유전체 함유 층 구조에서의 재료들이 산화되지 않거나 또는 공격되지 않기 때문에, 전기적으로 강건한 구조를 형성한다. 프로세싱 시스템(800) 및 프로세싱 챔버들(200, 300)의 세부사항들은 아래에서 추가로 논의될 것이다.
[0020] 도 4는, 본 개시의 일 실시예에 따른, 에어 갭 구조를 형성하기 위한 방법(400)을 위한 흐름도를 예시한다. 도 5a 내지 도 5d는 본 개시의 일 실시예에 따른 통합된 층 스택(500)의 개략적인 단면도들을 예시한다.
[0021] 도 4 및 도 5a 내지 도 5d를 참조하면, 방법(400)은, 통합된 층 스택(500)으로부터 몰드 층(502)을 건식 에칭하거나 또는 제거함으로써, 블록(402)에서 시작된다. 도 5a에서 도시된 바와 같이, 통합된 층 스택(500)은, 제 1 저-k 유전체 재료(506)에 배치된 전도성 재료(504)를 포함하는 다마신 구조이다. 일 실시예에서, 전도성 재료(504)는 구리와 같은 금속이고, 제 1 저-k 유전체 재료(506)는, 탄소 도핑된 산화물들 또는 이들의 변형들, 예컨대, 플루오르화(fluorinated) 탄소, 나노클러스터링 실리카(nanoclustering silica; NCS), 메소포러스(mesoporous) 산화물들, 또는 유기 "스핀-온(spin-on)" 재료들, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한, 예컨대 BD1, BDII, 및 BD3와 같은 BLACK DIAMOND® 막 층들을 포함할 수 있다. 예컨대, 약 1.5 내지 약 5의 유전 상수를 갖는 재료들과 같은 다른 적합한 저-k 유전체 재료들이 또한, 본원에서 설명되는 실시예에 따라 활용될 수 있다는 것이 고려된다.
[0022] 제 1 저-k 유전체 재료(506)는, 스핀-온 기법, 플라즈마 강화 화학 기상 증착(PECVD), 고 밀도 플라즈마 CVD, 하이브리드-물리 CVD(HPCVD), 중성 빔 강화 화학 기상 증착(NBECVD), 마이크로파 보조 화학 기상 증착(CVD), 또는 임의의 다른 적합한 저-k 유전체 재료 증착 기법에 의해 증착될 수 있다. 제 1 배리어 층(508)은, 제 1 저-k 유전체 재료(506)에서의 전도성 재료(504)의 확산을 방지하기 위해, 제 1 저-k 유전체 재료(506) 위에 배치된다. 제 1 배리어 층(508)은, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 또는 SiOCN을 포함할 수 있다. 일 실시예에서, 배리어 층(508)은, 에칭 정지 재료, 예컨대 알루미늄 질화물(AlN)과, 실리콘 질화물, 실리콘 탄소 질화물(SiCN) 또는 SiOCN의 조합을 포함할 수 있다. 또 다른 실시예에서, 배리어 층(508)은, 실리콘 질화물, 실리콘 탄소 질화물(SiCN), 또는 SiOCN과, 선택적인 금속 캡(cap), 예컨대 코발트(Co)를 포함할 수 있다.
[0023] 제 2 저-k 유전체 재료(510)가 배리어 층(508) 위에 배치된다. 일 실시예에서, 제 2 저-k 유전체 재료(510)는, 제 1 저-k 유전체 재료(510)에 대해 위에서 열거된 재료들, 또는 재료들의 조합 중 임의의 것을 포함할 수 있다. 부가적으로, 제 2 저-k 유전체 재료(510)는, 제 1 저-k 유전체 재료(510)에 대해 위에서 열거된 기법들 중 임의의 것에 의해 증착될 수 있다. 전도성 재료(504)는, 제 2 저-k 유전체 재료(510) 위에 배치된 하나 또는 그 초과의 인터커넥트들(512)을 형성한다. 일 실시예에서, 제 2 배리어 층(534)이, 인터커넥트(512)와, 인접한 제 2 저-k 유전체 재료(510) 및 몰드 층(502) 사이에 배치된다. 도 5a에서 도시된 제 2 배리어 층(534)은, 제 1 배리어 층(508)과 동일한 재료들, 또는 탄탈럼 또는 탄탈럼 질화물과 같은 배리어 재료들을 포함할 수 있거나, 또는 예컨대 망간(Mn), 망간 질화물(MnN), 텅스텐(W), 또는 이들의 조합으로부터 형성되는 임의의 재료들과 같은 임의의 다른 적합한 재료들이 구리에 대한 배리어일 수 있다. 일 실시예에서, 인터커넥트(512)는 측벽들(514) 및 상단 벽(516)을 포함한다.
[0024] 도 5b에서 예시된 바와 같이, 인터커넥트들(512) 사이에 배치되었던 패터닝된 몰드 층(502)(도 5a)이, 제 1 저-k 유전체 재료(506)에 개방된 트렌치(524)를 형성하기 위해, 선택적으로 에칭된다. 일 실시예에서, 몰드 층(502)은, 희생 산화물, 예컨대, (테트라에틸 오르토실리케이트(TEOS) 전구체로부터 형성되는) 실리콘 이산화물(SiO2), 실란(SiH4), 또는 예컨대 유기 전구체로부터 형성되는 임의의 다른 실리콘-계 산화물들이다. 다른 실시예에서, 몰드 층은, 초 저-k 재료, 예컨대, 탄소, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한, 예컨대 BD1, BDII 및 BD3와 같은 BLACK DIAMOND® 막 층들이다. 예컨대, 약 1.5 내지 약 3의 유전 상수를 갖는 재료들과 같은 다른 적합한 저-k 유전체 재료들이 또한, 본원에서 설명되는 실시예들에 따라 활용될 수 있다는 것이 고려된다.
[0025] 일 예에서, 건식 에칭 프로세스가, RF 전력의 13.56 MHz의 약 0.2 내지 약 2.0 kW의 전력, 및 섭씨 약 10 도 내지 섭씨 약 80 도의 온도에서, 약 2 mTorr 내지 약 20 mTorr의 프로세스 압력으로, NF3, NH3, 또는 CxFy 가스들을 사용하여, 몰드 층(502)을 제거하기 위해 수행된다. 통상적인 습식 에칭과 비교하면, 몰드 층(502)의 건식 에칭은, 등방성으로(isotropically) 에칭하지 않고, 따라서, 이웃하는 구조들을 손상시키고, 즉, 과잉-에칭하거나 또는 전도성 재료(504)를 공격하고, 제 2 배리어 층(534)을 손상시킨다. 따라서, 전도성 재료(504) 위에 형성된 인접한 막들 내로의 전도성 재료(504)의 확산이 감소되거나 또는 방지되고, 이는, 통합된 층 스택(500)의 전기 특성들 및 무결성(integrity)을 보존한다. 도 5a 내지 도 5d에서 단일 층 비아가 도시되어 있지만, 일 실시예에서, 다음-층 비아에 인접한 후속 에어 갭 형성을 방지하기 위해, 몰드 층(502)을 건식 에칭하기 전에, 배제 마스크(exclusion mask)가 사용된다.
[0026] 특정한 통합된 층 스택 구조가 본원에서 논의되지만, 블록(402)에서의 몰드 층(502)의 건식 에칭이, 후속 에어 갭 구조 형성에 대해 적합한 임의의 통합된 층 스택에 대해 수행될 수 있다는 것이 고려된다. 당업자는, 블록(402)에서 사용되는 에칭 케미스트리(chemistry)가, 몰드 층(502)의 두께 및 조성에 기초하여, 선택되고 조정된다는 것을 이해할 것이다. 일반적으로, 몰드 층(502)을 에칭하는데 사용되는 건식 에칭 프로세스는, 그러한 프로세스가, 인터커넥트(512)를 형성하는데 사용되는 재료들의 에칭 또는 산화를 실질적으로 감소시키거나 또는 방지하고, 따라서, 인터커넥트(512)의 무결성 및 구조를 유지하는 것을 돕도록, 선택된다.
건식 에칭 프로세스 챔버 예
[0027] 블록(402)에서 수행되는 건식 에칭 프로세스는, 프로세싱 시스템(800)(도 8 참조)에서의 챔버(200)에서 수행될 수 있다. 도 2는, 통합된 층 스택으로부터 재료를 건식 에칭하거나 또는 제거하도록 구성된 예시적인 프로세싱 챔버(200)의 단면도이다. 건식 에칭은, 이방성 에칭, 등방성 에칭, 또는 이들의 임의의 조합들을 포함할 수 있다. 챔버(200)는 특히, 몰드 층(502)을 건식 에칭하는데 적합하다. 하나 또는 그 초과의 실시예들을 실시하는데 적합한 프로세싱 챔버(200)는, FRONTIERTM 프로세싱 챔버 및 SiCoNiTM 프로세싱 챔버를 포함할 수 있지만 이에 제한되지는 않고, 이들 양자 모두는, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 다른 제조자들로부터 입수가능한 다른 진공 프로세싱 챔버들이 또한, 본 실시예들을 실시하도록 적응될 수 있다는 것이 유의된다.
[0028] 프로세싱 챔버(200)는, 진공을 파괴시키지 않으면서, 기판 표면의 플라즈마 프로세싱 및 열 프로세싱 양자 모두를 제공한다. 일 실시예에서, 프로세싱 챔버(200)는, 챔버 바디(212), 덮개 어셈블리(240), 및 지지 어셈블리(280)를 포함한다. 덮개 어셈블리(240)는 챔버 바디(212)의 상부 단부에 배치되고, 지지 어셈블리(280)는 챔버 바디(212) 내에 적어도 부분적으로 배치된다.
[0029] 챔버 바디(212)는, 프로세싱 챔버(200)의 내부로의 접근로를 제공하기 위해 챔버 바디(212)의 측벽에 형성된 슬릿 밸브 개구(214)를 포함한다. 슬릿 밸브 개구(214)는, 외부 기판 핸들링 로봇(미도시)에 의한 챔버 바디(212)의 내부로의 접근을 허용하도록, 선택적으로 개방되고 폐쇄된다.
[0030] 하나 또는 그 초과의 실시예들에서, 챔버 바디(212)는 채널(215)을 포함하고, 채널(215)은, 채널(215)을 통해 열 전달 유체를 유동시키기 위해, 챔버 바디(212)에 형성된다. 열 전달 유체는 가열 유체 또는 냉각제일 수 있고, 프로세싱 동안에, 챔버 바디(212)의 온도를 제어하기 위해 사용된다.
[0031] 챔버 바디(212)는, 지지 어셈블리(280)를 둘러싸는 라이너(220)를 더 포함할 수 있다. 라이너(220)는 서비싱 및 세정을 위해 제거가능하다. 라이너(220)는, 금속, 예컨대 알루미늄, 세라믹 재료, 또는 임의의 다른 프로세스 양립가능한 재료로 제조될 수 있다. 하나 또는 그 초과의 실시예들에서, 라이너(220)는, 하나 또는 그 초과의 구멍들(225), 및 진공 포트(231)와 유체 소통하는, 라이너(220)에 형성된 펌핑 채널(229)을 포함한다. 구멍들(225)은, 진공 포트(231)로의 프로세싱 챔버(200) 내의 가스들에 대한 출구(egress)를 제공하는 펌핑 채널(229) 내로의 가스들에 대한 유동 경로를 제공한다.
[0032] 진공 펌프(230) 및 스로틀 밸브(232)를 포함하는 진공 시스템이, 프로세싱 챔버(200)를 통하는 가스들의 유동을 조절하기 위해, 진공 포트(231)에 커플링된다. 진공 펌프(230)는, 챔버 바디(212)에 배치된 진공 포트(231)에 커플링되고, 따라서, 라이너(220) 내에 형성된 펌핑 채널(229)과 유체 소통한다.
[0033] 덮개 어셈블리(240)는 적어도 2개의 스태킹된 컴포넌트들을 포함하고, 그러한 적어도 2개의 스태킹된(stacked) 컴포넌트들은, 이들 사이에 플라즈마 볼륨 또는 공동을 형성하도록 구성된다. 일 실시예에서, 덮개 어셈블리(240)는, 제 2 전극(245)("하부 전극") 위에 수직으로 배치된 제 1 전극(243)("상부 전극")을 포함하여, 이들 사이에 플라즈마 볼륨 또는 공동(250)을 국한시킨다. 제 1 전극(243)은 RF 전력 공급부와 같은 전력 소스(252)에 연결되고, 제 2 전극(245)은 접지에 연결되어, 2개의 전극들(243, 245) 사이에 캐패시턴스가 형성된다.
[0034] 일 실시예에서, 덮개 어셈블리(240)는, 제 1 전극(243)의 상부 섹션(256) 내에 적어도 부분적으로 형성된 하나 또는 그 초과의 가스 유입구들(254)(하나만이 도시됨)을 포함한다. 가스 유입구들(254)은, 가스 유입구들(254)의 제 1 단부에서, 플라즈마 공동(250)과 유체 소통하고, 가스 유입구들(254)의 제 2 단부에서, 하나 또는 그 초과의 업스트림(upstream) 가스 소스들 및/또는 다른 가스 전달 컴포넌트들, 예컨대 가스 혼합기들에 커플링된다.
[0035] 하나 또는 그 초과의 실시예들에서, 제 1 전극(243)은, 플라즈마 공동(250)을 한정(bound)시키는 확장(expanding) 섹션(255)을 갖는다. 하나 또는 그 초과의 실시예들에서, 확장 섹션(255)은 환상 부재이다. 하나 또는 그 초과의 실시예들에서, 확장 섹션(255)은, 반전된 절두된(truncated) 원뿔 또는 "깔때기(funnel)"와 유사하다. 하나 또는 그 초과의 실시예들에서, 확장 섹션(255)의 내측 표면(257)은, 확장 섹션(255)의 상부 부분으로부터 하부 부분으로, 점진적으로 기울어진다. 플라즈마는, 프로세싱 동안에 기판(미도시)이 배치되는 지지 어셈블리(280) 위의 프로세싱 구역(261) 내로 진입하기 전에, 덮개 어셈블리(240)에 정의된 플라즈마 공동(250)에서 생성된다. 덮개 어셈블리(240)는, 플라즈마가 프로세싱 구역(261)으로부터 원격으로 생성되기 때문에, 원격 플라즈마 소스로서 고려될 수 있다. 하나 또는 그 초과의 실시예들에서, 다양한 프로세스/캐리어 가스들이, 가스 소스(251)를 통해, 프로세싱 구역(261)으로 전달될 수 있다. 이러한 프로세스/캐리어 가스들은, 플라즈마를 형성하도록 여기되지 않고, 가스 소스(251)를 통해, 프로세스 구역(261) 내로 도입될 수 있다.
[0036] 확장 섹션(255)은 가스 유입구(254)와 유체 소통하고, 2개의 가스 유입구들(254)은, 플라즈마 공동(250) 내에서 가스들을 혼합하는 것을 돕는, 확장 섹션(255) 내로의 스월링(swirling) 유동 패턴 또는 "소용돌이(vortex)" 유동을 생성하기 위해, 확장 섹션(255)의 대향하는 측들에 배치될 수 있다.
[0037] 덮개 어셈블리(240)는, 분배 플레이트(270), 및 제 2 전극(245)에 인접한 블로커 플레이트(275)를 더 포함할 수 있다. 제 2 전극(245), 분배 플레이트(270), 및 블로커 플레이트(275)는 스태킹될 수 있고, 챔버 바디(212)에 연결된 덮개 림(rim)(278) 상에 배치될 수 있다. 덮개 림(278)은, 열 전달 매체를 순환시키기 위한 임베딩된(embedded) 채널 또는 통로(279)를 포함할 수 있다.
[0038] 하나 또는 그 초과의 실시예들에서, 제 2 전극 또는 상단 플레이트(245)는, 플라즈마 공동(250)으로부터의 가스가 복수의 가스 통로들 또는 구멍들(265)을 통해 유동하게 허용하기 위해, 플라즈마 공동(250) 아래에 형성된 복수의 가스 통로들 또는 구멍들(265)을 포함할 수 있다. 분배 플레이트(270)는 실질적으로 디스크-형상이고, 또한, 복수의 구멍들(272) 또는 통로들을 통해 가스들의 유동을 분배하기 위한 복수의 구멍들(272) 또는 통로들을 포함한다.
[0039] 하나 또는 그 초과의 실시예들에서, 분배 플레이트(270)는, 덮개 어셈블리(240)의 온도 제어를 제공하기 위해, 가열기 또는 가열 유체를 하우징하기 위한 하나 또는 그 초과의 임베딩된 채널들 또는 통로들(274)을 포함한다.
[0040] 블로커 플레이트(275)는 선택적으로, 분배 플레이트(270)와 제 2 전극(245) 사이에 배치될 수 있다. 블로커 플레이트(275)는 제 2 전극(245)의 하부 표면에 제거가능하게 탑재된다. 블로커 플레이트(275)는 제 2 전극(245)과 열적으로 그리고 전기적으로 우수하게 접촉할 수 있다. 하나 또는 그 초과의 실시예들에서, 블로커 플레이트(275)는, 볼트 또는 유사한 파스너(fastener)를 사용하여, 제 2 전극(245)에 커플링될 수 있다. 블로커 플레이트(275)는 또한, 제 2 전극(245)의 외측 직경 상에 스크루잉될(screwed) 수 있거나 또는 스레딩될(threaded) 수 있다. 블로커 플레이트(275)는, 제 2 전극(245)으로부터 분배 플레이트(270)로의 복수의 가스 통로들을 제공하기 위해, 복수의 구멍들(276)을 포함한다.
[0041] 지지 어셈블리(280)는, 챔버 바디(212) 내에서 프로세싱하기 위한 기판을 지지하기 위한 지지 부재(285)를 포함할 수 있다. 지지 부재(285)는, 챔버 바디(212)의 바닥 표면에 형성된 중앙에-위치된 개구(214)를 통해 연장되는 샤프트(287)를 통해, 리프트 메커니즘(283)에 커플링될 수 있다. 리프트 메커니즘(283)은, 샤프트(287) 주위로부터의 진공 누설을 방지하는 벨로즈(288)에 의해, 챔버 바디(212)에 유연하게(flexibly) 밀봉될 수 있다. 리프트 메커니즘(283)은, 지지 부재(285)가 챔버 바디(212) 내에서 프로세스 포지션과 하부 이송 포지션 사이에서 수직으로 이동되게 허용한다. 일 실시예에서, 지지 부재(285)는, 예컨대, 기판의 배면 오염을 감소시키기 위해, 실리콘 또는 세라믹 재료로 제조된 제거가능한 상단 플레이트(290)를 포함한다.
[0042] 하나 또는 그 초과의 실시예들에서, 기판(미도시)은, 진공 척 또는 정전 척을 사용하여, 지지 부재(285)에 고정될 수 있다. 정전 척은 전형적으로, 지지 부재(285)의 일체형 파트로서 형성될 수 있거나 또는 지지 부재(285) 상에 위치될 수 있는, 전극(281)을 둘러싸는 적어도 유전체 재료를 포함한다. 일 실시예에서, 전극(281)은 복수의 RF 바이어스 전력 소스들(284, 286)에 커플링된다. 듀얼 RF 바이어스 전력 소스들(284, 286)은, 정합 회로(289)를 통해, 전극(281)에 커플링된다. RF 바이어스 전력 소스들(284, 286)은 일반적으로, 약 0 와트 내지 약 5000 와트의 전력, 및 약 50 kHz 내지 약 200 MHz의 주파수를 갖는 RF 신호를 생성할 수 있다. 부가적인 바이어스 전력 소스들이, 필요에 따라, 플라즈마의 특성들을 제어하기 위해, 전극(281)에 커플링될 수 있다.
[0043] 지지 어셈블리(280)의 온도는, 지지 부재(285)의 바디에 임베딩된 유체 채널(298)을 통해 순환되는 유체에 의해 제어될 수 있다.
[0044] 시스템 제어기(미도시)가 프로세싱 챔버(200)의 동작들을 조절하기 위해 사용될 수 있다. 시스템 제어기는, 컴퓨터의 메모리 상에 저장된 컴퓨터 프로그램의 제어 하에 동작할 수 있다. 컴퓨터 프로그램은, 아래에서 설명되는 프로세스가 프로세싱 챔버(200)에서 수행될 수 있게 하는 명령들을 포함할 수 있다. 예컨대, 컴퓨터 프로그램은, 프로세스 시퀀싱 및 타이밍, 가스들의 혼합, 챔버 압력들, RF 전력 레벨들, 서셉터(susceptor) 포지셔닝, 슬릿 밸브 개방 및 폐쇄, 기판 냉각, 및 특정한 프로세스의 다른 파라미터들을 지시할 수 있다.
[0045] 도 4 및 도 5a 내지 도 5d를 다시 참조하면, 블록(404)에서, 방법(400)은, 프로세싱 시스템(800)에서의 챔버(300)에서 인터커넥트(512) 위에 라이너(520)를 증착하는 단계를 포함한다. 라이너(520)는, 원자 층 증착(ALD), CVD, HPCVD, 고 밀도 플라즈마 CVD, 원격 플라즈마 CVD, 마이크로파 보조 CVD, NBECVD 또는 플라즈마 강화 원자 층 증착(PEALD)(여기에서, ALD, CVD, HPCVD, NBECVD, PEALD라는 용어들은, 기판 구조 위에 층을 증착하기 위한 전구체들 또는 반응물들의 순차적인 도입을 나타낸다), 또는 임의의 다른 적합한 증착 프로세스에 의해 증착될 수 있다. 도 5b에서 도시된 실시예에서, 라이너(520)는, 인터커넥트(512)의 상단 벽(516) 및 측벽들(514) 위에, ALD 프로세스에 의해 증착된 등각적인(conformal) 라이너이다.
[0046] 일 실시예에서, 라이너(520)는, 인터커넥트(512)의 산화를 방지하고, 인접한 인터커넥트들(512) 사이의 용량성 커플링을 최소화하도록 구성된 유전체 라이너이다(예컨대, 다마신 트레이스(trace)들). 일 실시예에서, 인터커넥트들(512) 사이의 요구되는 캐패시턴스는, 낮은 유전 상수를 갖는 라이너 재료를 선택함으로써 달성된다. 예컨대, 라이너는, 탄화물들, 질화물들 및 실란, 예컨대 실리콘 탄소 질화물(SiCN), 또는 이들의 임의의 적합한 조합들, 및/또는 다른 유용한 낮은 유전 상수 재료들을 포함하는 유전체 재료들로부터 선택된다. 일 예에서, 블록(404)에서 수행되는 라이너 증착 프로세스는, 약 20 옹스트롬(Å)의 SiCN 재료를 증착하기 위해, 약 10 초 동안, RF 전력의 13.56 MHz의 약 700 W의 전력으로, 섭씨 약 350 도의 온도에서, 약 3.7 Torr의 프로세스 압력으로, 트리메틸실란 가스를 제공하는 것을 포함한다.
[0047] 다른 실시예에서, 요구되는 캐패시턴스는, 약 4 나노미터 미만의, 예컨대 약 2 나노미터 미만의, 또는 약 1 나노미터 미만의 두께로, 그러나, 두께가 적어도 일분자층(monolayer)보다 더 크게, 더 통상적인 유전 상수를 갖는 라이너(520)를 증착함으로써, 달성된다. 일 실시예에서, 라이너(520)는, 통상적인 유전체 재료들, 예컨대 실리콘 질화물(SiN) 또는 알루미늄 질화물(AlN), 또는 이들의 임의의 다른 적합한 조합들, 및/또는 다른 유용한 유전체 재료들로부터 선택된다. 일 예에서, 블록(404)에서 수행되는 라이너 증착 프로세스는, 약 20 옹스트롬(Å)의 SiN 재료를 증착하기 위해, 약 5 초 동안, RF 전력의 13.56 MHz의 약 75 W의 전력으로, 섭씨 약 350 도의 온도에서, 약 3.5 Torr의 프로세스 압력으로, SiH4 또는 NH3 가스들을 제공하는 것을 포함한다. 또 다른 실시예에서, 요구되는 캐패시턴스는 최적의 라이너 재료 및 두께의 조합에 의해 달성될 수 있다.
라이너 증착 챔버 예
[0048] 블록(404)에서 수행되는 라이너 증착 프로세스는, 도 3에서 예시된 챔버(300)와 유사한 챔버에서 수행될 수 있다. 일반적으로, 챔버(300)는, 통합된 층 스택 상에 라이너들을 증착하는데 적합하고, 순환 증착, 예컨대 ALD, CVD, HPCVD, PEALD, PECVD, 마이크로파 보조 CVD, 또는 NBECVD에 대해 적응된 가스 전달 장치(330)를 포함한다. 전구체들의 순차적인 도입이, 요구되는 두께로 등각적인 층을 형성하기 위하여, 복수의 얇은 층들을 증착하기 위해 반복될 수 있다.
[0049] 프로세싱 챔버(300)는, 바닥(86) 및 측벽들(84)을 갖는 챔버 바디(82)를 포함한다. 측벽들(84)은, 측벽들을 가열하고 냉각시키기 위해 유체 소스(303)에 커플링된 유체 채널들(301)을 포함할 수 있다. 프로세싱 챔버(300)에서의 슬릿 밸브(88)는, 기판(90)을 전달하고 프로세싱 챔버(300)로부터 회수하기 위한 로봇(미도시)을 위한 접근로를 제공한다.
[0050] 기판 지지부(92)는, 프로세싱 챔버(300)에서 기판 수용 표면(91) 상에 기판(90)을 지지한다. 기판 지지부(92)는, 기판 지지부(92), 및 기판 지지부(92) 상에 배치된 기판(90)을 상승 및 하강시키기 위한 리프트 모터(314)에 탑재된다. 기판 지지부(92)는, 기판 지지부(92) 상에 배치된 기판(90)의 온도를 증가시키기 위해 가열될 수 있다. 가스 전달 장치(330)는, 프로세스 가스 및/또는 퍼지 가스와 같은 가스를 챔버(80)에 제공하기 위해, 챔버 바디(82)의 상부 부분에 배치된다. 진공 시스템(378)은, 프로세싱 챔버(300)로부터 임의의 요구되는 가스들을 진공배기(evacuate)시키기 위해, 그리고 프로세싱 챔버(300)에서 요구되는 압력을 유지하는 것을 돕기 위해, 펌핑 채널(379)과 소통한다.
[0051] 일 실시예에서, 프로세싱 챔버(300)는, 프로세스 가스 및/또는 퍼지 가스가, 가스 전달 장치(330)를 통해, 기판(90)의 평면에 대하여 수직으로(즉, 90 도), 프로세싱 챔버(300)에 진입하게 허용한다. 따라서, 기판(90)의 표면은 가스들에 대칭적으로 노출되고, 이는, 기판들 상의 균일한 막 형성을 허용한다.
[0052] 일 실시예에서, 가스 전달 장치(330)는 프로세싱 챔버 덮개(370)를 포함한다. 챔버 덮개(370)는, 챔버 덮개(370)의 중앙 부분으로부터 연장되는 확장 채널(334), 및 확장 채널(334)로부터 챔버 덮개(370)의 주변 부분으로 연장되는 바닥 표면(360)을 포함한다. 확장 채널(334)은, 밸브들의 2개의 유사한 쌍들(342A/352A, 342B/352B)로부터 가스 유동들을 제공하기 위한 가스 유입구들(336A, 336B)을 갖는다.
[0053] 일 구성에서, 밸브들(342A, 342B)은, 별개의 전구체 가스 소스들에 커플링되고, 동일한 퍼지 가스 소스에 커플링될 수 있다. 예컨대, 밸브(342A)는 제 1 전구체 가스 소스(338)에 커플링되고, 밸브(342B)는 제 2 전구체 가스 소스(339)에 커플링되고, 밸브들(342A, 342B) 양자 모두는 퍼지 가스 소스(340)에 커플링된다. 각각의 밸브(342A, 342B)는, 밸브 시트 어셈블리(344A, 344B)를 갖는 전달 라인(343A, 343B)을 포함하고, 각각의 밸브들(352A, 352B)은, 밸브 시트 어셈블리(346A, 346B)를 갖는 퍼지 라인(345A, 345B)을 포함한다. 전달 라인(343A, 343B)은, 제 1 및 제 2 전구체 가스 소스(338, 339)와 소통하고, 확장 채널(334)의 가스 유입구(336A, 336B)와 소통한다. 전달 라인(343A, 343B)의 밸브 시트 어셈블리(344A, 344B)는, 전구체 가스 소스(338, 339)로부터 확장 채널(334)로의 전구체 가스의 유동을 제어한다. 퍼지 라인(345A, 345B)은, 퍼지 가스 소스(340)와 소통하고, 밸브들(342A, 342B)의 밸브 시트 어셈블리(344A, 344B)의 다운스트림(downstream)에서 전달 라인(343A, 343B)과 교차한다. 퍼지 라인(345A, 345B)의 밸브 시트 어셈블리(346A, 346B)는, 퍼지 가스 소스(340)로부터 전달 라인(343A, 343B)으로의 퍼지 가스의 유동을 제어한다. 밸브들(342A, 342B)의 전달 라인들(343A, 343B)은, 가스 도관들(350A, 350B)을 통해, 가스 유입구들(336A, 336B)에 커플링될 수 있다. 가스 도관들(350A, 350B)은 통합될 수 있거나, 또는 밸브들(342A, 342B)과 별개일 수 있다.
[0054] 확장 채널(334)은, 캡(372)의 상부 부분으로부터, 프로세싱 챔버 덮개(370)의 바닥 표면(360)에 인접한, 확장 채널(334)의 하부 부분으로 증가되는 내측 직경을 갖는 채널을 포함한다. 일반적으로, 더 큰 가스 유동은 더 큰 직경의 확장 채널을 요구할 것이다.
[0055] 위에서-설명된 프로세싱 챔버(300)는, 제어기(380)와 같은 프로세서 기반 시스템 제어기에 의해 제어될 수 있다. 제어기(380)는, 컴퓨터의 메모리 상에 저장된 컴퓨터 프로그램의 제어 하에 동작할 수 있다. 컴퓨터 프로그램은, 아래에서 설명되는 프로세스가 프로세싱 챔버(300)에서 수행될 수 있게 하는 명령들을 포함할 수 있다.
[0056] 다시 도 4 및 도 5a 내지 도 5d를 참조하면, 블록(406)에서, 방법(400)은, 통합된 층 스택(500)에 형성된 라이너(520) 위에 에어 갭 구조(526)를 형성하는 단계를 포함한다. 일 실시예에서, 에어 갭 구조(526)는, 블록(402)에서 형성된 트렌치들(524) 내에 그리고 라이너(520) 위에, 하나 또는 그 초과의 유동성 CVD 프로세스들을 사용하여, 제 1 유동성 저-k 재료(528), 희생 막(530), 및 제 2 유동성 저-k 재료(532)를 포함하는 층 스택을 증착함으로써, 형성된다. 일 실시예에서, 제 1 및 제 2 유동성 저-k 재료들(528 및 532)은, 탄소 도핑된 산화물들 또는 이들의 변형들, 예컨대, 플루오르화 탄소, NCS, 메소포러스 산화물들, 또는 유기 "스핀-온" 재료들이고, 희생 막(530)은, 탄소(C) 또는 폴리머릭(polymeric) 탄소-수소 막을 포함한다. 일 실시예에서, 라이너(520)는 유리하게, 희생 탄소 막(530)으로부터 구리 인터커넥트(512)를 보호한다. 대안적인 실시예에서, 에어 갭 구조(526)는, 블록(402)에서 형성된 트렌치들(524) 내에 그리고 라이너(520) 위에, 하나 또는 그 초과의 유동성 CVD 프로세스들을 사용하여, 희생 막(530) 및 제 2 유동성 저-k 재료(532)만을 포함하는 층 스택을 증착함으로써, 형성된다.
[0057] 일 실시예에서, 그 후에, 제 1 및 제 2 유동성 저-k 재료들(528, 532) 및 희생 막(530)은, 희생 막(530)을 제거하고, 따라서, 에어 갭 구조(526)를 형성하기 위해, UV 또는 열 처리에 의해 경화된다. 그러나, 층 스택이 희생 막(530) 및 제 2 유동성 저-k 재료(532)만을 포함하는 실시예에서, 희생 막(530) 및 제 2 유동성 저-k 재료(532)만이, 희생 막(530)을 제거하고, 따라서, 에어 갭 구조(526)를 형성하기 위해, UV 또는 열 처리에 의해 경화된다. 일 실시예에서, 제 1 및 제 2 유동성 저-k 재료들(528, 532) 및 희생 막(530)은, He 또는 Ar과 같은 비활성 가스를 사용하여, UV 광 하에서, 섭씨 약 400 도 미만의 온도로 경화될 수 있다.
[0058] 일 실시예에서, 제 2 유동성 저-k 재료(532)는, 라이너(520)의 부분을 폴리싱하고, 인터커넥트(512)의 상단 벽(516)을 노출시키기 위해, 예컨대, 화학적 기계적 폴리싱 프로세스에 의해, 폴리싱 백된다. 예컨대 블랭킷 저-k 재료 증착과 같은 후속 프로세스를 수행하기 전에, 배리어 층(미도시)이 상단 벽(516) 위에 증착될 수 있다. 다른 실시예에서, 유동성 저-k 재료(532)가 부분적으로만 폴리싱 백되고, 라이너(520)는, 예컨대 블랭킷 저-k 재료 증착과 같은 후속 프로세스를 수행하기 전에, 폴리싱되지 않는다. 따라서, 상단 벽(516) 상의 폴리싱되지 않은 라이너(520)는, 블랭킷 저-k 재료와 인터커넥트(512) 사이의 확산을 방지하기 위한 배리어 층으로서 사용될 수 있다.
[0059] 도 6a 및 도 6b는, 본원에서 설명되는 다른 실시예에 따른 통합된 층 스택(600)의 개략적인 단면도를 예시한다. 통합된 층 스택(600)은 통합된 층 스택(500)과 유사하다. 통합된 층 스택(600)을 형성하는 프로세스는, 위에서 논의된 바와 같은 동작들(402 내지 404)을 수행하는 것을 포함한다. 그러나, 방법(400)의 이러한 실시예에서, 블록(406)은, 통합된 층 스택(600)에 에어 갭 구조(602)를 형성하는 것을 포함한다. 에어 갭 구조(602)는, 희생 막(530) 및 캐핑 층(604)을 포함하는 층 스택을 증착함으로써 형성된다. 층 스택은, 먼저, 트렌치들(524)에 그리고 라이너(520) 위에, 예컨대 PECVD와 같은 CVD 프로세스에 의해, 희생 막(530)을 증착함으로써 형성된다. 희생 막(530)은, 통합된 층 스택(500)에 관하여 위에서 논의된 바와 같은 재료들을 포함할 수 있다. 후속하여, 캐핑 층(604)이, 예컨대 PECVD와 같은 CVD 프로세스에 의해, 희생 막(530) 위에 증착된다. 일 실시예에서, 캐핑 층은 SiOCH와 같은 포러스(porous) 재료이다. 그 후에, 캐핑 층(604) 및 희생 막(530)은, 희생 막(530)을 제거하고, 따라서, 에어 갭 구조(602)를 형성하기 위해, UV 또는 열 처리에 의해 경화된다.
[0060] 도 7은, 또 다른 실시예에 따른 통합된 층 스택(700)의 개략적인 단면도를 예시한다. 통합된 층 스택(700)은 통합된 층 스택(500)과 유사하지만, 블록(402)에서 몰드 층(502)을 건식 에칭한 후에, 블록(404)에서, 비-등각적인 라이너(702)가 트렌치들(524)에 증착된다. 비-등각적인 라이너(702)는 재료가 라이너(520)와 유사하지만, 비-등각적인 라이너(702)는, 라이너(702) 내에 공극(void) 에어 갭 구조들(704)을 형성하도록 증착된다. 공극 에어 갭 구조들(704)은, 라이너(702)를, 인터커넥트(512)의 상단 벽(516) 근처에서 더 빠른 레이트로, 그리고 측벽들(514) 근처에서 더 느린 레이트로 증착하고, 트렌치들(524)이 충전되기 전에, 상단 벽(516) 근처에서 증착을 "핀치 오프(pinching off)"함으로써, 통상적인 기법들로부터 형성된다.
프로세싱 시스템 예
[0061] 도 8은, 프로세싱 시스템(800)의 평면도를 예시한다. 일 실시예에서, 방법(400)의 블록들(402 및 404), 및 블록(406)의 적어도 일부는 프로세싱 시스템(800)에서 수행된다. 프로세싱 시스템(800)은, 챔버들(200 및 300)을 포함하는 통합된 클러스터 툴이다. 일 실시예에서, 프로세싱 시스템(800)은, 제 1 이송 챔버(804)에 커플링된 복수의 제 1 프로세싱 챔버들(802)을 포함한다. 일 실시예에서, 제 1 프로세싱 챔버(802)는, 챔버(200), 즉 건식 에칭을 위한 챔버(200)이고, 방법(400)의 블록(402)에서의 건식 에칭은 챔버(200)에서 수행된다. 제 1 이송 챔버(804)는 또한, 하나 또는 그 초과의 제 1 로드 락 챔버들(806)에 커플링된다. 제 1 이송 챔버(804)는, 제 1 로드 락 챔버들(806)과 프로세싱 챔버들(802) 사이에서 기판들을 이송하기 위한 중앙에 배치된 이송 로봇(미도시)을 갖는다. 프로세싱 시스템(800)은 또한, 제 2 이송 챔버(810)에 커플링된 복수의 제 2 프로세싱 챔버들(808)을 포함한다. 일 실시예에서, 제 2 프로세싱 챔버들(808)은, 챔버(300)와 같은, 라이너 증착을 위한 챔버를 포함하고, 블록(404)에서 수행되는 라이너(520)의 증착, 및 블록(406)에서 수행되는 층 스택 증착 프로세스는, 챔버(300)에서 수행된다. 하나의 그러한 적합한 챔버는, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터의 CENTINELTM 챔버일 수 있다.
[0062] 제 2 프로세싱 챔버들(808)은 또한, 층 스택 증착을 위한 챔버를 포함한다. 예컨대, 제 1 및 제 2 유동성 저-k 재료들(528, 532)은 제 1 프로세싱 챔버(802)에서 증착되고, 희생 막(530)은 제 2 프로세싱 챔버(808)에서 증착된다. 다른 실시예에서, 캐핑 층(604) 및 희생 막(530)이 동일한 프로세싱 챔버(808)에서 증착된다. 하나의 그러한 적합한 챔버는, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능한 ETERNATM 챔버일 수 있다. 제 2 이송 챔버(810)는 또한, 제 1 로드 락 챔버들(806)과 프로세싱 챔버들(808) 사이에서 기판들을 이송하기 위한 중앙에 배치된 이송 로봇(미도시)을 갖는다. 팩토리 인터페이스(812)가, 제 2 로드 락 챔버들(814)에 의해, 제 1 이송 챔버(804)에 연결된다. 팩토리 인터페이스(812)는, 제 2 로드 락 챔버들(814)의 반대편 측 상에서, 하나 또는 그 초과의 포드들(816)에 커플링된다. 포드들(816)은 전형적으로, 클린 룸 측으로부터 접근가능한 FOUP(front opening unified pod)들이다. 제 1 프로세싱 챔버들(802)이 챔버(200)로서 도시되고, 제 2 프로세싱 챔버들(808)이 챔버(300)로서 도시되지만, 최소의 대기 시간(queue time)으로 기판들의 처리량을 최대화하기 위해, 챔버들의 임의의 조합이 사용될 수 있다는 것이 고려된다.
[0063] 일 실시예에서, 프로세싱 시스템(800)은 CENTURA® 또는 ENDURA® 플랫폼이고, 이들 양자 모두는, 캘리포니아, 산타클라라의 어플라이드 머티어리얼스, 인코포레이티드로부터 입수가능하다. 다른 제조자들로부터 입수가능한 다른 프로세싱 시스템들이 또한, 본원에서 설명되는 하나 또는 그 초과의 실시예들을 실시하도록 적응될 수 있다는 것이 유의된다.
[0064] 블록들(402 및 404)의 건식 에칭 및 라이너 증착 프로세스들, 및 블록(406)의 층 스택 증착 프로세스는, "진공을 파괴시키지 않으면서" 프로세싱 시스템(800)에서 수행된다. 본원에서 사용되는 바와 같이, "진공을 파괴시키지 않으면서"는, 진공 압력들을 유지하고, 통합된 층 스택(500)을 주변 환경에 노출시키지 않으면서, 예컨대 챔버(200)와 같은 하나의 챔버로부터의 진공 환경과, 예컨대 챔버(300)와 같은 제 2 챔버의 진공 환경 사이에서, 통합된 층 스택(500)을 이송하는 프로세스를 지칭한다. 주변 환경에서, 통합된 층 스택(500)은, 이송 동안에, 제작되고 있는 유전체 층 구조를 손상시킬 수 있고, 가능하게는, 각각의 층 사이에 예컨대 네이티브(native) 산화물과 같은 원하지 않는 인터페이스 층을 형성할 수 있는, 입자들, 수분, 산소 등과 같은 기계적 및 화학적 오염물들에 노출될 수 있다. 따라서, 진공을 파괴시키지 않으면서, 프로세싱 시스템(800)에서 방법(400)을 수행하는 것은 유리하게, (i) 통합된 층 스택(500)에 대한 대기 시간들을 최소화하고; (ii) 블록(402)의 건식 에칭과 블록(404)의 라이너(520) 증착 사이에서 인터커넥트들(512)의 산화를 방지하고, 블록(404)의 라이너 증착과 블록(406)의 에어 갭 구조 형성에서의 층 스택 증착 사이에서 라이너(520)의 산화를 방지한다.
[0065] 전술한 바가 본 개시의 실시예들에 관한 것이지만, 다른 그리고 추가적인 실시예들이, 본 개시의 기본적인 범위로부터 벗어나지 않으면서 고안될 수 있고, 본 개시의 범위는 다음의 청구항들에 의해 결정된다.

Claims (15)

  1. 통합된(integrated) 층 스택(stack)에 에어 갭(air gap) 구조를 형성하기 위한 방법으로서,
    프로세싱 시스템에서, 진공 하에, 상기 통합된 층 스택 상에 배치된 몰드(mold) 층을 건식 에칭하는 단계 ― 상기 몰드 층은 하나 또는 그 초과의 구리 인터커넥트(interconnect)들 사이에 배치되고, 상기 몰드 층의 건식 에칭은, 상기 하나 또는 그 초과의 구리 인터커넥트들의 적어도 일부를 노출시킴 ―;
    상기 건식 에칭에 의해 노출된, 상기 하나 또는 그 초과의 구리 인터커넥트들의 노출된 부분 위에 등각적인 라이너(conformal liner) 층을 증착하는 단계; 및
    진공 하에서, 상기 하나 또는 그 초과의 구리 인터커넥트들 위에 층 스택을 증착하는 단계를 포함하며,
    상기 건식 에칭하는 단계 및 상기 등각적인 라이너 층을 증착하는 단계는, 진공을 파괴(breaking)시키지 않으면서, 상기 프로세싱 시스템에서 수행되고,
    상기 층 스택은 희생(sacrificial) 막 층 상에 배치되는 유동성(flowable) 저-k 재료 층들을 포함하고, 상기 층 스택을 증착하는 단계는 진공을 파괴시키지 않으면서 상기 프로세싱 시스템에서 수행되는,
    에어 갭 구조를 형성하기 위한 방법.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 희생 막 층을 제거하고, 에어 갭 구조를 형성하기 위해, 상기 층 스택을 경화시키는 단계
    를 더 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  4. 제 1 항에 있어서,
    상기 몰드 층은 실리콘-계 산화물 또는 저-k 재료인,
    에어 갭 구조를 형성하기 위한 방법.
  5. 제 1 항에 있어서,
    상기 등각적인 라이너 층은, 탄화물, 질화물, 및 실란으로 구성된 그룹으로부터 선택되는 유전체 재료를 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  6. 제 1 항에 있어서,
    상기 하나 또는 그 초과의 유동성 저-k 재료 층들은, 탄소 도핑된 산화물들, 플루오르화(fluorinated) 탄소, 나노 클러스터링 실리카(nano clustering silica), 메소포러스(mesoporous) 산화물들, 또는 유기 "스핀-온(spin-on)" 재료들을 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  7. 제 1 항에 있어서,
    상기 희생 막 층은 탄소 또는 폴리머릭(polymeric) 탄소-수소 재료를 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  8. 통합된 층 스택에서 에어 갭 구조를 형성하기 위한 방법으로서,
    프로세싱 시스템에서의 제 1 프로세싱 챔버에서, 진공 하에, 상기 통합된 층 스택 상에 배치된 산화물 몰드 층을 건식 에칭하는 단계 ― 상기 산화물 몰드 층은 하나 또는 그 초과의 구리 인터커넥트들 사이에 배치되고, 상기 몰드 층의 건식 에칭의 프로세스는, 상기 구리 인터커넥트들 중 하나 또는 그 초과의 적어도 일부를 노출시킴 ―;
    상기 프로세싱 시스템에서의 제 2 프로세싱 챔버에서, 진공 하에, 상기 하나 또는 그 초과의 구리 인터커넥트들의 노출된 부분 위에, 등각적으로, 약 2 나노미터 미만의 두께를 갖는 저-k 재료 라이너 층을 증착함으로써, 상기 하나 또는 그 초과의 구리 인터커넥트들 상에 배치된 등각적인 저-k 재료 라이너 층을 형성하는 단계; 및
    진공 하에서, 상기 하나 또는 그 초과의 구리 인터커넥트들 사이에 층 스택을 증착하는 단계
    를 포함하며,
    상기 건식 에칭하는 것 및 상기 저-k 재료 라이너 층을 증착하는 것은, 진공을 파괴시키지 않으면서, 상기 프로세싱 시스템에서 수행되고,
    상기 층 스택은 희생 막 층 및 하나 또는 그 초과의 유동성 저-k 재료 층들을 포함하고, 상기 층 스택을 증착하는 단계는 진공을 파괴시키지 않으면서 상기 프로세싱 시스템에서 수행되는,
    에어 갭 구조를 형성하기 위한 방법.
  9. 삭제
  10. 제 8 항에 있어서,
    상기 저-k 재료 라이너 층은 실리콘 탄소 질화물(SiCN)을 포함하고, 상기 희생 막 층은 탄소를 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  11. 제 8 항에 있어서,
    상기 희생 막 층을 제거하고, 상기 에어 갭 구조를 형성하기 위해, 상기 층 스택을 경화시키는 단계
    를 더 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  12. 제 8 항에 있어서,
    상기 인터커넥트의 상단 부분을 노출시키기 위해, 상기 저-k 재료 라이너 층 및 상기 하나 또는 그 초과의 유동성 저-k 재료 층들 중 제 1 유동성 저-k 재료 층의 부분을 폴리싱(polishing)하는 단계
    를 더 포함하는,
    에어 갭 구조를 형성하기 위한 방법.
  13. 제 8 항에 있어서,
    상기 건식 에칭은, 약 2 mTorr 내지 약 20 mTorr의 압력으로, NF3, NH3, 또는 CxFy 가스를 사용하는,
    에어 갭 구조를 형성하기 위한 방법.
  14. 프로세싱 시스템에서 기판 상에 유전체 구조를 형성하기 위한 방법으로서,
    제 1 프로세싱 챔버에서, 진공 하에, 상기 기판 상의 몰드 층을 건식 에칭하는 단계 ― 상기 몰드 층은 하나 또는 그 초과의 구리 인터커넥트들 사이에 배치되고, 상기 몰드 층의 건식 에칭의 프로세스는, 상기 구리 인터커넥트들 중 하나 또는 그 초과의 적어도 일부를 노출시킴 ―;
    진공 하에서, 상기 제 1 프로세싱 챔버로부터 하나 또는 그 초과의 제 2 프로세싱 챔버들로 상기 기판을 이송하는 단계;
    상기 하나 또는 그 초과의 제 2 프로세싱 챔버들에서, 진공 하에, 상기 기판 상의 상기 하나 또는 그 초과의 구리 인터커넥트들의 노출된 부분 위에, 등각적으로, 라이너 층을 증착함으로써, 상기 하나 또는 그 초과의 구리 인터커넥트들 상에 배치된 등각적인 라이너 층을 형성하는 단계; 및
    상기 하나 또는 그 초과의 제 2 프로세싱 챔버들에서, 진공 하에, 상기 기판 상에 형성된 라이너 층 상에, 하나 또는 그 초과의 유전체 층들 및 희생 막 층을 포함하는 층 스택을 증착하는 단계 ― 상기 하나 또는 그 초과의 유전체 층들은 유동성 저-k 재료 층을 포함하고 상기 희생 막 층 상에 배치됨 ―
    를 포함하는,
    유전체 구조를 형성하기 위한 방법.
  15. 제 14 항에 있어서,
    상기 라이너 층을 증착하는 단계, 및 상기 층 스택을 증착하는 단계는, 별개의 제 2 프로세싱 챔버들에서 수행되는,
    유전체 구조를 형성하기 위한 방법.
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