CN105814678B - 使用处理系统的气隙结构集成 - Google Patents

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Abstract

一种用于在集成层堆叠中形成气隙结构的方法，该方法包括在真空下在处理系统中干蚀刻设置在堆叠上的模具层。模具层设置于一个或多个互连件之间，且模具层的干蚀刻的工艺暴露互连件的至少一部分。该方法还包括在互连件的所暴露的部分上沉积衬垫层。在另一个实施例中，一种用于在集成层堆叠中形成气隙结构的方法，包括在真空下在处理系统中的第一处理腔室中干蚀刻设置在堆叠上的氧化物模具层。该方法还包括在互连件上沉积低‑k材料衬垫层，其中衬垫具有小于约2纳米的厚度。在处理系统中执行本文中公开的方法而没有破坏真空。

Description

使用处理系统的气隙结构集成
【技术领域】
本公开的实施例一般涉及使用集成处理系统形成包括气隙结构的介电层结构。
【背景技术】
集成电路已发展成可在单一芯片上包含数百万个组件(例如，晶体管、电容器、电阻器)的复杂装置。为达成更大的电路密度需求，需要集成电路组件在尺寸上的减小，例如，次微米尺寸，及使用各种材料以制造装置，以达成快得多和好得多的电性能，诸如使用具有较高导电率的材料以形成金属线、使用具有较低电容率(低-k)介电常数的材料作为绝缘层等。对于集成电路制造而言，具有低电阻的金属互连件(诸如铜和铝互连件)提供在集成电路装置上的集成电路组件间的导电路径。大体而言，金属互连件是通过介电块绝缘材料而彼此电隔离。在次微米的尺寸中，电容耦合潜在地发生于邻近的金属互连件之间，此举可能导致串扰和/或电阻-电容(RC)延迟并使集成电路的总体性能劣化。
一种用于形成集成电路组件的垂直及水平互连件的方法是通过镶嵌法或双道镶嵌法。通常地，镶嵌结构具有堆叠于彼此顶部上的介电块绝缘层及导电金属层，诸如低介电常数材料及导电铜层。垂直的互连件(即，通孔)及水平的互连件(即，沟槽)被蚀刻到介电块绝缘层中，且导电金属层接着被填充到通孔和/或沟槽中，并诸如通过化学机械平坦化工艺(CMP)进行平坦化，使得导电金属材料仅留在通孔和/或沟槽中。在镶嵌过程中，可能需要包含一系列的硬模、低-k电介质、蚀刻终止层、气隙等的相当复杂的介电膜堆叠。为获得此种堆叠，在用导电金属材料填充通孔和沟槽之前，通常需要通孔/沟槽光刻、图案化及湿式清洁工艺。
图1描绘了通过传统的氧化物或低-k材料模具湿式蚀刻移除技术所制成的集成层堆叠100，所述技术被用于形成半导体基板101的表面上的互连件结构的至少一部分。集成层堆叠100是由设置在基板101上的低-k介电材料上所沉积的覆盖模具膜(图未示)所制成。模具膜经图案化以选择性地移除部分的模具膜层，以于模具膜层中形成沟槽。阻挡层104沉积在图案化的低-k介电材料106上，且导电材料102沉积在阻挡层104上的沟槽中。阻挡层104被配置成防止导电材料102和邻近的可流动的低-k介电材料106之间的扩散。化学机械平坦化工艺接着被执行以往回抛光模具氧化物及阻挡层104，以暴露导电材料102的顶表面。湿式蚀刻技术移除残余的模具膜，以形成图1中所示的集成层堆叠100。接着，气隙结构110形成于第一可流动低-k材料106和第二可流动低-k材料108之间。
然而，传统的湿蚀刻技术是有问题的，因为用以移除模具层(图未示)的蚀刻剂(诸如氢氟酸(HF)或稀氢氟酸)可能损坏阻挡层104，如区域112中所示。此外，湿式蚀刻可能过度蚀刻或侵蚀导电材料102，如导电材料102是凹陷的区域114中所示。
此外，在模具湿式蚀刻步骤和后续工艺(诸如，气隙形成)之间的在环境条件下的长等待时间可能氧化阻挡层104及导电材料102。因此，需要一种改良的互连件形成工艺，此改良的互连件形成工艺在形成工艺期间不会蚀刻或不会物理地损坏导电材料102及阻挡层104，且将进一步防止导电材料102和阻挡层104的氧化。
【发明内容】
在一个实施例中，一种用于在集成层堆叠中形成气隙结构的方法，包括在真空下在处理系统中干蚀刻设置在该集成层堆叠上的模具层。该模具层设置于一个或多个互连件之间，且该模具层的干蚀刻的工艺暴露该一个或多个互连件的至少一部分。该方法还包括在该一个或多个互连件的所暴露的部分上沉积衬垫层。通常在处理系统中执行本文中公开的方法而没有破坏真空。
在另一个实施例中，一种用于在集成层堆叠中形成气隙结构的方法，包括在真空下在处理系统中的第一处理腔室中干蚀刻设置在该集成层堆叠上的模具层。该模具层设置于一个或多个铜互连件之间，且该模具层的干蚀刻的工艺暴露该一个或多个互连件的至少一部分。该方法还包括在真空下在该处理系统中的第二处理腔室中于该一个或多个互连件的所暴露部分上沉积低-k材料衬垫层，该低-k材料衬垫层具有小于约2纳米的厚度。在处理系统中执行该方法而没有破坏真空。
在又一实施例中，一种用于在处理系统中于基板上形成介电结构的方法包括在真空下在第一处理腔室中于该基板上干蚀刻模具层。该模具层设置于一个或多个铜互连件之间，且该模具层的干蚀刻的工艺暴露该一个或多个互连件的至少一部分。该方法还包括在真空下将该基板从该第一处理腔室传送至第二处理腔室。该方法还包括在真空下在该第二处理腔室中于该基板上的该一个或多个互连件的所暴露部分上沉积衬垫层。该方法还包括在真空下在该第二处理腔室中于该基板上形成的该衬垫层上沉积一个或多个介电层及牺牲层。
【附图说明】
为了可详细理解本公开的上述特征的方式，可通过参照实施例对简要概述于上的本公开的实施例进行更加详细的描述，该等实施例中的一些实施例图示于附图中。然而应注意的是，这些附图仅图示本公开的典型实施例且因此不被视为限制本公开的范围，因为本公开可允许其他等效实施例。
图1示出了集成层堆叠的示意性截面图。
图2示出了处理腔室的示意性截面图。
图3示出了处理腔室的示意性截面图。
图4示出了用于形成包含气隙结构的互连件结构的方法的流程图。图5A-5D示出了在互连件结构形成工艺的不同阶段期间的集成层堆叠的示意性截面图。
图6A-6B示出了在互连件结构形成工艺的不同阶段期间的集成层堆叠的示意性截面图。
图7示出了集成层堆叠的示意性截面图。
图8示出了处理系统的平面图。为了便于理解，已经在可能的地方使用相同的附图标记来指示诸图所共有的相同元件。可构想，一个实施例的元件及特征可有利地并入其他实施例而无需进一步详述。
【具体实施方式】
在以下的说明书中，为了解释的目的，阐述许多特定的细节，以提供对本公开的实施例的透彻理解。在一些例子中，众所周知的结构和装置是以框图形式，而非以细节的方式而显示，以避免模糊本公开的实施例。充分详细地描述该等实施例，以使本领域技术人员能够实施本公开的实施例，且应理解可使用其他实施例，且可在不背离本公开的范围下作出逻辑的、机械的、电的及其他的改变。
于此所述的实施例一般涉及使用处理系统的气隙结构集成方法。更具体地，本公开的实施例涉及整合于处理系统内以用于改良的气隙结构形成工艺的模具层蚀刻工艺及衬垫沉积工艺。本公开的实施例一般涉及使用具有一个或多个处理腔室200、300的处理系统800形成包含气隙结构的含电介质的层结构。处理系统有利地形成含电介质的层结构，而没有在处理系统800中“破坏真空”，且因此处理系统形成电性坚固的结构，因为在含电介质的层结构中的材料在形成工艺期间未被氧化或受到侵蚀。处理系统800和处理腔室200、300的细节将进一步讨论于下。
图4示出了依据本公开的一个实施例的用于形成气隙结构的方法400的流程图。图5A-5D示出了依据本公开的一个实施例的集成层堆叠500的示意性截面图。
参照图4及5A-5D，方法400于框402处通过从集成层堆叠500干蚀刻或移除模具层502而开始。如图5A中所示，集成层堆叠500是包含导电材料504的镶嵌结构，该导电材料504设置在第一低-k介电材料506中。在一个实施例中，导电材料504是诸如铜之类的金属，且第一低-k介电材料506可包括掺碳氧化物或掺碳氧化物的变体，例如，氟化碳、纳米群集二氧化硅(nanoclustering silica，NCS)、介孔氧化物(mesoporous oxides)，或有机“旋涂”材料、BLACK膜层(例如BD1、BD2及BD3，可从加州圣克拉拉市的应用材料有限公司获得)。构想的是，也可依据于此所述的实施例而使用其他合适的低-k介电材料(例如，具有介电常数在约1.5至约5之间的材料)。
第一低-k介电材料506可通过旋涂技术、等离子体增强化学气相沉积(PECVD)、高密度等离子体CVD、混合物理CVD(HPCVD)、中性束增强化学气相沉积(NBECVD)、微波辅助化学气相沉积(CVD)或任何其他适合低-k介电材料沉积技术而沉积。第一阻挡层508设置于第一低-k介电材料506上以防止第一低-k介电材料506中的导电材料504的扩散。第一阻挡层508可包括氮化硅、氮化碳硅(SiCN)或SiOCN。在一个实施例中，阻挡层508可包括蚀刻终止材料，如氮化铝(AlN)，及氮化硅、氮化碳硅(SiCN)或SiOCN的组合。在又一实施例中，阻挡层508可包括具有氮化硅、氮化碳硅(SiCN)或SiOCN的选择性金属帽，如，钴(Co)。
第二低-k介电材料510设置于阻挡层508上。于一个实施例中，第二低-k介电材料可包括列于以上用于第一低-k介电材料510的任何材料或材料的组合。此外，第二低-k介电材料510可通过列于以上用于第一低-k介电材料510的任何技术而沉积。导电材料504形成设置于第二低-k介电材料510上的一个或多个互连件512。在一个实施例中，第二阻挡层534设置于互连件512和相邻的第二低-k介电材料510及模具层502之间。显示于图5A中的第二阻挡层534可包括与第一阻挡层508相同的材料或诸如钽或氮化钽之类的阻挡材料，或对铜可成为阻挡的任何其他材料(如，锰(Mn)、氮化锰(MnN)、钨(W))，或由上述材料的组合所形成的任何材料。在一个实施例中，互连件512包含侧壁514和顶壁516。
如图5B中所示，设置在互连件512(图5A)之间的图案化模具层502被选择性地蚀刻，以在第一低-k介电材料506中形成开放沟槽524。在一个实施例中，模具层502是牺牲氧化物，诸如二氧化硅(SiO2)(由四乙基硅氧烷(tetraethyl orthosilicate，TEOS)前驱物所形成)、硅烷(SiH4)，或例如由有机前驱物所形成的任何其他硅基氧化物。在其他实施中，模具层为超低-k材料，诸如碳、BLACK膜层(例如BD1、BDII及BD3，可从加州圣克拉拉市的应用材料有限公司获得)。构想的是，也可依据于此所述的实施例而使用其他合适的低-k介电材料(例如，具有介电常数在约1.5至约3之间的材料)。
在一个示例中，使用NF3、NH3或CxFy气体，在约2mTorr至约20mTorr的处理压力，在约10℃至约80℃的温度及13.56MHz的RF功率的约0.2至约2.0kW的功率下执行干蚀刻处理以移除模具层502。与传统的湿蚀刻相较，干蚀刻模具层502并未各向同性地蚀刻，且因此损坏邻近的结构，即，过度蚀刻或侵蚀导电材料504并损坏第二阻挡层534。因此，减少或防止导电材料504扩散到形成在导电材料上的相邻膜内的情形，如此一来保护了集成层堆叠500的电性质和完整性。虽然单个层通孔显示于图5A-5D中，但在一个实施例中，在干蚀刻模具层502之前，使用隔断掩模以防止毗邻下一个层通孔的后续气隙形成。
尽管于此讨论一种特定的集成层堆叠结构，但构想的是，在框402处的对模具层502的干蚀刻可对适合于后续气隙结构形成的任何集成层堆叠执行。本领域普通技术人员将理解，在框402处使用的蚀刻化学是基于模具层502的成分和厚度而选择及调整的。大体而言，选择用于蚀刻模具层502的干蚀刻工艺以使得该干蚀刻工艺显著地减少或防止蚀刻或氧化用于形成互连件512的材料，并因此帮助维持互连件512的完整性和结构。
干蚀刻工艺腔室示例
于框402中执行的干蚀刻工艺可在处理系统800中的腔室200中(见图8)执行。图2为说明性的处理腔室200的截面图，该处理腔室200被配置成从集成层堆叠干蚀刻或移除材料。干蚀刻可包括各向异性蚀刻、各向同性蚀刻或上述蚀刻的组合。腔室200尤其适合于干蚀刻模具层502。适合实施一个或多个实施例的处理腔室200可包括(但不限于)FRONTIERTM处理腔室及SiCoNiTM处理腔室(两者皆可从加州圣克拉拉市的应用材料有限公司获得)。应注意，可从其他制造商获得的其他真空处理腔室也可适于实施本实施例。
处理腔室200提供对基板表面的热处理和等离子体处理两者而没有破坏真空。在一个实施例中，处理腔室200包括腔室主体212、盖组件240及支撑组件280。盖组件240设置于腔室主体212的上端处，且支撑组件280至少部分地设置于腔室主体212内。
腔室主体212包括形成于腔室主体212的侧壁中的狭缝阀开口214，以提供对处理腔室200内部的进出。选择性地打开及关闭狭缝阀开口214，以允许通过外部基板传送机械手(图未示)而进出腔室主体212的内部。
在一个或多个实施例中，腔室主体212包括形成于腔室主体212中的通道215，以用于使热传送流体流经该通道215。热传送流体可以是加热流体或冷却剂，且热传送流体被用于在处理期间控制腔室主体212的温度。
腔室主体212可进一步包括衬垫220，该衬垫220围绕支撑组件280。衬垫220是可移除的以供维修和清洁。衬垫220可由诸如铝之类的金属、陶瓷材料，或任何其他工艺兼容的材料所制成。在一个或多个实施例中，衬垫220包括形成在衬垫220中的一个或多个孔径225和泵送通道229，该泵送通道229与真空口231流体连通。孔径225提供用于气体进入泵送通道229内的流动路径，所述孔径225为处理腔室200内的气体至真空口231提供出口。
包括真空泵230和节流阀232的真空系统被耦接至真空口231，以调节通过处理腔室200的气体的流动。真空泵230被耦接至设置在腔室主体212中的真空口231，且因此与形成在衬垫220内的泵送通道229流体连通。
盖组件240包括至少两个堆叠的组件，该至少两个堆叠的组件被配置成于它们之间形成等离子体容积或腔。在一个实施例中，盖组件240包括垂直设置在第二电极245(“下电极”)上的第一电极243(“上电极”)，从而于该第一电极243和第二电极245之间限定等离子体容积或腔250。第一电极243连接至诸如RF功率供应器之类的功率源252，且第二电极245连接至地，从而在两个电极243、245之间形成电容。
在一个实施例中，盖组件240包括一个或多个气体入口254(仅显示一个)，该一个或多个气体入口254至少部分地形成于第一电极243的上段256内。气体入口254在气体入口254的第一端处与等离子体腔250流体连通，并且在气体入口254的第二端处耦接至一个或多个上游气体源和/或其他气体输送组件，诸如气体混合器。
在一个或多个实施例中，第一电极243具有限定等离子体腔250的边界的扩展段255。在一个或多个实施例中，扩展段255是环形构件。在一个或多个实施例中，扩展段255类似于倒立的截锥或“漏斗”。在一个或多个实施例中，扩展段255的内表面257从扩展段255的上部分向下部分逐渐倾斜。在进入支撑组件280上的处理区域261内之前，产生于等离子体腔250中的等离子体被限定于盖组件240中，在处理期间基板(图未示)设置在支撑组件280上。盖组件240可被视为远程等离子体源，因为等离子体是远离处理区域261而产生的。在一个或多个实施例中，各种工艺/载体气体可经由气体源251被传送至处理区域261。这些工艺/载体气体未被激发以形成等离子体，且可经由气体源251被引入处理区域261中。
扩展段255与气体入口254流体连通，且两个气体入口254可设置在扩展段255的相对侧处，以产生漩流模式或“涡”流进入扩展段255中，进而帮助混合等离子体腔250内的气体。
盖组件240可进一步包括邻近第二电极245的分配板270及区隔板275。第二电极245、分配板270及区隔板275可堆叠并设置在连接至腔室主体212的盖缘278上。盖缘278可包括嵌入的通道或通路279，用以循环热传送介质。
在一个或多个实施例中，第二电极或顶板245可包括形成在等离子体腔250下方的多个气体通路或孔径265，以允许来自等离子体腔250的气体流过该多个气体通路或孔径265。分配板270为基本上盘形的且还包括多个孔径272或通道，以通过该多个孔径272或通道分配气体流。
在一个或多个实施例中，分配板270包括一个或多个嵌入的通道或通路274，用以容纳加热器或加热流体，以提供对盖组件240的温度控制。
区隔板275可任选地设置于第二电极245和分配板270之间。区隔板275被可移除地安装至第二电极245的下表面。区隔板275可与第二电极245良好热接触和电接触。在一个或多个实施例中，可使用螺栓或类似的紧固件将区隔板275耦接至第二电极245。区隔板275也可被用螺纹拧紧到或用螺丝拧紧到第二电极245的外直径上。区隔板275包括多个孔径276以提供从第二电极245至分配板270的多个气体通路。
支撑组件280可包括支撑构件285，以支撑用于在腔室主体212内处理的基板。支撑构件285可通过轴287而耦接至升降机构283，该轴287延伸穿过形成在腔室主体212的底表面中的位于中央的开口214。升降机构283可通过波纹管288而柔性地密封至腔室主体212，该波纹管288防止从轴287周围的真空泄漏。升降机构283允许支撑构件285在腔室主体212内于处理位置和较低的传送位置之间垂直地移动。在一个实施例中，支撑构件285包括由硅或陶瓷材料(举例来说)所制成的可移除的顶板290，以减少基板的背侧污染。
在一个或多个实施例中，基板(图未示)可使用真空夹盘或静电夹盘而被固定至支撑构件285。静电夹盘通常包括围绕电极281的至少介电材料，该电极281可位于支撑构件285上或形成为支撑构件285的整体部分。在一个实施例中，电极281被耦接至多个RF偏压功率源284、286。双RF偏压功率源284、286通过匹配电路289被耦接至电极281。RF偏压功率源284、286通常能够产生具有从约50kHz至约200MHz的频率及约0Watt与约5000Watt之间的功率的RF信号。附加的偏压功率源可被耦接至电极281，以根据需要控制等离子体的特性。
支撑组件280的温度可由循环通过流体通道298的流体而控制，该流体通道298嵌入于支撑构件285的主体中。
可使用系统控制器(图未示)来调节处理腔室200的操作。系统控制器可在存储于计算机的存储器上的计算机程序的控制下操作。计算机程序可包括使得于下所述的工艺能够在处理腔室200中被执行的指令。举例来说，计算机程序可指定工艺排序及时序、气体的混合、腔室压力、RF功率电平、基座定位、狭缝阀开启及关闭、基板冷却和特定工艺的其它参数。
回头参照图4及5A-5D，在框404处，方法400包括在处理系统800中的腔室300中于互连件512上沉积衬垫520。可通过原子层沉积(ALD)、CVD、HPCVD、高密度等离子体CVD、远程等离子体CVD、微波辅助CVD、NBECVD或等离子体增强原子层沉积(PEALD)沉积衬垫520，其中术语ALD、CVD、HPCVD、NBECVD、PEALD涉及反应物或前驱物的顺序引入以在基板结构上沉积层，或任何其他合适的沉积工艺。在图5B中所示的实施例中，衬垫520是通过ALD工艺在互连件512的侧壁514和顶壁516上沉积的保形衬垫。
在一个实施例中，衬垫520是介电衬垫，所述介电衬垫被配置成防止互连件512的氧化并最小化相邻互连件512(例如，镶嵌迹线)之间的电容耦合。在一个实施例中，互连件512之间的所期望电容通过选择具有低介电常数的衬垫材料而达成。举例来说，衬垫是选自包括碳化物、氮化物及硅烷(诸如氮碳化硅(SiCN))或其任意合适的组合的介电材料，和/或其他有用的低介电常数材料。在一个例子中，于框404处执行的衬垫沉积工艺包括以约3.7Torr的处理压力，以约350℃的温度，以13.56MHz的RF功率的约700W的功率提供三甲基硅烷气体达约10秒钟，以沉积约的SiCN材料。
在另一实施例中，通过以小于约4纳米的厚度(例如小于约2纳米，或小于约1纳米)，但在厚度上大于至少单分子层沉积具有更传统的介电常数的衬垫520来实现所期望的电容。在一个实施例中，衬垫520是选自诸如氮化硅(SiN)或氮化铝(AlN)，或其任何其它合适的组合的传统介电材料，和/或其他有用的介电材料。在一个例子中，执行于框404处的衬垫沉积工艺包括以约3.5Torr的处理压力，以约350℃的温度，以13.56MHz的RF功率的约75W的功率提供SiH4或NH3气体达约5秒，以沉积约的SiN材料。在又一实施例中，可通过最理想的衬垫材料及厚度的组合来实现所期望的电容。
衬垫沉积腔室示例
执行于框404中的衬垫沉积工艺可在类似于图3中所示的腔室300的腔室中执行。大体而言，腔室300适合用以在集成层堆叠上沉积衬垫，并且包括气体输送设备330，该气体输送设备330被适配用于诸如ALD、CVD、HPCVD、PEALD、PEVD、微波辅助CVD或NBECVD之类的循环沉积。前驱物的顺序引入可被重复，以沉积多个薄层，以将保形层形成至所需厚度。
处理腔室300包括腔室主体82，腔室主体82具有侧壁84和底部86。侧壁84可包括耦接至流体源303的流体通道301，用以加热及冷却侧壁。位于处理腔室300中的狭缝阀88为机械手(图未示)输送基板90及从处理腔室300取回基板90提供通路。
基板支撑件92在处理腔室300中于基板接收表面91上支撑基板90。基板支撑件92被安装至升降马达314，以升高及降低基板支撑件92和设置在基板支撑件92上的基板90。基板支撑件92可被加热以增加设置在基板支撑件92上的基板90的温度。气体输送设备330被设置在腔室主体82的上部分处，以提供诸如工艺气体和/或净化气体之类的气体至腔室80。真空系统378与泵送通道379连通，以从处理腔室300排出任何所需的气体，并帮助维持处理腔室300中的所需压力。
在一个实施例中，处理腔室300允许工艺气体和/或净化气体经由气体输送设备330相对于基板90的平面垂直地(即，90度)进入处理腔室300。因此，基板90的表面被对称地暴露于气体，从而允许基板上的均匀膜形成。
在一个实施例中，气体输送设备330包括处理腔室盖370。腔室盖370包括自腔室盖370的中央部分延伸的扩展通道334，及从扩展通道334延伸至腔室盖370的周边部分的底表面360。扩展通道334具有气体入口336A、336B，以从两对类似的阀342A/352A、342B/352B提供气体流。
在一个配置中，阀342A、342B被耦接至单独的前驱物气体源且可被耦接至相同的净化气体源。举例来说，阀342A被耦接至第一前驱物气体源338且阀342B被耦接至第二前驱物气体源339，且两个阀342A、342B被耦接至净化气体源340。每一阀342A、342B包括输送线343A、343B，该输送线343A、343B具有阀座组件344A、344B，且每一阀352A、352B包括净化线345A、345B，该净化线345A、345B具有阀座组件346A、346B。输送线343A、343B与第一和第二前驱物气体源338、339连通，且输送线343A、343B与扩展通道334的气体入口336A、336B连通。输送线343A、343B的阀座组件344A、344B控制前驱物气体从前驱物气体源338、339至扩展通道334的流动。净化线345A、345B与净化气体源340连通，并在阀342A、342B的阀座组件344A、344B下游与输送线343A、343B相交。净化线345A、345B的阀座组件346A、346B控制净化气体从净化气体源340至输送线343A、343B的流动。阀342A、342B的输送线343A、343B可经由气体导管350A、350B被耦接至气体入口336A、336B。气体导管350A、350B可与阀342A、342B集成，或可与阀342A、342B分离。
扩展通道334包括具有内直径的通道，该内直径从帽372的上部分至扩展通道334的下部分而增加，扩展通道334的下部分毗邻处理腔室盖370的底表面360。大体而言，较大的气体流将需要较大直径的扩展通道。
上述处理腔室300可通过诸如控制器380之类的基于处理器的系统控制器而控制。控制器380可在存储于计算机的存储器上的计算机程序的控制下操作。计算机程序可包括使得于下所述的工艺能够在处理腔室300中被执行的指令。
回头参照图4及5A-5D，在框406处，方法400包括在衬垫520上形成气隙结构526，衬垫520形成于集成层堆叠500中。在一个实施例中，气隙结构526是通过在衬垫520上且在框402中形成的沟槽524内使用一个或多个可流动的CVD工艺以沉积层堆叠而形成，该层堆叠包括第一可流动的低-k材料528、牺牲膜530及第二可流动的低-k材料532。在一个实施例中，第一及第二可流动的低-k材料528及532是掺碳氧化物或掺碳氧化物的变体，例如，氟化碳、NCS、介孔氧化物(mesoporous oxides)，或有机“旋涂”材料，且牺牲膜530包括碳(C)或聚合的碳-氢膜。在一个实施例中，衬垫520有利地保护铜互连件512免受牺牲碳膜530的侵害。在替代实施例中，气隙结构526是通过在衬垫520上且在框402中形成的沟槽524内使用一个或多个可流动的CVD工艺以沉积层堆叠而形成，该层堆叠仅包括牺牲膜530及第二可流动的低-k材料532。
在一个实施例中，第一及第二可流动的低-k材料528、532及牺牲膜530随后通过UV或热处理而固化，以移除牺牲膜530，并因此形成气隙结构526。然而，在层堆叠仅包括牺牲膜530和第二可流动的低-k材料532的实施例中，仅牺牲膜530和第二可流动的低-k材料532通过UV或热处理而固化，以移除牺牲膜530，并因此形成气隙结构526。在一个实施例中，第一及第二可流动的低-k材料528、532及牺牲膜530可在低于约400℃的温度，在UV光下，使用诸如氦或氩之类的惰性气体进行固化。
在一个实施例中，第二可流动的低-k材料532例如通过化学机械抛光工艺而往回抛光，以抛光衬垫520的一部分，并暴露互连件512的顶壁516。可在执行后续工艺(例如覆盖低-k材料沉积)之前将阻挡层(图未示)沉积在顶壁516上。在另一个实施例中，可流动的低-k材料532仅被部分地往回抛光，且在执行后续工艺(例如覆盖低-k材料沉积)之前衬垫520未被抛光。因此，在顶壁516上的未抛光的衬垫520可被用作阻挡层，以防止互连件512和覆盖低-k之间的扩散。
图6A-6B示出了依据于此所描述的另一实施例的集成层堆叠600的示意性截面图。集成层堆叠600类似于集成层堆叠500。形成集成层堆叠600的过程包括执行如上所讨论的操作402-404。然而，在方法400的此实施例中，框406包括在集成层堆叠600中形成气隙结构602。气隙结构602是通过沉积层堆叠而形成，该层堆叠包括牺牲膜530和封顶层604。通过首先在衬垫520上且在沟槽524中以CVD工艺(例如，PECVD)沉积牺牲膜530而形成层堆叠。牺牲膜530可包括如以上关于集成层堆叠500所讨论的材料。接着，通过CVD工艺(例如，PECVD)在牺牲膜530上沉积封顶层604。在一个实施例中，封顶层为多孔材料，诸如SiOCH。封顶层604及牺牲膜530随后通过UV或热处理进行固化，以移除牺牲膜530，并因此形成气隙结构602。
图7示出了依据又一实施例的集成层堆叠700的示意性截面图。集成层堆叠700类似于集成层堆叠500，然而，于框402处干蚀刻模具层502之后，非保形衬垫702在框404处沉积于沟槽524中。非保形衬垫702的材料类似于衬垫520的材料，然而，非保形衬垫702经沉积以在衬垫702内形成空隙气隙结构704。空隙气隙结构704是通过在顶壁516附近以较快速率，且在互连件512的侧壁514附近以较慢速率沉积衬垫702，并且在沟槽524被填充之前在顶壁516附近“夹断(pinching off)”沉积来由传统技术形成。
处理系统示例
图8示出了处理系统800的平面图。在一个实施例中，方法400的框402及404，及框406的至少一部分是执行于处理系统800中。处理系统800是包括腔室200及300的集成群集工具。在一个实施例中，处理系统800包括耦接至第一传送腔室804的多个第一处理腔室802。在一个实施例中，第一处理腔室802为腔室200，也即，用于干蚀刻，且在方法400的框402处的干蚀刻执行于腔室200中。第一传送腔室804也耦接至一个或多个第一负载锁定腔室806。第一传送腔室804具有居中设置的传送机械手(图未示)，以用于在处理腔室802和第一负载锁定腔室806之间传送基板。处理系统800还包括耦接至第二传送腔室810的多个第二处理腔室808。在一个实施例中，第二处理腔室808包括用于衬垫沉积的腔室，诸如腔室300，且执行于框404处的衬垫520沉积和执行于框406处的层堆叠沉积工艺执行于腔室300中。一个此种合适的腔室可以是来自加州圣克拉拉市应用材料公司的CENTINELTM腔室。
第二处理腔室808还包括用于层堆叠沉积的腔室。举例来说，第一和第二可流动的低-k材料528、532是在第一处腔室802中沉积，而牺牲膜530是在第二处理腔室808中沉积。在另一个实施例中，封顶层604和牺牲层530是在相同的处理腔室808中沉积。一个此种合适的腔室可以是可从加州圣克拉拉市应用材料公司获得的ETERNATM腔室。第二传送腔室810还具有居中设置的传送机械手(图未示)，以用于在处理腔室808和第一负载锁定腔室806之间传送基板。工厂接口812通过第二负载锁定腔室814连接至第一传送腔室804。工厂接口812被耦接至在第二负载锁定腔室814的相对侧上的一个或多个舱816。舱816通常为前开式标准舱(front opening unified pods，FOUP)，所述前开式标准舱可从清洁室侧进入。虽然第一处理腔室802被示为腔室200且第二处理腔室808被示为腔室300，但可构想的是，可使用腔室的任意组合来以最小的等待时间最大化基板的产量。
在一个实施例中，处理系统800为或平台，两者皆可从加州圣克拉拉市应用材料公司获得。应注意，可从其他制造商获得的其他处理系统也可适于实施于此所述的一个或多个实施例。
框402及404的干蚀刻及衬垫沉积工艺，及框406的层堆叠沉积工艺执行于处理系统800中而“没有破坏真空”。如本文内所使用的“没有破坏真空”指的是在从一个腔室(例如腔室200)的真空环境至第二腔室(例如腔室300)的真空环境之间传送集成层堆叠500，同时维持真空压力且没有将集成层堆叠500暴露至周围环境的过程。在周围环境中，集成层堆叠500可能被暴露至机械及化学污染物(诸如颗粒、湿气、氧气及类似物)，机械及化学污染物可能损坏所制造的介电层结构，且可能在传送时在每一层之间形成非期望的界面层(例如自然氧化物)。因此，在处理系统800中执行方法400而没有破坏真空有利地：(i)最小化集成层堆叠500的等待时间；及(ii)防止在框402的干蚀刻和框404的衬垫520沉积之间的互连件512的氧化，及防止在框404的衬垫沉积和框406的气隙结构形成中的层堆叠沉积之间的衬垫520的氧化。
尽管前面部分是关于本公开的实施例，但可构思其他和进一步的实施例而没有背离本公开的基本范围，且本公开的范围是由以上的权利要求书所决定。

Claims (20)

1.一种用于在集成层堆叠中形成气隙结构的方法，包括以下步骤：
在真空下在处理系统中干蚀刻设置在所述集成层堆叠上的模具层，其中所述模具层设置于一个或多个铜互连件之间，且所述模具层的干蚀刻暴露所述一个或多个铜互连件的至少一部分；以及
在由所述干蚀刻暴露的所述一个或多个铜互连件的所暴露的部分上沉积保形衬垫层，其中在维持真空的情况下在所述处理系统中执行所述干蚀刻的步骤及沉积所述保形衬垫层的步骤。
2.如权利要求1所述的方法，进一步包括以下步骤：
在真空下于所述一个或多个铜互连件上沉积层堆叠，其中所述层堆叠包括第一可流动的低-k材料层、牺牲膜层及第二可流动的低-k材料层，且其中在维持真空的情况下在所述处理系统中执行沉积所述层堆叠的步骤。
3.如权利要求2所述的方法，进一步包括以下步骤：
固化所述层堆叠以移除所述牺牲膜层并形成气隙结构。
4.如权利要求1所述的方法，其中所述模具层为硅基氧化物或低-K材料。
5.如权利要求1所述的方法，其中所述保形衬垫层包括选自由碳化物、氮化物和硅烷所组成的组中的介电材料。
6.如权利要求2所述的方法，其中所述第一和第二可流动的低-k材料层包括掺碳氧化物、氟化碳、纳米群集二氧化硅、介孔氧化物，或有机“旋涂”材料。
7.如权利要求2所述的方法，其中牺牲层包括碳或聚合的碳-氢材料。
8.如权利要求1所述的方法，进一步包括以下步骤：
在真空下于所述一个或多个铜互连件上沉积层堆叠，其中所述层堆叠包括牺牲膜层及可流动的低-k材料层，且其中在维持真空的情况下在所述处理系统中执行沉积所述层堆叠的步骤。
9.如权利要求8所述的方法，进一步包括以下步骤：
固化所述层堆叠以移除所述牺牲膜层并形成气隙结构。
10.一种用于在集成层堆叠中形成气隙结构的方法，包括以下步骤：
在真空下在处理系统中的第一处理腔室中干蚀刻设置在所述集成层堆叠上的氧化物模具层，其中所述氧化物模具层设置于一个或多个铜互连件之间，且所述模具层的干蚀刻的工艺暴露所述一个或多个铜互连件的至少一部分；以及
通过在真空下在所述处理系统中的第二处理腔室中于所述一个或多个铜互连件的所暴露的部分上保形地沉积具有小于约2纳米的厚度的低-k材料衬垫层来形成设置在所述一个或多个铜互连件上的保形低-k材料衬垫层，其中在维持真空的情况下在所述处理系统中执行所述干蚀刻的步骤及沉积所述低-k材料衬垫层的步骤。
11.如权利要求10所述的方法，进一步包括以下步骤：
在真空下在所述处理系统中的第二处理腔室中于所述一个或多个铜互连件上沉积层堆叠，其中所述层堆叠包括第一可流动的低-k材料层、牺牲膜层及第二可流动的低-k材料层，且其中在维持真空的情况下在所述处理系统中执行沉积所述层堆叠的步骤。
12.如权利要求11所述的方法，其中所述保形低-k材料衬垫层包括氮化碳硅(SiCN)且所述牺牲膜层包括碳。
13.如权利要求11所述的方法，进一步包括以下步骤：
固化所述层堆叠以移除所述牺牲膜层并形成所述气隙结构。
14.如权利要求13所述的方法，进一步包括以下步骤：
抛光所述第一可流动的低-k材料层和所述保形低-k材料衬垫层的一部分，以暴露所述互连件的顶部分。
15.如权利要求10所述的方法，其中所述干蚀刻以约2mTorr至约20mTorr的压力使用NF3、NH3或CxFy气体。
16.如权利要求10所述的方法，进一步包括以下步骤：
在真空下于所述一个或多个铜互连件上沉积层堆叠，其中所述层堆叠包括牺牲膜层及可流动的低-k材料层，且其中在维持真空的情况下在所述处理系统中执行沉积所述层堆叠的步骤。
17.如权利要求14所述的方法，进一步包括以下步骤：
部分地抛光所述第一可流动的低-k材料层的一部分，其中未抛光所述保形低-k材料衬垫层。
18.如权利要求10所述的方法，其中使用原子层沉积、化学气相沉积、混合等离子体化学气相沉积、等离子体增强化学气相沉积、等离子体增强原子层沉积、微波辅助化学气相沉积或中性束增强化学气相沉积来执行沉积低-k材料衬垫层的步骤。
19.一种用于在处理系统中于基板上形成介电结构的方法，包括以下步骤：
在真空下在第一处理腔室中于所述基板上干蚀刻模具层，其中所述模具层设置于一个或多个铜互连件之间，且所述模具层的干蚀刻的工艺暴露所述一个或多个铜互连件的至少一部分；
在真空下将所述基板从所述第一处理腔室传送至一个或多个第二处理腔室；
通过在真空下在所述一个或多个第二处理腔室中于所述基板上的所述一个或多个铜互连件的所暴露部分上保形地沉积衬垫层来形成设置在所述一个或多个铜互连件上的保形衬垫层；以及
在真空下在所述一个或多个第二处理腔室中于所述基板上形成的所述衬垫层上沉积一个或多个介电层及牺牲层。
20.如权利要求19所述的方法，其中在单独的第二处理腔室中执行沉积衬垫层的步骤及沉积一个或多个介电层的步骤。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
EP3353803A4 (en) * 2015-09-23 2019-04-24 Intel Corporation ULTRADÜNNE DIELECTRIC HELMET LAYER FOR MASKLESS AIR SPLICE AND REPLACEMENT ILD PROCESSES
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US9349687B1 (en) 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect
US9887128B2 (en) 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9553019B1 (en) 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
EP3539154A4 (en) 2016-11-08 2020-06-03 Applied Materials, Inc. GEOMETRIC CONTROL OF PRESSURE COLUMNS FOR SAMPLE APPLICATIONS
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
US10770349B2 (en) 2017-02-22 2020-09-08 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
US10636659B2 (en) 2017-04-25 2020-04-28 Applied Materials, Inc. Selective deposition for simplified process flow of pillar formation
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
WO2018227110A1 (en) * 2017-06-10 2018-12-13 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TWI719316B (zh) 2017-06-12 2021-02-21 美商應用材料股份有限公司 利用鎢氧化還原之無縫鎢填充
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
WO2019035920A1 (en) * 2017-08-18 2019-02-21 Tel Fsi, Inc. APPARATUS FOR SPRAYING CRYOGENIC FLUIDS
WO2019046402A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR GENERATING SELF-ALIGNED INTERCONNECTION HOLES
US10510602B2 (en) 2017-08-31 2019-12-17 Mirocmaterials LLC Methods of producing self-aligned vias
US10600688B2 (en) 2017-09-06 2020-03-24 Micromaterials Llc Methods of producing self-aligned vias
JP2019106538A (ja) 2017-12-07 2019-06-27 マイクロマテリアルズ エルエルシー 制御可能な金属およびバリアライナー凹部のための方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US20190206718A1 (en) 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
TW201939628A (zh) 2018-03-02 2019-10-01 美商微材料有限責任公司 移除金屬氧化物的方法
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10790191B2 (en) 2018-05-08 2020-09-29 Micromaterials Llc Selective removal process to create high aspect ratio fully self-aligned via
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
WO2019236350A1 (en) 2018-06-08 2019-12-12 Micromaterials Llc A method for creating a fully self-aligned via
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) * 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11004687B2 (en) 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11643724B2 (en) * 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI819233B (zh) * 2019-08-15 2023-10-21 美商應用材料股份有限公司 非共形膜的選擇性蝕刻臨界尺寸控制
KR20210021420A (ko) 2019-08-16 2021-02-26 삼성전자주식회사 저유전체 물질 층을 포함하는 반도체 소자 형성 방법
US11482447B2 (en) * 2020-07-08 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated chip having a cavity between metal features
CN111933688B (zh) * 2020-09-18 2021-02-09 晶芯成(北京)科技有限公司 一种半导体结构及其制备方法
TWI801058B (zh) * 2021-12-23 2023-05-01 明遠精密科技股份有限公司 一種複合式電漿源及其運作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505834A (zh) * 2001-02-28 2004-06-16 国际商业机器公司 包含多层旋涂多孔介电质的低k互连结构
CN1825583A (zh) * 2005-01-18 2006-08-30 国际商业机器公司 多级互连结构及在IC晶片上形成Cu互连的方法
CN103380494A (zh) * 2011-02-22 2013-10-30 瓦里安半导体设备公司 三维结构的离子辅助等离子处理

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6815329B2 (en) * 2000-02-08 2004-11-09 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US6406975B1 (en) * 2000-11-27 2002-06-18 Chartered Semiconductor Manufacturing Inc. Method for fabricating an air gap shallow trench isolation (STI) structure
US6642151B2 (en) 2002-03-06 2003-11-04 Applied Materials, Inc Techniques for plasma etching silicon-germanium
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
EP1398831A3 (en) * 2002-09-13 2008-02-20 Shipley Co. L.L.C. Air gaps formation
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
KR100817088B1 (ko) 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
US7879683B2 (en) 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US7666754B2 (en) * 2007-10-18 2010-02-23 Tokyo Electron Limited Method and system for forming an air gap structure
US20100051578A1 (en) * 2008-09-04 2010-03-04 Shuo-Che Chang Method for fabricating an integrated circuit
US8557712B1 (en) * 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
JP2010165864A (ja) * 2009-01-15 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011165876A (ja) * 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8288268B2 (en) * 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20130092884A (ko) 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 소자의 배선 구조체 및 제조 방법
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
KR102002815B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1505834A (zh) * 2001-02-28 2004-06-16 国际商业机器公司 包含多层旋涂多孔介电质的低k互连结构
JP2005500669A (ja) * 2001-02-28 2005-01-06 インターナショナル・ビジネス・マシーンズ・コーポレーション 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造
CN1825583A (zh) * 2005-01-18 2006-08-30 国际商业机器公司 多级互连结构及在IC晶片上形成Cu互连的方法
CN103380494A (zh) * 2011-02-22 2013-10-30 瓦里安半导体设备公司 三维结构的离子辅助等离子处理

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Publication number Publication date
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