JP2005500669A - 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造 - Google Patents

多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造 Download PDF

Info

Publication number
JP2005500669A
JP2005500669A JP2002570286A JP2002570286A JP2005500669A JP 2005500669 A JP2005500669 A JP 2005500669A JP 2002570286 A JP2002570286 A JP 2002570286A JP 2002570286 A JP2002570286 A JP 2002570286A JP 2005500669 A JP2005500669 A JP 2005500669A
Authority
JP
Japan
Prior art keywords
dielectric
wiring structure
layer
stop layer
inorganic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2002570286A
Other languages
English (en)
Other versions
JP4166576B2 (ja
Inventor
ゲーツ、スティーヴン、マコネル
ヘドリック、ジェフリー、カーティス
ニッタ、サトヤナラヤナ、ヴィー
プルショータマン、サムパス
タイバーグ、クリスティー、センスニック
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
International Business Machines Corp
Original Assignee
International Business Machines Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by International Business Machines Corp filed Critical International Business Machines Corp
Publication of JP2005500669A publication Critical patent/JP2005500669A/ja
Application granted granted Critical
Publication of JP4166576B2 publication Critical patent/JP4166576B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76835—Combinations of two or more different dielectric layers having a low dielectric constant
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76807—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures
    • H01L21/76811—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics for dual damascene structures involving multiple stacked pre-patterned masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

【課題】その中にマイクロトレンチを含まない低誘電体層間絶縁膜金属導体配線構造およびそのような構造の形成方法を提供する。
【解決手段】導体抵抗に対する制御は、第１の原子組成を有する多孔性の低誘電体層間絶縁膜の線とバイア誘電体層との間に位置する第２の原子組成を有する埋込みエッチング停止層により行われる。本発明の配線構造は、また、二重波形模様タイプの配線構造を形成する際に助けになるハードマスクを含む。第１および第２の組成は、エッチング選択性が少なくとも１０：１またはそれ以上になるように選択され、特定の原子組成および他の発見できる量を有する多孔性の低誘電体層間絶縁膜有機材料または無機材料の特定のグルーブから選択される。

Description

【技術分野】
【０００１】
本発明は、高速マイクロプロセッサ、特定用途向け集積回路（ＡＳＩＣ）、および他の高速集積回路（ＩＣ）用の配線構造に関する。
【背景技術】
【０００２】
本発明は、回路速度が向上し、導体抵抗の値が正確であり、製造コストが安い、低誘電率の（すなわち、ｌｏｗ−ｋ（低誘電体層間絶縁膜））配線構造を提供する。本発明の構造は、従来技術の従来の構造と比較すると、実効誘電率が低く、金属線の抵抗に対する制御が改善されていて製造コストが安い。
【０００３】
約３．５またはそれ以下の誘電率を有する多くの低誘電体層間絶縁膜（ｌｏｗ−ｋ ｄｉｅｌｅｃｔｒｉｃ）に二重波形模様の銅の配線構造を加えたものは周知である。例えば、２０００年６月５〜７日付けの、ＩＥＥＥ電子デバイス協会の国際相互接続技術会議の議事録の２６１〜２６３ページ掲載の、Ｒ．Ｄ．Ｇｏｌｄｂｌａｔｔ他の論文「ｌｏｗ−ｋ（低誘電体層間絶縁膜）による高性能０．１３＿ｍ銅ＢＥＯＬ技術」（Ａ Ｈｉｇｈ Ｐｅｒｆｏｒｍａｎｃｅ ０．１３＿ｍ Ｃｏｐｐｅｒ ＢＥＯＬ Ｔｅｃｈｎｏｌｏｇｙ ｗｉｔｈ Ｌｏｗ−Ｋ Ｄｉｅｌｅｃｔｒｉｃ）を参照されたい。従来技術の配線構造体の製造中、（金属充填および化学的機械的研磨（ＣＭＰ）の後で）金属導体になるトレンチの深さは、多くの場合うまく制御することができないので、トレンチはマイクロトレンチと呼ばれる形になる。図１は、マイクロトレンチを含む従来の配線構造の絵画的図面である。より詳細に説明すると、図１の配線構造は、基板１０、低誘電体層間絶縁膜（ｌｏｗ−ｋ ｄｉｅｌｅｃｔｒｉｃ）１２、および拡散バリヤ・ライナー１６を含む金属で充填された導体領域１４を備える。図の右側の金属で充填された導体領域は、マイクロトレンチ１８を含んでいることに留意されたい。
【０００４】
トレンチをエッチングするためには、トレンチの深さを制御する時間と一緒に、指定時刻に作動するように仕組んだ反応性イオン・エッチング（ＲＩＥ）プロセスが使用される。エッチング速度およびトレンチのプロファイルの形の両方は、通常、ウェーハを横切るトレンチの幅（特徴サイズ）により変化し、トレンチの深さを大きく変動させ、そのため、金属導体の抵抗が大きく変動する。エッチング速度および特徴形状のこれらの変動は、時間により（日により）変動する場合がある。
【０００５】
トレンチの底の凸凹した形も信頼性の問題を引き起こす。何故なら、拡散バリヤ・ライナーは、トレンチ内の凸凹した面上に位置した場合、弱い（薄い）場所を持つからである。
【０００６】
マイクロトレンチの上記問題の一般の解決方法としては、追加処理ステップを使用する方法等があるが、そうすると、望ましいｌｏｗ−ｋ（低誘電体層間絶縁膜）に銅の配線構造を加えたものの全製造コストが高くなる。
【０００７】
また、銅（Ｃｕ）およびｌｏｗ−ｋ材料で配線構造を製造すると、どうしてもスピンオン・コーティング・ツール、およびもっと高価なプラズマ強化化学蒸着（ＰＥＣＶＤ）ツールを使用しなければならなくなる。これらのツールの組合わせを使用すれば、装置の購入コスト、保守コストおよび製造の生の時間が増大する。
【非特許文献１】
２０００年６月５〜７日付けの、ＩＥＥＥ電子デバイス協会の国際相互接続技術会議の議事録の２６１〜２６３ページ掲載の、Ｒ．Ｄ．Ｇｏｌｄｂｌａｔｔ他の論文
【発明の開示】
【発明が解決しようとする課題】
【０００８】
従来技術に関する問題の観点から見ると、マイクロトレンチの形成を防止するｌｏｗ−ｋに金属配線構造を加えたものを製造するための新しい改善された方法を提供する必要がある。
【０００９】
本発明の１つの目的は、金属導体の抵抗を正確に均等に制御することができる、ｌｏｗ−ｋに二重波形模様の金属配線構造を加えたものを提供することである。
【００１０】
本発明のもう１つの目的は、処理コストを追加しないで、信頼性を改善する金属導体の形を正確に制御する方法を提供することである。
【００１１】
本発明のさらにもう１つの目的は、金属導体が、ほぼ平らな底部を有する、すなわち、マイクロトレンチを含まない配線構造を提供することである。
【００１２】
本発明のさらにもう１つの目的は、スピン・コーティングした多層誘電体層をベースとする（金属導体抵抗を正確に均等に制御することにより）低誘電体層間絶縁膜に金属配線構造を加えたものを、高価な真空をベースとする蒸着ツールを使用しないで提供することである。
【００１３】
本発明の他の目的は、約３．５またはそれ以下の誘電率を有する多孔性誘電体を使用することである。
【課題を解決するための手段】
【００１４】
上記および他の目的および利点は、１つのスピン塗布ツールでシーケンシャルに塗布され、１回のステップで硬化される誘電体材料の少なくとも１つの多層と、スパンオン誘電体の多層内の複数のパターン形成された金属導体とを含む配線構造を提供することにより、本発明により達成される。導体抵抗に対する制御は、線と第１の原子組成を有する多孔性の低誘電体層間絶縁膜のバイア誘電体層との間に位置する第２の原子組成を有する埋込みエッチング停止層により行われる。本発明の配線構造は、また、二重波形模様タイプの配線構造の形成を助けるハードマスクを含む。第１および第２の組成は、少なくとも１０対１またはそれ以上のエッチング選択性が得られるように選択され、特定の原子組成および他の発見できる量を含む多孔性のｌｏｗ−ｋ有機または無機材料の特定のグルーブから選択される。
【００１５】
より詳細に説明すると、本発明の二重波形模様構造は、
その上に形成された誘電体のパターン形成された多層を有する基板を含み、上記誘電体のパターン形成された多層が、埋込みエッチング停止層により相互に分離されている第１および第２の多孔性の低誘電体層間絶縁膜を含み、上記第１および第２の多孔性の低誘電体層間絶縁膜が第１の組成を有し、さらに、
上記第２の多孔性の低誘電体層間絶縁膜上の上記誘電体のパターン形成された多層上に形成された研磨停止層と、
誘電体の上記のパターン形成された多層内に形成された金属導体とを含む。
【００１６】
本発明のある実施形態の場合には、第１および第２の多孔性の低誘電体層間絶縁膜は有機誘電体であり、埋込みエッチング停止層は無機のｌｏｗ−ｋ誘電体である。本発明のこの実施形態の場合には、無機の埋込みエッチング停止層は、多孔性のものであっても、多孔性でないものであってもよいが、好適には、多孔性の無機埋込みエッチング停止層であることが好ましい。
【００１７】
本発明の他の実施形態の場合には、第１および第２の多孔性の低誘電体層間絶縁膜は、メチルシルセスキオキサン（ＭＳＱ）のような低誘電体層間絶縁膜無機誘電体または無機／有機ハイブリッド誘電体であり、上記埋込みエッチング停止層は、有機の低誘電体層間絶縁膜である。本発明のこの実施形態の場合には、有機埋込みエッチング停止層は、多孔性のものであっても、または多孔性でないものであってもよいが、好適には、多孔性でない材料であることが好ましい。
【００１８】
本発明の構造は、従来技術の配線構造と比較すると、下記の利点を有する。
（ｉ）金属導体の厚さおよび抵抗を正確に均等に制御できること。
（ｉｉ）トレンチが、弱い点がない均等の厚さを有する拡散バリヤ・ライナーを含んでいるために、信頼性が高いこと。
（ｉｉｉ）製造コストを追加しないで、真空をベースとする蒸着ツールを従来ほどには使用しなくても、金属導体の抵抗を高度に制御できること。
【００１９】
他の態様によれば、本発明は、上記低誘電体層間絶縁膜に金属導体配線構造を加えたものの製造方法に関する。上記方法は、下記のステップ：すなわち、
（ａ）基板の面上にスパンオン誘電体多層を形成するステップであって、該スパンオン誘電体多層が、埋込みエッチング停止層により相互に分離されている第１および第２の多孔性の低誘電体層間絶縁膜を含み、該第１および第２の多孔性の低誘電体層間絶縁膜が第１の組成を有し、上記埋込みエッチング層が上記第１の組成とは異なる第２の組成を有するステップと、
（ｂ）スパンオン誘電体の上記多層の上に少なくとも１つの研磨停止層と上記研磨停止層の上にパターン形成層を有するハードマスクを形成するステップと、
（ｃ）スパンオン誘電体の上記多層を露出するために、上記ハードマスク内に開孔部を形成するステップと、
（ｄ）上記ハードマスクをエッチング・マスクとして使用して、スパンオン誘電体の上記多層の上記露出した面内にトレンチ・レベルとバイア・レベルを形成するステップと、
（ｅ）上記トレンチ・レベルとバイア・レベルを少なくとも１つの導電性金属で充填するステップと、
（ｆ）スパンオン誘電体の上記多層上に形成された上記研磨停止層の上の導電性金属ストッピングを平面にするステップとを含む。
【００２０】
本発明のある実施形態の場合には、スパンオン誘電体の多層は、ステップ（ｂ）を行う前に硬化される。ハードマスクもスパンオン誘電体を含んでいる他の実施形態の場合には、ステップ（ｂ）の後で硬化が行われる。
【発明を実施するための最良の形態】
【００２１】
添付の図面を参照しながら、スピンオン誘電体の多層からなる低誘電率絶縁膜配線構造、および上記配線構造の製造方法を提供する本発明を以下にさらに詳細に説明する。図面中、類似および／または対応する素子には、類似の参照番号がついていることに留意されたい。
【００２２】
最初に、図２について説明すると、この図は、本発明の配線構造を製造する際に本発明で使用される最初の構造を示す。より詳細に説明すると、図２の構造は、その上に形成されたスパンオン誘電体５２の多層を有する基板５０を備える。この図に示すように、本発明のスパンオン誘電体の多層は、第１の低誘電体層間絶縁膜５４、埋込みエッチング停止層５６、および第２の低誘電体層間絶縁膜５８を含む。本発明が使用するスパンオン誘電体の多層は、約１．１〜約３．５の実効誘電率を有するが、より好適には、約１．４〜約３．０の実効誘電率を有することが好ましい。本発明によれば、第１および第２の低誘電体層間絶縁膜は、（無機／有機のハイブリッドを含む）多孔性の有機または無機誘電体である。第２の低誘電体層間絶縁膜は、金属線が形成される領域であり、一方、第１の低誘電体層間絶縁膜は、金属バイアが形成される領域であることに留意されたい。
【００２３】
図２に示すように、埋込みエッチング停止層は、第１および第２の多孔性の低誘電体層間絶縁膜の間に位置する。さらに、本発明で使用する第１および第２の多孔性の低誘電体層間絶縁膜は、相互に類似している第１の組成を持ち、埋込みエッチング停止層は、上記第１の組成とは異なる第２の組成を有する。本明細書においては、「ｌｏｗ−ｋ」という用語は、約３．５以下の実効誘電率、より好適には、約１．４〜約３．０の実効誘電率を有する誘電体を意味することに留意されたい。スパンオン誘電体の多層の各層の正確な内容については、以下に説明する。
【００２４】
本発明で使用される基板は、通常、配線構造内に存在する従来の任意の材料を含むことができる。それ故、例えば、基板５０としては、（レベル間またはレベル内）誘電体、配線レベル、接着促進剤、半導体ウェーハ、またはこれらの任意の組合わせを使用することができる。半導体ウェーハを基板として使用する場合には、ウェーハは、その上に形成された種々の回路および／またはデバイスを含むことができる。
【００２５】
スパンオン誘電体の多層の各層は、当業者にとって周知の従来のスピンオン・コーティング処理ステップにより形成され、スピンオン・プロセスの後で、各層に対して熱板ベーキング・プロセスが実行されるが、このベーキング・プロセスは、スパンオン誘電体層からすべての溶媒を除去し、以降の層を塗布している間にフィルムを不溶性にするのに十分な条件下で行われる。通常、熱板ベーキング・プロセスは、約１０〜６００秒の間、約９０〜５００℃の温度で行われる。より好適には、熱板ベーキング・プロセスは、約６０〜３００秒の間、約２５０〜４００℃の温度で実行することが好ましい。
【００２６】
本発明のある実施形態の場合には、第１および第２の低誘電体層間絶縁膜は、Ｃ、ＯおよびＨを含む有機誘電体である。本発明で使用することができる有機の低誘電体層間絶縁膜の例としては、例えば、ダウ・ケミカル社（Ｄｏｗ Ｃｈｅｍｉｃａｌ Ｃｏｍｐａｎｙ）が、ＳｉＬＫ（登録商標）という商品名で販売している樹脂、ハネウェル社（Ｈｏｎｅｙｗｅｌｌ）がＦｌａｒｅ（登録商標）という商品名で販売している樹脂、および他のメーカが販売している類似の樹脂、および他の類似の有機誘電体のような芳香族熱硬化性重合体樹脂等があるが、これらに限定されない。本発明のこの実施形態で使用する有機誘電体は、多孔性であることに留意されたい。本発明で使用する有機誘電体の孔の大きさは、約５〜３５％の容積百分率多孔性の場合、約１〜５０ｎｍである。
【００２７】
第１および第２の低誘電体層間絶縁膜が、有機誘電体である場合には、埋込みエッチング停止層は、スパンオン無機誘電体層または無機／有機ハイブリッド（すなわち、シリコンを含む誘電体）から形成される。通常、本発明においては、無機誘電体の埋込みエッチング停止層は、Ｓｉ、ＯおよびＨを含み（そうしたい場合には、Ｃを含むこともできる）、約１．１〜５．５の誘電率、好適には、約２．０〜３．２の誘電率を有する。埋込みエッチング停止層として使用することができる無機誘電体の例としては、シルセスキオキサンＨＯＳＰ（ハネウェル社が販売しているＳｉを含む無機誘電体）、テトラエチルオルトシリケート（ＴＥＯＳ）、メチルシルセスキオキサン（ＭＳＱ）、ヒドロシルセスキオキサン（ＨＳＱ）、ＭＳＱ−ＨＳＱコポリマー、オルガノシラン、および任意の他のシリコンを含む材料等があるが、これらに限定されない。本発明のこの実施形態の場合には、多孔性および非多孔性の無機誘電体を埋込みエッチング停止層として使用することができる。この場合、好適には、多孔性無機誘電体の方が好ましい。無機埋込みエッチング停止層の孔の大きさは、本発明の場合重要ではなく、通常、無機埋込みエッチング停止層の孔の大きさは、約５〜８０％の容積百分率多孔性で約５〜５００Åである。より好適には、無機埋込みエッチング停止層の孔の大きさは、約１０〜５０％の容積百分率多孔性で約１０〜２００Åである。
【００２８】
本発明の他の実施形態の場合には、スパンオン誘電体の多層の第１および第２の多孔性のｌｏｗ−ｋ層は、多孔性のｌｏｗ−ｋ無機誘電体であり、埋込みエッチング停止層は、多孔性であっても、多孔性でなくてもよい有機誘電体材料である。本発明の第１の実施形態で使用する有機および無機誘電体のタイプに関する上記説明は、この実施形態の場合にも当てはまることに留意されたい。それ故、これ以上の説明は省略する。
【００２９】
本発明でどの実施形態を使用するにしても、多層の第１の多孔性のｌｏｗ−ｋ層は、約５００〜１０，０００Å、好適には、約９００〜３０００Åの厚さを有する。埋込みエッチング停止層に関する限り、この層は、通常、約２５〜１５００Åの厚さを持ち、好適には、約１００〜３００Åの厚さを有することが好ましい。一方、多層の第２の多孔性のｌｏｗ−ｋ層は、約５００〜１０，０００Åの厚さを持ち、好適には、約１０００〜３０００Åの厚さを有することが好ましい。
【００３０】
この時点で、スパンオン誘電体の多層を硬化することができるが、ハードマスクがスパンオン誘電体からできている場合には、スパンオン誘電体の多層およびハードマスクを１回の硬化ステップで硬化することができる。できれば１回のステップで硬化することが好ましい。何故なら、そうすると、全手順の処理ツールおよびステップの数が少なくなるからである。下記の硬化条件は、また、硬化がハードマスク形成前に行われる実施形態にも適用される。
【００３１】
図２の構造を形成した後で、スパンオン誘電体の多層の一番上の面上、すなわち、第２の低誘電体層間絶縁膜５８の頂部面上にハードマスク６０が形成される。本発明によれば、ハードマスク６０は、少なくとも１つの研磨停止層６２およびパターン形成層６４を含む。図３のハードマスクは、従来のＰＥＣＶＤプロセスで形成することができるが、より好適には、ハードマスク６０の各層をスピン・コーティングで形成することが好ましい。層はスパンオン・コーティングで形成することが好ましい。何故なら、そうすると、全プロセスの蒸着ツールの数が少なくなり、従って全製造コストが安くなるからである。さらに、図ではハードマスクは２つの層を含んでいるが、ハードマスクは２つまたはそれ以上の層を含むこともできる。
【００３２】
ハードマスクを形成する際に使用する材料としては、いろいろなものを使用することができるし、すぐ下に位置する層に対するそのエッチング選択性によっても変わってくる。例えば、本発明で使用するパターン形成層は、下に位置する研磨停止層に対して（約１０：１またはそれ以上の）高いエッチング選択性を有する材料である。パターン形成層の誘電率は高くてもよい。何故なら、この層は、本発明のステップ（ｆ）で除去されるからである。一方、研磨停止層は、スパンオン誘電体の下に位置する多層に対して高いエッチング選択性を有する材料であり、スパンオン誘電体の多層の実効誘電率を有意に増大しない誘電率を持っていなければならない。
【００３３】
それ故、パターン形成層は、有機または無機誘電体を含むことができ、一方、研磨停止層は、無機または有機誘電体を含むことができる。各層の正確な性質は、まず第一に、スパンオン誘電体の多層の第２の低誘電体層間絶縁膜に依存し、次に研磨停止層に依存する。本発明のある実施形態の場合には、研磨停止層６２および埋込みエッチング停止層５６は同じ材料からできている。
【００３４】
ハードマスクの各層の厚さは、いろいろであり、本発明にとって重要なものではない。しかし、通常、パターン形成層の厚さは約１００〜３０００Åであり、研磨停止層の厚さは約１００〜１０００Åである。
【００３５】
ハードマスクの形成の後で、研磨停止層およびパターン形成層およびスパンオン誘電体の下に位置する多層に対して、当業者にとって周知の従来の条件で行われる１回の硬化ステップを行うことができる。硬化ステップは、熱板ベーキング・プロセスまたは炉内加熱を含むことができる。本発明においては、炉内ベーキングを含む硬化ステップを使用することが好ましい。硬化の条件はいろいろであるが、通常、熱板ベーキングは、約３０〜５００秒間、約２５０〜５００℃の温度で行われ、一方、炉内ベーキング・ステップは、約１５分から約３時間の間、２００〜５００℃の温度で行われる。ここで再度、ハードマスクは、スパンオン誘電体からできていないことを強調しておきたい。そのため、ハードマスクを蒸着する前に硬化を行うことができる。さらに、好適には、スパンオン・ハードマスクの方が好ましいので、図面および下記の説明は、その実施形態に限定して行う。しかし、図面および下記の説明は、スパンオン・コーティングしないハードマスクにも適用されることに留意されたい。
【００３６】
図４は硬化した層であり、参照番号５２’（スパンオン誘電体の硬化した多層）、参照番号６２’（硬化した研磨停止層）、および参照番号６４’（硬化したパターン形成層）を使用している。誘電体多層に対しては、そうしたい場合には、ハードマスクの硬化の後で、図３の構造に対して、第１回の石版印刷および硬化したパターン形成層６４’内に開口部６６を形成するエッチング・プロセスが行われる。図５参照。より詳細に説明すると、図５の構造は、下記のように形成される。すなわち、最初に、パターン形成層をパターン形成するために使用するホトレジスト（図示せず）が、当業者にとって周知の従来の蒸着プロセスにより、硬化したパターン形成層上に形成される。次に、ホトレジストは、照射パターンに露出され、その後で、従来のレジスト現像液によりホトレジスト内のパターンの現像が行われる。
【００３７】
レジスト・パターンの現像の後で、下に位置する研磨停止層の一部を露出するために、ハードマスク内に開口部６６が形成される。より詳細に説明すると、反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、およびイオン・ビーム・エッチングを含むが、これらに限定されない従来のドライエッチング・プロセスにより開口部が形成される。好適には、これらの種々のドライエッチング・プロセスの中、フッ素をベースとする化学作用を含むＲＩＥを使用することが好ましい。このエッチング・ステップの後で、当業者にとって周知の従来の剥離プロセスにより、構造からパターン形成されたホトレジストが剥離される。図５は、第１回の石版印刷およびエッチング・ステップにより得られた結果としての構造を示す。
【００３８】
構造からホトレジストを剥離した後で、新しいホトレジスト（図示せず）が、図５の構造に塗布される。次に、構造内にスパンオン誘電体５２’の硬化した多層の面を露出する構造の第２の開口部６８を形成するために、新しいホトレジストに対して石版印刷およびエッチングが行われる。第２のエッチング・ステップは、上記ドライエッチング・プロセスの中の１つを含む。これらの種々のドライエッチング・プロセスの中、フッ素をベースとする化学作用を含むＲＩＥを使用することが好ましい。スパンオン誘電体の硬化した多層を露出する第２のエッチング・ステップの後で、従来の剥離プロセスにより構造から第２のホトレジストが剥離され、図６のような構造ができる。
【００３９】
図７は、ハードマスク内に形成されたパターンが、スパンオン誘電体の多層に転写された後の構造を示す。より詳細に説明すると、スパンオン誘電体の多層内にトレンチ７０を形成するパターン転写が、酸素または還元化学作用を含むドライエッチング・プロセスにより行われる。本発明によれば、トレンチ７０は、バイアであっても、線であっても、または両方であってもよい。
【００４０】
スパンオン誘電体の多層にパターン転写をした後で、トレンチに導電性金属７４が充填され、図８の構造を提供するために平面化が行われる。オプションではあるが、好適なライナー材料７２を、導電性金属を充填する前にトレンチ内に形成することができる。本明細書においては、「導電性金属」という用語は、アルミニウム（Ａｌ）、銅（Ｃｕ）、タングステン（Ｗ）、銀（Ａｇ）および配線構造で通常使用される他の類似の金属からなるグルーブから選択した金属を意味する。Ａｌ−Ｃｕのようなこれらの導電性金属の合金も使用することができる。本発明で使用するのに好適な金属は銅である。金属は、化学蒸着法（ＣＶＤ）、プラズマ援用ＣＶＤ、メッキ、スパッタリング、化学溶液蒸着、および他の類似の蒸着プロセスのような従来の蒸着プロセスによりトレンチ内に形成される。
【００４１】
本発明で使用するオプションとしてのライナー材料は、誘電体層内への導電性金属の拡散を防止する任意の材料を含む。このようなライナーの例としては、ＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ、Ｗ、ＷＮ、Ｃｒ、Ｎｂ、およびこれらの組合わせを含む他の類似の材料等があるが、これらに限定されない。ライナー材料は、ＣＶＤ、プラズマ援用ＣＶＤ、スパッタリング、メッキ、化学溶液蒸着を含む、当業者にとって周知の従来の蒸着プロセスによりトレンチ内に形成することができる。
【００４２】
トレンチに導電性金属を充填した後で、構造に対して研磨停止層上のすべての導電性金属を除去する化学的機械的研磨（ＣＭＰ）のような従来の平面化プロセスが実行される。平面化ステップもハードマスクのパターン形成層を除去するが、基板から研磨停止層を除去しないことに留意されたい。それどころか、研磨停止層は、構造の表面上に残る。そのため、配線構造の実効誘電率を増大させないように、比較的低い誘電率を有する研磨停止層を選択することが極めて重要である。
【００４３】
本発明の処理ステップの後で、本発明の処理ステップを反復することにより、図８の構造上に追加のバイア・レベルおよび配線レベルを形成することができる。それ故、本発明の方法は、位置する１つまたはそれ以上の配線レベル、およびバイア・レベルを含む配線構造を製造するために使用することができる。下記の例は、本発明の方法を説明し、そのいくつかの利点を示すためのものである。
【００４４】
＜例＞
この例においては、配線構造を形成する際にＳｉＬＫ値（登録商標）／ＨＯＳＰ／ＳｉＬＫ（登録商標）／ＨＯＳＰの誘電体スタックを作成し使用した。より詳細に説明すると、この例においては、露出している約２０．３センチメートル（８インチ）のシリコン・ウェーハを基板として使用した。プロピレン・グリコール・メチル・エーテル・アセテート（ＰＧＭＥＡ）に含まれているオルガノシラン接着促進剤の２．５重量％の溶液をウェーハに塗布することにより、ウェーハを接着促進剤により処理し、次に、約３０秒間３０００ｒｐｍで回転させた。次に、ウェーハを熱板上に置き、約９０秒間１００℃の温度でベーキングした。このベーキングにより、ウェーハ表面に対する接着促進剤の反応が促進された。室温に冷却した後で、余分な接着促進剤を除去するために、接着促進剤を含むウェーハをＰＧＭＥＡでリンスした。ウェーハを約３０ｍｌのＰＧＭＥＡで洗い流し、約３０秒間３０００ｒｐｍで回転させた。
【００４５】
このリンスの後で、溶媒を乾燥させるために、約１分間ウェーハを１００℃の温度で熱板上でベーキングした。室温に冷却後、低誘電体層間絶縁膜（ＳｉＬＫ値（登録商標））の第１の層を塗布した。ＳｉＬＫ値（登録商標）溶液をウェーハ上に塗布し、ウェーハを約３０秒間約３０００ｒｐｍで回転した。回転後、溶媒の一部を乾かすために、ウェーハを１分間１００℃の熱板上に置いた。次に、ウェーハを４００℃の熱板に移し、約２分間ベーキングした。結果として得られるＳｉＬＫ値（登録商標）フィルムを不溶性にするには、この時間および温度で十分であった。
【００４６】
冷却後、ウェーハをスピナーに移した。約３０００ｒｐｍの回転速度で、フィルムの厚さを約５０ｎｍにするために、希釈したＨＯＳＰの溶液をウェーハに塗布して、約３０秒間３０００ｒｐｚｍで回転した。回転後、溶媒の一部を乾かすために、ウェーハを約１分間１００℃の熱板上に置いた。次に、フィルムの一部を架橋するために、約２分間ウェーハを４００℃の熱板に移した。フィルムを不溶性にするには、この時間および温度で十分であった。
【００４７】
次に、ウェーハを冷却し、スピナーに戻した。第１の層にＳｉＬＫ（登録商標）の第２の層を塗布した。ＳｉＬＫ（登録商標）をウェーハに塗布し、ウェーハを約３０秒間、約３０００ｒｐｍで回転した。ウェーハを約１分間１００℃の熱板上に置き、その後で約２分間４００℃の熱板上に置いた。
【００４８】
室温に冷却した後で、ウェーハをスピナーに戻した。次に、２つの層のハードマスクを下記のように塗布した。ＨＯＳＰの層を塗布した。フィルムの厚さを約５００Åにするために、約３０００ｒｐｍの回転速度で、希釈したＨＯＳＰの溶液をウェーハに塗布して、約３０秒間約３０００ｒｐｍで回転した。次に、ウェーハを、約１分間約１００℃の温度で熱板ベーキングし、約２分間約４００℃で熱板ベーキングした。
【００４９】
上記層を含む硬化したウェーハをＰＥＣＶＤリアクタ内に入れ、５００Åの窒化シリコン層を約３５０℃で蒸着し、次に、１２００ÅのＳｉＯ２層を約３５０℃で蒸着した。
【００５０】
次に、本明細書の本文に記載したように、石版印刷とエッチング・プロセスを実行した。次に、業界では周知の標準プロセス方法で二重波形模様構造を完成した（エッチングしたトレンチおよびバイア開口部をライナーで充填し、次にＣｕで充填し、ＣＭＰによりＣｕを平面化した）。
【００５１】
最後のＣＭＰプロセスの間、構造内に窒化シリコン層が残り、その上に蒸着したＳｉＯ２層を除去した。
【００５２】
好適な実施形態を参照しながら、本発明を詳細に説明してきたが、当業者であれば、本発明の精神および範囲から逸脱することなしに、形および詳細を上記のようにまたそれ以外の方法で変更することができることを理解することができるだろう。それ故、本発明は、説明し図に示した正確な形および詳細に制限されるものではなく、添付の特許請求の範囲内に含まれる。
【図面の簡単な説明】
【００５３】
【図１】その内部に形成された凹凸面底部を有するマイクロトレンチを含む従来技術の配線構造である。
【図２】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図３】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図４】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図５】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図６】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図７】本発明の種々の処理ステップによる本発明の構造の断面図である。
【図８】本発明の種々の処理ステップによる本発明の構造の断面図である。

Claims (61)

  1. 配線構造であって、
    その上に形成された誘電体のパターン形成された多層を有する基板を含み、前記誘電体のパターン形成された多層が、埋込みエッチング停止層により相互に分離されている第１および第２の多孔性の低誘電体層間絶縁膜を含み、前記第１および第２の多孔性の低誘電体層間絶縁膜が第１の組成を有し、前記埋込みエッチング停止層が前記第１の組成とは異なる第２の組成を有し、さらに、
    前記第２の多孔性の低誘電体層間絶縁膜上のスパンオン誘電体の前記パターン形成された多層上に形成された研磨停止層と、
    誘電体の前記パターン形成された多層内に形成された金属導体とを含む配線構造。
  2. 前記第１および第２の多孔性の低誘電体層間絶縁膜が有機誘電体であり、前記埋込みエッチング停止層が無機の低誘電体層間絶縁膜または無機／有機ハイブリッド材料である、請求項１に記載の配線構造。
  3. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、約５〜３５％の容積百分率多孔性において約１〜５０ｎｍの大きさの孔を有する、請求項２に記載の配線構造。
  4. 前記無機の低誘電体層間絶縁膜の埋込みエッチング停止層が多孔性である、請求項２に記載の配線構造。
  5. 前記無機多孔性の低誘電体層間絶縁膜のエッチング停止層が、約５〜８０％の容積百分率多孔性において、約５〜５００Åの大きさの孔を有する、請求項４に記載の配線構造。
  6. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、Ｃ、ＯおよびＨを含む、請求項２に記載の配線構造。
  7. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、芳香族熱硬化性重合樹脂である、請求項６に記載の配線構造。
  8. 前記無機埋込みエッチング停止層が、Ｓｉ、ＯおよびＨを含み、オプションとしてＣを含む、請求項２に記載の配線構造。
  9. 前記無機埋込みエッチング停止層が、ＨＯＳＰ、ＭＳＱ、ＴＥＯＳ、ＨＳＱ、ＭＳＱ−ＨＳＱコポリマー、オルガノシラン、または任意の他のＳｉを含む材料を含む、請求項８に記載の配線構造。
  10. 前記第１および第２の多孔性の低誘電体層間絶縁膜が低誘電体層間絶縁膜無機誘電体であり、前記埋込みエッチング停止層が有機の低誘電体層間絶縁膜である、請求項１に記載の配線構造。
  11. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機誘電体が、約５〜８０％の容積百分率多孔性において、約５〜５００Åの大きさの孔を有する、請求項１０に記載の配線構造。
  12. 前記無機の低誘電体層間絶縁膜の埋込みエッチング停止層が多孔性である、請求項１０に記載の配線構造。
  13. 前記有機多孔性の低誘電体層間絶縁膜有機誘電体のエッチング停止層が、約５〜３５％の容積百分率多孔性において、約１〜５０ｎｍの大きさの孔を有する、請求項１２に記載の配線構造。
  14. 前記有機誘電体のエッチング停止層が、Ｃ、ＯおよびＨを含む、請求項１０に記載の配線構造。
  15. 前記有機誘電体のエッチング停止層が、芳香族熱硬化性重合樹脂である、請求項１４に記載の配線構造。
  16. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機層が、Ｓｉ、ＯおよびＨを含み、オプションとしてＣを含む、請求項１０に記載の配線構造。
  17. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機層が、ＨＯＳＰ、ＭＳＱ、ＴＥＯＳ、ＨＳＱ、ＭＳＱ−ＨＳＱコポリマー、オルガノシラン、または任意の他のＳｉを含む材料を含む、請求項１６に記載の配線構造。
  18. 前記第１および第２の低誘電体層間絶縁膜が、約１．１〜３．５の誘電率を有する、請求項１に記載の配線構造。
  19. 前記誘電率が、約１．４〜３．０である、請求項１８に記載の配線構造。
  20. 前記スパンオン誘電体の多層が、約３．５またはそれ以下の実効誘電率を有する、請求項１に記載の配線構造。
  21. 前記基板が、誘電体、配線レベル、接着促進剤層、それらの組合わせの半導体ウェーハである、請求項１に記載の配線構造。
  22. 前記基板が、その上に形成された接着促進剤の層を有する半導体ウェーハである、請求項１に記載の配線構造。
  23. 前記研磨停止層が、前記埋込みエッチング停止層と同じ材料からなる、請求項１に記載の配線構造。
  24. 前記研磨停止層が、スパンオン低誘電体層間絶縁膜無機または有機誘電体である、請求項１に記載の配線構造。
  25. 前記金属導体が、Ａｌ、Ｃｕ、Ｗ、Ａｇまたはその合金からなる、請求項１に記載の配線構造。
  26. 前記金属導体が、Ｃｕからなる、請求項１に記載の配線構造。
  27. さらに、前記金属導体の蒸着前に、前記スパンオン誘電体のパターン形成された多層内に形成されたライナー材料を含む、請求項１に記載の配線構造。
  28. 前記ライナー材料が、ＴｉＮ、ＴａＮ、Ｔｉ、Ｔａ、Ｗ、ＷＮ、Ｃｒ、Ｎｂ、またはその組合わせからなる、請求項２７に記載の配線構造。
  29. 前記金属導体が、導電バイア、導電線、または導電バイアおよび線である、請求項１に記載の配線構造。
  30. 低誘電体層間絶縁膜に金属導体配線構造を加えたものの製造方法であって、
    （ａ）基板の面上にスパンオン誘電体多層を形成するステップを含み、該スパンオン誘電体多層が、埋込みエッチング停止層により相互に分離されている第１および第２の多孔性の低誘電体層間絶縁膜を含み、該第１および第２の多孔性の低誘電体層間絶縁膜が第１の組成を有し、前記埋込みエッチング層が前記第１の組成とは異なる第２の組成を有し、さらに、
    （ｂ）前記スパンオン誘電体の多層上に、少なくとも１つの研磨停止層と前記研磨停止層上にパターン形成層を有するハードマスクを形成するステップと、
    （ｃ）前記スパンオン誘電体の多層の表面を露出するために、前記ハードマスク内に開孔部を形成するステップと、
    （ｄ）前記ハードマスクをエッチング・マスクとして使用して、前記スパンオン誘電体の多層の前記露出した面内にトレンチを形成するステップと、
    （ｅ）前記トレンチを少なくとも１つの導電性金属で充填するステップと、
    （ｆ）前記スパンオン誘電体の多層上に形成された前記研磨停止層の上の導電性金属ストッピングを平面にするステップとを含む方法。
  31. 前記スパンオン誘電体の多層が、スピン・コーティングにより前記多層の各層を順次塗布することにより形成され、各スピンオン・コーティング・ステップの後で、前記スパンオン層から残留溶媒を除去し、前記スパンオン層を不溶性にレンダリングするために、熱板ベーキング処理ステップを実行する、請求項３０に記載の方法。
  32. 前記スパンオン誘電体の多層が、ステップ（ａ）実行後に硬化される、請求項３０に記載の方法。
  33. 前記硬化が、約３０〜５００秒間約２５０〜５００℃の温度で行われる熱板ベーキング硬化ステップである、請求項３２に記載の方法。
  34. 前記硬化が、約１５分から約３時間の間、約２００〜５００℃の温度で行われる炉内硬化ステップである、請求項３２に記載の方法。
  35. 前記ハードマスクが、ＰＥＣＶＤにより形成される、請求項３０に記載の方法。
  36. 前記ハードマスクが、スピンオン・コーティングにより形成される、請求項３０に記載の方法。
  37. 前記ハードマスクが、スパンオン誘電体およびステップ（ｂ）の後で行われる硬化ステップを含む、請求項３０に記載の方法。
  38. 前記ステップ（ｄ）が、２つの石版印刷ステップおよびエッチング・ステップを含む、請求項３０に記載の方法。
  39. 前記エッチング・ステップが、反応性イオン・エッチング（ＲＩＥ）、イオン・ビーム・エッチング、およびプラズマ・エッチングからなるグルーブから選択したドライエッチング・プロセスを含む、請求項３８に記載の方法。
  40. 前記エッチング・ステップが、フッ素をベースとする化学作用が使用されるＲＩＥを含む、請求項３８に記載の方法。
  41. ステップ（ｄ）が、酸素または還元ガスをベースとするエッチング・プロセスを含む、請求項３０に記載の方法。
  42. 前記トレンチが、線、バイアまたはその組合わせである、請求項３０に記載の方法。
  43. 前記トレンチ充填が、化学蒸着（ＣＶＤ）、プラズマ援用ＣＶＤ、メッキ、スパッタリング、および化学溶液蒸着からなるグルーブから選択した蒸着プロセスを含む、請求項３０に記載の方法。
  44. ステップ（ｅ）を実行する前に、ライナー材料が、前記トレンチ内で形成される、請求項３０に記載の方法。
  45. ステップ（ｆ）が、化学的機械的研磨を含む、請求項３０に記載の方法。
  46. 前記第１および第２の多孔性の低誘電体層間絶縁膜が有機誘電体であり、前記埋込みエッチング停止層が無機の低誘電体層間絶縁膜、または無機／有機ハイブリッド材料である、請求項３０に記載の方法。
  47. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、約５〜３５％の容積百分率多孔性において、約１〜５０ｎｍの大きさの孔を有する、請求項４６に記載の方法。
  48. 前記無機の低誘電体層間絶縁膜の埋込みエッチング停止層が多孔性である、請求項４６に記載の方法。
  49. 前記無機多孔性の低誘電体層間絶縁膜のエッチング停止層が、約５〜８０％の容積百分率多孔性において、約５〜５００Åの大きさの孔を有する、請求項４８に記載の方法。
  50. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、Ｃ、ＯおよびＨを含む、請求項４６に記載の方法。
  51. 前記第１および第２の多孔性の低誘電体層間絶縁膜有機誘電体が、芳香族熱硬化性重合樹脂である、請求項５０に記載の方法。
  52. 前記無機埋込みエッチング停止層が、Ｓｉ、ＯおよびＨを含み、オプションとしてＣを含む、請求項４６に記載の方法。
  53. 前記無機埋込みエッチング停止層が、ＨＯＳＰ、ＭＳＱ、ＴＥＯＳ、ＨＳＱ、ＭＳＱ−ＨＳＱコポリマー、オルガノシラン、または任意の他のＳｉを含む材料を含む、請求項５２に記載の方法。
  54. 前記第１および第２の多孔性の低誘電体層間絶縁膜が低誘電体層間絶縁膜無機誘電体であり、前記埋込みエッチング停止層が有機の低誘電体層間絶縁膜である、請求項３０に記載の方法。
  55. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機誘電体が、約５〜８０％の容積百分率多孔性において、約５〜５００Åの大きさの孔を有する、請求項５４に記載の方法。
  56. 前記有機の低誘電体層間絶縁膜の埋込みエッチング停止層が多孔性である、請求項５４に記載の方法。
  57. 前記有機多孔性の低誘電体層間絶縁膜のエッチング停止層が、約５〜３５％の容積百分率多孔性において、約１〜５０ｎｍの大きさの孔を有する、請求項５６に記載の方法。
  58. 前記有機誘電体のエッチング停止層が、Ｃ、ＯおよびＨを含む、請求項５６に記載の方法。
  59. 前記有機誘電体のエッチング停止層が、芳香族熱硬化性重合樹脂である、請求項５８に記載の方法。
  60. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機層が、Ｓｉ、ＯおよびＨを含み、オプションとしてＣを含む、請求項５６に記載の方法。
  61. 前記第１および第２の多孔性の低誘電体層間絶縁膜無機層が、ＨＯＳＰ、ＭＳＱ、ＴＥＯＳ、ＨＳＱ、ＭＳＱ−ＨＳＱコポリマー、オルガノシラン、または任意の他のＳｉを含む材料を含む、請求項６０に記載の方法。
JP2002570286A 2001-02-28 2001-12-04 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造 Expired - Fee Related JP4166576B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/795,431 US6603204B2 (en) 2001-02-28 2001-02-28 Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
PCT/US2001/045816 WO2002071467A1 (en) 2001-02-28 2001-12-04 Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics

Publications (2)

Publication Number Publication Date
JP2005500669A true JP2005500669A (ja) 2005-01-06
JP4166576B2 JP4166576B2 (ja) 2008-10-15

Family

ID=25165496

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002570286A Expired - Fee Related JP4166576B2 (ja) 2001-02-28 2001-12-04 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造

Country Status (7)

Country Link
US (3) US6603204B2 (ja)
EP (1) EP1371091A4 (ja)
JP (1) JP4166576B2 (ja)
KR (1) KR100538749B1 (ja)
CN (1) CN1331203C (ja)
TW (1) TW544845B (ja)
WO (1) WO2002071467A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814678A (zh) * 2013-12-16 2016-07-27 应用材料公司 使用处理系统的气隙结构集成
JP2017120904A (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 電極、半導体装置、半導体ウエハー、モジュールおよび電子機器とその作製方法

Families Citing this family (57)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7425346B2 (en) * 2001-02-26 2008-09-16 Dielectric Systems, Inc. Method for making hybrid dielectric film
DE10112561C2 (de) 2001-03-15 2003-12-18 Infineon Technologies Ag Verfahren zur Erzeugung von auf einem Substrat haftenden porösen organischen Schichten
US6794293B2 (en) * 2001-10-05 2004-09-21 Lam Research Corporation Trench etch process for low-k dielectrics
TW544855B (en) * 2001-06-25 2003-08-01 Nec Electronics Corp Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer
US7011864B2 (en) * 2001-09-04 2006-03-14 Tokyo Electron Limited Film forming apparatus and film forming method
JP2003109956A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置およびその製造方法
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR100454130B1 (ko) * 2002-05-28 2004-10-26 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
US6831003B1 (en) 2002-05-31 2004-12-14 Advanced Micro Devices, Inc. Continuous barrier for interconnect structure formed in porous dielectric material with minimized electromigration
JP3762732B2 (ja) * 2002-09-27 2006-04-05 三洋電機株式会社 半導体装置の製造方法
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
US6717265B1 (en) * 2002-11-08 2004-04-06 Intel Corporation Treatment of low-k dielectric material for CMP
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US20040191417A1 (en) * 2003-03-28 2004-09-30 Dorie Yontz Method of integrating a porous dielectric in an integrated circuit device
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
US7057287B2 (en) * 2003-08-21 2006-06-06 International Business Machines Corporation Dual damascene integration of ultra low dielectric constant porous materials
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
JP2005142473A (ja) * 2003-11-10 2005-06-02 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US6903004B1 (en) * 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
US20050140029A1 (en) * 2003-12-31 2005-06-30 Lih-Ping Li Heterogeneous low k dielectric
US7247555B2 (en) * 2004-01-29 2007-07-24 Chartered Semiconductor Manufacturing Ltd. Method to control dual damascene trench etch profile and trench depth uniformity
US7078350B2 (en) * 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US7557035B1 (en) 2004-04-06 2009-07-07 Advanced Micro Devices, Inc. Method of forming semiconductor devices by microwave curing of low-k dielectric films
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US20050263901A1 (en) * 2004-05-27 2005-12-01 International Business Machines Corporation Semiconductor device formed by in-situ modification of dielectric layer and related methods
US6884715B1 (en) 2004-06-04 2005-04-26 International Business Machines Corporation Method for forming a self-aligned contact with a silicide or damascene conductor and the structure formed thereby
US6974772B1 (en) * 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7338575B2 (en) * 2004-09-10 2008-03-04 Axcelis Technologies, Inc. Hydrocarbon dielectric heat transfer fluids for microwave plasma generators
KR100690881B1 (ko) 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US20070042609A1 (en) * 2005-04-28 2007-02-22 Senkevich John J Molecular caulk: a pore sealant for ultra-low k dielectrics
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
US7289933B2 (en) * 2005-11-04 2007-10-30 Synopsys, Inc. Simulating topography of a conductive material in a semiconductor wafer
JP4788415B2 (ja) * 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法
US8034722B2 (en) * 2006-04-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual damascene semiconductor device
US7695897B2 (en) * 2006-05-08 2010-04-13 International Business Machines Corporation Structures and methods for low-k or ultra low-k interlayer dielectric pattern transfer
US20070278682A1 (en) * 2006-05-31 2007-12-06 Chung-Chi Ko Self-assembled mono-layer liner for cu/porous low-k interconnections
CN101140421B (zh) * 2006-09-04 2010-06-16 中芯国际集成电路制造(上海)有限公司 形成光刻胶图案的方法
US7466027B2 (en) * 2006-09-13 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
US20080188074A1 (en) * 2007-02-06 2008-08-07 I-I Chen Peeling-free porous capping material
JP5098507B2 (ja) 2007-08-10 2012-12-12 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
US7943453B2 (en) 2007-12-20 2011-05-17 International Business Machines Corporation CMOS devices with different metals in gate electrodes using spin on low-k material as hard mask
US7541277B1 (en) 2008-04-30 2009-06-02 International Business Machines Corporation Stress relaxation, selective nitride phase removal
US8053861B2 (en) * 2009-01-26 2011-11-08 Novellus Systems, Inc. Diffusion barrier layers
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
CN102437099A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔结构形成方法
TWI460864B (zh) * 2011-11-11 2014-11-11 Au Optronics Corp 薄膜電晶體及其製造方法
CN103107158A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8994178B2 (en) 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
CN103426749B (zh) * 2012-05-14 2015-11-25 中芯国际集成电路制造(上海)有限公司 开口的形成方法和堆叠结构
KR20140083696A (ko) 2012-12-26 2014-07-04 제일모직주식회사 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
CN104347478B (zh) * 2013-07-24 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9076845B2 (en) * 2013-10-03 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a high density dielectric etch-stop layer
KR20180006740A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN110797298A (zh) * 2018-08-03 2020-02-14 群创光电股份有限公司 电子装置及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5470801A (en) * 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
JP3645081B2 (ja) * 1997-02-05 2005-05-11 富士通株式会社 半導体装置およびその製造方法
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6093966A (en) * 1998-03-20 2000-07-25 Motorola, Inc. Semiconductor device with a copper barrier layer and formation thereof
JP3175691B2 (ja) * 1998-05-08 2001-06-11 日本電気株式会社 多層配線半導体装置の製造方法
KR100265771B1 (ko) * 1998-07-09 2000-10-02 윤종용 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
US6410149B1 (en) * 1998-08-27 2002-06-25 Alliedsignal Inc. Silane-based nanoporous silica thin films and precursors for making same
US6071809A (en) * 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure
US6171945B1 (en) * 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6040243A (en) * 1999-09-20 2000-03-21 Chartered Semiconductor Manufacturing Ltd. Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6329062B1 (en) * 2000-02-29 2001-12-11 Novellus Systems, Inc. Dielectric layer including silicalite crystals and binder and method for producing same for microelectronic circuits
US6514881B1 (en) * 2000-05-23 2003-02-04 Texas Instruments Incorporated Hybrid porous low-K dielectrics for integrated circuits
US6432811B1 (en) * 2000-12-20 2002-08-13 Intel Corporation Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures
US6984581B2 (en) * 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
US6660619B1 (en) * 2001-01-31 2003-12-09 Advanced Micro Devices, Inc. Dual damascene metal interconnect structure with dielectric studs
US20030218253A1 (en) * 2001-12-13 2003-11-27 Avanzino Steven C. Process for formation of a wiring network using a porous interlevel dielectric and related structures
US6723635B1 (en) * 2002-04-04 2004-04-20 Advanced Micro Devices, Inc. Protection low-k ILD during damascene processing with thin liner

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105814678A (zh) * 2013-12-16 2016-07-27 应用材料公司 使用处理系统的气隙结构集成
CN105814678B (zh) * 2013-12-16 2019-06-14 应用材料公司 使用处理系统的气隙结构集成
JP2017120904A (ja) * 2015-12-28 2017-07-06 株式会社半導体エネルギー研究所 電極、半導体装置、半導体ウエハー、モジュールおよび電子機器とその作製方法

Also Published As

Publication number Publication date
KR100538749B1 (ko) 2005-12-26
US6831366B2 (en) 2004-12-14
EP1371091A1 (en) 2003-12-17
JP4166576B2 (ja) 2008-10-15
US20030075803A1 (en) 2003-04-24
WO2002071467A1 (en) 2002-09-12
US20020117760A1 (en) 2002-08-29
US6716742B2 (en) 2004-04-06
US6603204B2 (en) 2003-08-05
CN1505834A (zh) 2004-06-16
EP1371091A4 (en) 2009-04-01
US20030183937A1 (en) 2003-10-02
CN1331203C (zh) 2007-08-08
TW544845B (en) 2003-08-01
KR20040031695A (ko) 2004-04-13

Similar Documents

Publication Publication Date Title
JP4166576B2 (ja) 多層スピンオン多孔性誘電体からなるｌｏｗ−ｋ配線構造
US6677680B2 (en) Hybrid low-k interconnect structure comprised of 2 spin-on dielectric materials
US7696085B2 (en) Dual damascene metal interconnect structure having a self-aligned via
US6710450B2 (en) Interconnect structure with precise conductor resistance and method to form same
US6479391B2 (en) Method for making a dual damascene interconnect using a multilayer hard mask
US9245792B2 (en) Method for forming interconnect structures
US7304386B2 (en) Semiconductor device having a multilayer wiring structure
US7057287B2 (en) Dual damascene integration of ultra low dielectric constant porous materials
US20020155693A1 (en) Method to form self-aligned anti-via interconnects
KR100473513B1 (ko) 패터닝된 상호접속 구조물 형성 방법
US6724069B2 (en) Spin-on cap layer, and semiconductor device containing same
US7300868B2 (en) Damascene interconnection having porous low k layer with a hard mask reduced in thickness
JP5202784B2 (ja) 半導体装置の製造方法
TW423106B (en) Manufacturing method of dual damascene structure
JP2004363420A (ja) 多層配線構造の半導体装置及びその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20031022

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070710

RD12 Notification of acceptance of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7432

Effective date: 20071005

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071009

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20071005

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20080108

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080407

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20080407

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20071009

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20080722

RD14 Notification of resignation of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7434

Effective date: 20080722

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20080730

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110808

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120808

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130808

Year of fee payment: 5

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees