TW544845B - Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics - Google Patents

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Jeffrey Curtis Hedrick
Satyanarayana V Nitta
Sampath Purushothaman
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Description

544845 A7
發明領媸 本發明係關於高速微處理器、應用特殊積體電路 (ASICs)，與其他高速積體電路（ICs)之互連結構。本; 提供低介電常數（即低k)之互連結構，其具有強化之^路 速度、精確之傳導電阻值，與降低之製造成本。本^明 ::構和先前技藝之傳統結構相比，具有較低之有‘介 電常數、改良之金屬線電阻控制，以及降低之製造成2 已知許多具有約3.5或更少介電常數之低k介電質，加雙 波紋型式之銅（Cu)的互連結構，舉例來說，請參見2〇〇〇年 6月5〜7日，電機與電子工程師學會（IEEE)電子裝置學會， 國際互連技術研討會，R.D·高伯特（G〇idbiatt)等，「具低& 介電I之鬲性能0.13微米（μιη)銅BE0L技術」，第％ 1〜263 頁。在先前技藝之互連結構的製造期間，（在金屬填充與 化學機械掘光（CMP)之後）成為金屬導體的渠溝深度，通 常是不能充分地控制的，而此等溝渠長成稱為微渠溝的 形狀。圖1顯示含有微渠溝之先前互連結構的圖像表示。 具體地說，圖1包括基板10、低k介電質12，與包含擴散 障壁填料16之金屬填充導體區域14。注意圖右手邊之金 屬填充導體區域包含微渠溝1 8。 使用定時反應性離子蝕刻（RIE)過程來蝕刻渠溝，並以 時間控制渠溝深度。通常，蝕刻速率與渠溝輪廓的形狀 ’皆隨著穿越晶圓的渠溝寬度（特徵尺寸）變化，導致溝渠 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A7
深度大的變化，進而導致今屬壤贿 叩守双至屬導體電阻之大的變化。這 ^刻速率與特徵形狀的變化，可能超時地（天天）改變。 因為當擴散障壁填料沈積於溝渠之粗糙表面上時，其 具有淡薄的（薄的）位置，渠溢鹿立 罝来屏底4的粗糙形狀也產生可靠 十生的問題。對以上微渠溢pE( Hg ^ 倣本焉問嗵I 一般解決方法，包含額 外處理步騾的使用，其提高了製 攸同J I k所需·^低k介電質加鋼 (Cu)互連結構的整體生產成本。 而且，具有銅(Cu)與低⑽料之互連結構的製造，通常 必須使用旋塗塗佈工具，肖更昂貴的離子增強化學氣相 沈私（PECVD)工具。混合工具组的使用，增加了設備的講 置與維修成本，以及製造的原始時間。 鑑於先前技藝之問題，有需要提供一新與改良之製作 低1^介私貝加金屬互連結構的方法，而此一方法避免微渠 >冓的形成。 發明概要 本發明之目的在提供一種低k介電質加雙波紋型式之金 屬互連結構，其中可以獲得金屬導體電阻之精確與均一 的控制。 本發明之另一目的在以不增加處理成本情況下，提供 金屬導體之形狀的精確控制，以改善可靠性。 本發明之進一步目的在提供一種互連結構，其中金屬 導體具有一實質上平坦的底部，亦即沒有微渠溝存在。 本發明之進一步目的在提供一種低k介電質加金屬互連 結構（具有金屬導體電阻之精確與均一的控制），其係基於 本紙張足度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A7 B7 五、發明説明（3 ) 多層自旋塗佈介電質層；因此避免了昂貴之真空式沈積 工具的使用。 本發明之另一目的在使用具有約3.5或更少之k的多孔介 電質。 本發明藉由提供一種互連結構來達成這些與其他的目 的，此一互連結構至少包含一多層之介電質與多層旋塗 介電質内部之複數個圖案化的金屬導體，其中多層之介 電質以單一之自旋應用工具逐次地施加，然後在單一的 步騾中固化。導體電阻上的控制係使用具有第二原子組 成之嵌埋的蝕刻終止層來獲得，其中終止層位於線與具 有第一原子組成之多孔低k介電質的通道介電質層之間。 本發明之互連結構亦包含一硬式光罩，其可輔助形成雙 波紋型的互連結構。從具有特定原子組成與其他顯露之 數值之多孔低k有機或無機材料的特定群中，選擇第一與 第二組成，以獲得至少10至1，或更高的蝕刻選擇性。 具體地說，本發明之雙波紋型互連結構包括： 一基板，其具有形成於其上之圖案化的多層介電質， 該圖案化之多層介電質包含藉由嵌埋之蝕刻終止層彼此 分離的第一與第二多孔低k介電質，該第一與第二多孔低 k介電質具有第一組成； 一拋光終止層，其形成於該第二多孔低k介電質上面之 該圖案化的多層介電質上；及 一金屬導體，其形成於該圖案化之多層介電質内。 在本發明之一具體實施例中，第一與第二多孔低k介電 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A7 B7 五、發明説明（4 ) 質是有機介電質，而嵌埋之蝕刻終止層則是無機之低k介 電質材料。在本發明之此一具體實施例中，無機之嵌埋 触刻終止層可以是多孔或非多孔的，其中以多孔之無機 嵌埋蝕刻終止層為優先的選擇。 在本發明之另一具體實施例中，第一與第二多孔低k介 電質是低k無機介電質，或無機/有機混合的介電質，如甲 基倍半矽氧烷（MSQ)，而該嵌埋之蝕刻終止層則是有機低 k介電質。在本發明之此一具體實施例中，有機之嵌埋蝕 刻終止層可以是多孔或非多孔的，其中以多孔之材料為 優先的選擇。 本發明之結構提供下列超越先前技藝之互連結構的優點： (i) 金屬導體厚度與電阻之精確與均一的控制。 (ii) 改善的可靠性，因為渠溝包含均勻厚度而無稀薄點的 擴散障壁填料。 (iii) 在不增加生產成本，並減少真空式沈積工具之使用的 情況下，獲得高度控制的金屬導體電阻。 本發明之另一態樣係關於一種製造上述低k介電質加金 屬導體互連結構之方法，其包括步驟： (a) 在基板表面上，形成多層旋塗介電質，該多層介電 質包含藉由嵌埋之蝕刻終止層彼此分離的第一與第二多 孑L低k介電質，該第一與第二多孔低k介電質具有第一組 成，而該嵌埋之蝕刻層則具有不同於該第一組成之第二 組成； (b) 在該多層旋塗介電質上形成一硬式光罩，該硬式光 -9- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 544845 A7 B7 五、發明説明（5 ) 罩至少包含一掘光之終止層，與位於該抛光終止層頂邵 白勺圖案化層； (C)在該硬式光罩中形成一開口，以便暴露該多層旋塗 介電質之表面； (d) 使用該硬式光罩作為蝕刻光罩，在該暴露出來之多 層旋塗介電質之表面中，形成一渠溝層階與通道層階； (e) 用至少一導體材料填充該渠溝層階與通道層階；及 ⑴將形成於該多層旋塗介電質之該拋光終止層上的該 導體金屬填充物平面化。 在本發明之一具體實施例中，多層旋塗介電質在引導 步驟（b)之前固化。在另一具體實施例中，其中硬式光罩 亦包含旋塗介電質，而固化則發生於步騾（b)之後。 圖式簡單說明 圖1係先前技藝之互連結構的插畫表示，此一互連結構 包含微渠溝，其具有形成於其中之粗糙的底部表面。 圖2-8係本發明之結構，經由本發明各種不同之處理步 焉聚的剖面圖。 圖式符號簡單說明 10表示一基板； 12表示一低k介電質； 14表示一金屬填充導體區域； 16表示一擴散障壁填料； 18表示一微渠溝； -10- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A7 B7 五、發明説明（6 ) 50表示一基板； 52表示一多層旋塗介電質； 52’表示一固化之多層旋塗介電質； 54 表示一第一低k介電質； 54’表示一固化之第一低k介電質； 56 表示一後埋之姓刻終止層； 56’表示一固化之嵌埋之蝕刻終止層； 58表示一第二低k介電質； 58’表示一固化之第二低k介電質； 60表示一硬式光罩； 60’表示一固化之硬式光罩； 62 表示一拋光終止層； 62’表示一固化之拋光終止層； 64 表示一圖案化層； 64’表示一固化之圖案化層； 66 表示一開口； 68 表示一第二開口； 70 表示一渠溝； 72 表示一填充材料；及 74 表示一導電金屬。發明詳細說明 本發明提供由多層旋塗介電質所組成之低k互連結構， -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 7 五、發明説明（ 以及製造此一互連纟士错 、 圖，詳細地敘述本發明。；、、主立參考本發明之附 之元件係以相似之參考式中，相似與/或相應 明其說明使用於本發明中，用來製造本發 =冓的初始結構。具體地說，圖2中所說明的結 搏包括基板50，並且右；、人孙 。如圖所示，本發明之Γ二其人， 質54山… 夕層從塗介電質包含第-似介電 音的/欠二虫刻終止層56，與第二❹介電質58。應注 的，，使用於本發明中之多層旋塗介電質，具有從約 /约3·5《有效介電常數，而其中以從約1·4至3·〇之有 ^介電常數為最佳。根據本發明，第-與第二低k介電質 疋=孔 < 有機或無機（包含無機/有機之混合）介電質。應 /王思的是第二低k介電質是其中將形成金屬線的區域，然 而第一低k介電質則是其中形成金屬通道的區域。 …、 如圖2所tf，嵌埋之蝕刻終止層係位於第一與第二多孔 低k介電質之間。此外，本發明所使用之第一與第二多孔 低]^介包為具有彼此相似之第一組成，而嵌埋之蝕刻層則 具有不同於該第一組成之第二組成。應注意的是本^; 使用之「低k」一詞，指示具有約3·5或更少之介電常數的 介電質材料，而其中以從約L4至3.0之介電常數最佳。下 文中，將詳細敘述組成多層旋塗介電質之每一層的成分 本發明所使用之基板可以包含一般出現在互連結構中 之傳統材料。所以，舉例來說，基板50可以是介電質（層 -12- 本紙張尺度適用t國國家標準(CNS) Α4規格(210 X 297公釐） 544845 五、發明説明（8 ) 階間或層階内）、配線層階、黏著催化劑、半導體晶圓， 或其任何組合。當使用半導體晶圓作為基板時，晶圓可 以包3形成於其上之各種電路與/或裝置。 、多層旋塗介電質之每一層，係利用熟諳此藝之士熟知 之傳統捉塗塗佈處理步驟來形成，而下列旋塗處理之每 、疋放到加為板洪烤過程中，其中此一過程係使 足、移除3疋塗介電質上任何殘餘溶劑的條件；然後於 後績層《應用期目，處理不能溶解的膜。加熱板烘烤通 常在約攝氏90度至約攝氏5〇〇度的溫度中，實施約1〇至 裝 〇〇秒加煞板烘烤以約攝氏250度至約攝氏400度的溫度 ，實施約6〇至300秒較佳。 線 在本喬明之一具體實施例中，第一與第二低&介電質是 包括破（C)、氧（0)與氫（H)之有機介電質。舉例來說，本 發明中使用之冑機低k介電質的實例包含，但不受限於此 ，芳香族熱硬化聚合樹脂，舉例來說由道化學⑴⑽ Chemical)公司以SiLK⑧商標銷售之樹脂，荷尼威爾 (H〇neywellWFlare⑧商標銷售之樹脂，與由其他供應商銷 ，之類似樹脂，以及其他類似之有機介電質。應注意的 疋，使用於本發明之此一具體實施例中的有機介電質是 多孔的。本發明中所使用之有機介電質的小孔尺寸，在 約5至孔隙體積百分比中’大約是i至約別奈米。 當第-與第二低k介電質包括有機介電質時，嵌埋之蝕 刻終止層係兩旋塗之無機介電質層或無機/有機之混合（即 含嫩質)所組成。在本發明中，無機介電質嵌埋蚀刻 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公 13- 544845 A7 B7 五、發明説明（9 ) 、終止層通常包括矽（Si)、氧（Ο)與氫（H)(碳（C)可以視情況 存在），並且具有約1.1至約5.5之介電常數，而其中以約 2.0至3.2之介電常數較佳。可以用作嵌埋之蝕刻終止層的 無機介電質實例，包含，但不受限於此··倍半矽氧烷 (HOSP)(由哈尼威爾（Honeywell)銷售之含矽無機介電質） 、四乙基鄰矽酸酯（TEOS)、甲基倍半矽氧烷（MSQ)、氫化 倍半矽氧烷（HSQ)、MSQ-HSQ共聚物，有機矽烷與任何其 他含矽之材料。在本發明之此一具體實施例中，多孔與 多孔之無機介電質可以用作嵌埋之蝕刻終止層，而其 中以多孔之無機介電質為優先之選擇。雖然無機之嵌埋 名虫刻終止層的孔隙尺寸對本發明不是緊要的，通常無機 之嵌埋蝕刻終止層在約5至80%之孔隙體積百分比中，具 有約5至500埃的孔隙尺寸。無機之嵌埋蝕刻終止層，以 在約10至5 0%之孔隙體積百分比中，具有約10至200埃的孔 隙尺寸更佳。 在本發明之另一具體實施例中，多層旋塗介電質之第 一與第二多夺L低k層，是多孔之低k無機介電質，而嵌埋 之蝕刻終止層，則可以是多孔或不是多孔之有機介電質 材料。應注意的以上本發明之第一具體實施例中，關於 匕類有機與無機介電質的敘述，在此一具體實施例中也 可以成立。因此，此處不需要進一步的敘述。 不論在本發明中使用哪一具體實施例，多層之第一多 孑L低k介電質層具有約500至約10,000埃的厚度，而其中以 系勺900至約30 00埃的厚度更佳。在嵌埋之蝕刻終止層範圍 - 14- 本紙張尺^度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845
中，孩層通常具有約25至1500埃的厚度，而其中以約ι〇〇 =3〇〇埃的厚度更佳。另—方面，多層之第二多孔低^ 電質層則具有約500至約10,〇〇〇埃的厚度，其中以約ι〇〇〇 至約3000埃的厚度更佳。 一現在可以固化多層旋塗介電質了，或者是，如果硬式 光罩是用旋塗介電質製成的，則多層旋塗介電質與硬式 光罩可以在單-固化步驟中固<匕。後者是較佳的，既然 其減少了整個程序中，處理工具與步驟的數目。下文中 所提到的固化條件，錢用於固化發生於硬式光罩形成 之^削的具體實施例中。 形成圖2所示之結構之後，硬式光罩6〇形成於多層旋塗 介電質（最上表面，即第二低k介電質58之頂端。根據本 么月硬式光罩60至少包含!垃光層62與圖案化層64。圖3 中所π之硬式光罩’可以藉由傳統電漿增強化學氣相沈 積⑽CVD)過程來形成，或者以自旋塗佈來形成每一層硬 式光罩60則更佳。既然旋塗塗佈減少了整個過程中使用 之沈積工具的數目，目而降低了整體的製造成本，由並 形成（層是較佳的"匕外，雖然圖式描緯硬式光罩中有 兩層的存在，硬式光罩可以包含超過兩層。 用來形成硬式光罩的材料可以變化，並且是依據其對 直接鋪設於其下面之層的蚀刻選擇性。舉例來說，本發 明中所使用之圖案化層，是具有對下面之拋^止Μ 独刻選擇性（約10:1，或更高）的材料。由於圖案化層在本 發明之步驟（f)中被移除，此層之介電常數可以是高的。 -15-
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另一方面，拋光終止層則是且有斟 』疋八,對下面心多層旋塗介電 貝咼蝕刻選擇性的的材料，而且並 /、S具有不明顯地增 加多層旋塗介電質之有效介電常數的介電常數。 據此，圖案化層可以包含有機或無機之介電質，然而 抛光終止層則包括無機或有機介電質。每一層之實際性 質，首先將取決於多層旋塗介電質之第二低k介電質，然 後取決於拋光終止層。在本發明之一具體實施例中，拋 光終止層62與嵌埋之蝕刻終止層56係由相同之材料所組 成。 每-層硬式光罩之厚度可以變化，而且對本發明也不 是緊要的。可是，圖案化層通常具有約1〇〇至約3〇⑽埃的 厚度，而拋光終止層則是具有約100至約1〇〇〇埃的厚度。 緊接於形成硬式光罩之後，拋光終止層與圖案化層， 以及下面之多層旋塗介電質，遭受單一之固化步驟，而 此一步驟係使用熟諳此藝之士所熟知之傳統條件來實施 。固化步驟可以包含加熱板烘烤步驟，或電爐加熱。在 本發明中，以使用包含電爐烘烤之固化步騾較佳。雖然 固化的條件可以變化，加熱板烘烤通常是在約攝氏250度 至約攝氏500度的溫度，實施約30至約500秒的時間，而 電爐烘烤步驟則是在約攝氏200度至約攝氏500度，實施 約1 5分鐘至約3 ·0小時的時間。再次強調的是如果硬式光 罩不是由旋塗介電質所組成，則固化可以在硬式光罩沈 積之前發生。此外，既然旋塗之硬式光罩是較佳的，圖 式與下列敘述是特別針對此一具體實施例的。然而，應 -16- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 五、發明説明（12 /王思的疋，圖式與下列敘述對於不是旋塗塗佈之硬式光 罩也是成立的。 中j化層顯示於圖4中，並標示為52,（固化之多層旋塗介 私貝）62 (固化之拋光終止層）與64，（固化之圖案化層） 緊接万;介電質多層與硬式光罩之選擇性固化之後，圖3 斤π之总構，便遭受第一微影與蝕刻過程，而於固化之 圖案化層64,中形成開口66;請參見圖5。具體地說，依據 下列來形成圖5中所示之結構：首先，使用熟請此藝之士 所熟知之傳統沈積過程，於固化之圖案化層上，形成將 用來圖案化圖案化層之光阻劑（圖式中未顯示）。接著，將 光阻d暴路於放射之圖案，其後使用傳統光阻顯影劑， 於光阻劑中將圖案顯影。 在將光阻劑圖案顯影之後，帛口66便形成於硬式㈣ I以便將下面之掘光終止層之—部份暴露出來。具體 vt開口係使用傳統乾式蝕刻過程來形成的，此—乾 式^過程包含，但不受限於此：反應性離子蚀刻咖） 、书漿蝕刻與離子束蝕刻。這些不同的乾式蝕刻過程中 ^以使用包含氟基之化學的反應性離子蚀刻_)較佳。 二㈣步驟之後，便利用熟諳此藝之士所熟知之傳 '」各過各，將圖案化之光阻劑從結構中剝落。從 微影與蝕刻步驟獲得之結構，顯示於圖5。 ，結構剝落光阻劑之後，便對圖5中所示 的光阻劑（未顯示）。接著，新的光阻劑遭受 新 以便於結構中提供第二開口 68，其中此—開口/將^之 -17- 544845 五、發明説明（13 多層旋塗介電質52, ％主 ^ 前述細刻過程：表面f露出來。第二崎驟包含 ，以使用包含氟基之化=么不同的乾式㈣過程中 緊接於將固化之多居入性離子姓刻（RIE)較佳。 後，便使用傳統制；=介：暴Γ來的第二㈣之 ，而提供如圖6所示之結構。弟二光阻劑從結構上剝落 多：;/二在:更Λ光罩中形成圖案之後的結構，被轉移到 、，巨、;70之圖:貝具體地說，在多層旋塗介電質中形成 二::衣轉移，係使用包含氧或還原化學之乾式蚀 j過私來貫施。根據本發明，渠溝7〇可以是通道或線，或兩 者。 緊接於圖案轉移到多層旋塗介電質之後，便以導體金 屬74溝无與平面化填渠，以便提供圖8所示之結構。一種 j擇性但疋較佳之填充材料72，可以在填充導體金屬之 則，於渠溝中形成。本文中所使用「導體金屬」一詞指 示一種金屬，其選自由鋁（A1)、銅（Cu)、鎢（w)、銀（Ag) 與其他類似之金屬，這些金屬通常使用於互連結構中。 在此也了以使用這些導體金屬的合金，如銅錯（Ai_cu) 。使用於本發明中之較佳的金屬是銅。利用傳統沈積過 程，如化學氣相沈積（CVD)、電漿輔助化學氣相沈積、電 逢度、歲鍍、化學溶液沈積與其他類似之沈積過程，於渠 溝中形成金屬。 、本發明中所使用之選擇性的填充材料，包含任何防止 導體金屬擴散到介電質層中的材料。一些此等填料之實 -18- 本紙張瓦度適用中國國家標準(CNS) A4規格(210 X 297公釐） 544845 A7 B7 五、發明説明（14 ) 例，包含，但不受限於此：氮化鈦（TiN)、氮化妲（TaN)、 跃（Ti)、鋰（Ta)、鎢（W)、氮化鎢（WN)、鉻（Cr)、鈮（Nb)與 其他包含其組合之類似的材料。填充材料可以利用熟諳 立匕藝之士所熟知之傳統沈積過程於渠溝中形成，此一沈 積過程包含：化學氣相沈積（CVD)、電漿輔助化學氣相沈 積、濺鍍、電鍍、化學溶液沈積。 以導體金屬填充渠溝之後，此一結構便遭受傳統平坦 4匕過程，如化學機械拋光（CMP)，此一平坦化過程移除拋 光終止層上面的任何導體金屬。請注意，此一平坦化步 驟也從結構中移除硬式光罩的圖案化層，但是沒有移除 Μ光終止層。結果是拋光終止層遺留在結構之表面上。 因為此一緣故，選擇具有稍微低之介電常數的拋光終止 層是必要的，以便不增加互連結構之有效介電常數。 緊接於本發明之處理步驟之後，可以藉由重複本發明 之處理步騾，在圖8所示之結構上面形成額外的通道或配 、線層階。因此，可以使用本發明之方法來製備其中包含 一個或更多個配線或通道層階之互連結構。 提供下列實例以說明本發明之方法，以及顯示其一些 優:點。 實例 在此一實例中，準備並使用SiLK®/HOSP/SiLK⑧/HOSP 介電質堆疊來形成一互連結構。具體地說，在此一實例 中，使用裸8英吋矽晶圓作為基板。藉著在丙二醇單甲醚 酉普酸鹽（PGMEA)中，對晶圓施加2.5重量百分比之有機矽 -19- 本紙張^度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A7 B7 五、發明説明（15 ) 少充黏著催化劑溶液，以黏著催化劑來處理此一晶圓，緊 接著以約每分鐘3000轉旋轉30秒。晶圓接著被放到加熱 板上，並於約攝氏100度烘烤約90秒。此一烘烤將黏著催 4匕劑的反應，提升到晶圓的表面。冷卻至室溫之後，以 丙二醇單甲醚醋酸鹽（PGMEA)清洗具有黏著催化劑之晶 圓，以移除多餘的黏著催化劑。此一晶圓以約3 0毫升（ml) 的丙二醇單甲醚醋酸鹽（PGMEA)洗滌，然後以約每分鐘 3 0 00旋轉約30秒。 緊接著此一清洗之後，晶圓在攝氏100度的加熱板上烘 烤約1分鐘，以使溶劑乾燥。冷卻至室溫之後，便施加第 一層低k介電質（SiLK⑧）。SiLK⑧溶液係放在晶圓上，而此 一晶圓以約每分鐘3 0 0 0轉旋轉約3 0秒。在自旋之後，晶 圓被放到攝氏1 00度的加熱板上一分鐘，以部分乾燥溶劑 。其接著被傳送到攝氏400度的加熱板，並烘烤約2分鐘 。此-時間與溫度足以使所得之SiLK®膜不能溶解。 在冷卻之後，晶圓被送回旋塗器。施加HOSP溶液到晶 圓上，並以每分鐘3000轉旋轉約30秒，其中HOSP溶液已 被稀釋，以於約每分鐘3000轉的轉速，獲得約50奈米之 厚度。在自旋之後，此一晶圓被放到攝氏1 0 0度的加熱板 上約1分鐘，以部分乾燥溶劑。接著，其被移至攝氏400 度：的加熱板上2分鐘，以部分交叉連接薄膜。此一時間與 溫度足以使膜不能溶解。 接著允許晶圓冷卻，並送回旋塗器。對第一層施加第 二層SiLK®。SiLK⑧被施加到晶圓上，而此一晶圓以約每 -20- 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 544845 A7 B7 五、發明説明（16 ) 分鐘3000轉旋轉約30秒。此一晶圓被放到攝氏1〇〇度的加 熱板上一分鐘，緊接著放到攝氏400度的加熱板上約2分 姜重。 /♦卻至A溫之後’晶圓被送回旋塗器。接著施加兩層 硬式光罩如下。施加一層HOSP。對晶圓施加HOSP溶液， 接著晶圓以每分鐘3000轉旋轉約30秒，其中HOSP溶液已 被稀釋’以於約每分鐘3〇〇〇轉的轉速，獲得約5〇〇埃的膜 厚度。此一晶圓接著以約攝氏1〇〇度之加熱板烘烤約1分 鐘’以及約攝氏400度烘烤約2分鐘。 包含上述各層之固化的晶圓，被放進電漿增強化學氣 相沈積（PECVD)反應器中，並且於約攝氏35〇度沈積一層 5〇〇埃的氮化矽，以及於約攝氏35〇度沈積一層12〇〇埃的 二氧化矽（Si02)。 接著實施本發明中所敘述之微影與蝕刻過程。然後使 用工業中已知之標準過程方法（以填料，然後銅（cu)，填 充蝕刻渠溝與通道開口，而銅以化學機械拋光過程（cMp) 平面化），完成雙波紋結構。 在最後之化學機械拋光過程（CMp)期間，氮化矽層遺留 在結構中，而沈積在上面的二氧切_2)層則被移除了 = 雖然已經明確地展示，並以與其 例敛述本發明，熟請此藝之士應了解，可以作前：：： 他=式上改變，而不脫離本發明之精神與範圍 :此，本發明不受限於所敘述與所說明之確切形 式人，’而是屬於延伸中請專利範圍之範園。 21 本紙張尺度適财國國家A4規格(210 X 297公董Γ 裝 町

Claims (1)

  1. 544845 L
    A8 B8 C8 D8 Hi·專利範圍 1. 一種互連結構，其包括： 一基板，其具有形成於其上之圖案化的多層介電質， 該圖案化之多層介電質包含藉由嵌埋之蝕刻終止層彼此 分離的第一與第二多孔低k介電質，該第一與第二多孔 低k介電質具有第一組成，而該嵌埋之蝕刻層則具有不 同於第一組成之第二組成； 一拋光終止層，其形成於該圖案化的多層旋塗介電質 上之該第二多孔低k介電質上面；及 一金屬導體，其形成於該圖案化之多層介電質内。 裝 2. 如申請專利範圍第1項之互連結構，其中該第一與第二 多孔低k介電質是有機介電質，而嵌埋之蝕刻終止層是 無機之低k介電質材料或無機/有機混合之材料。 3. 如申請專利範圍第2項之互連結構，其中該第一與第二 多孔低k有機介電質，在約5至約35%之孔隙體積百分比 中，具有約1至約50奈米之孔隙尺寸。 4. 如申請專利範圍第2項之互連結構，其中該無機低k介電 質嵌埋蝕刻終止層是多孔的。 5. 如申請專利範圍第4項之互連結構，其中該無機多孔低k 介電質蝕刻終止層，在約5至約80%之孔隙體積百分比 中，具有約5至約500埃的孔隙尺寸。 6. 如申請專利範圍第2項之互連結構，其中該第一與第二 多孔低k有機介電質包括碳（C)、氧（0)與氫（H)。 7. 如申請專利範圍第6項之互連結構，其中該第一與第二 多孔低k有機介電質是芳香族熱硬化聚合物樹脂。 本紙張足度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A8 B8 C8 申請專利範圍 8:申請專利範圍第2項之互連結構，其中該無機之嵌埋 蝕刻終止層包括矽（Si)、氧（〇)與氫（H)，並視需要地包 括€(c)。 9·如申請專利範圍第8項之互連結構，其中該無機之嵌埋 蝕刻終止層包括 H〇SP、MSQ、TE〇s、HSQ、 hsq共聚物、有機矽烷，或任何其他含矽之材料。
    1 _請專利範圍第1項之互連結構，其中該第一與第二 夕孔低k介電質是低k無機介電質，而該嵌埋之蝕刻終止 層疋有機之低k介電質。 1 1 ·=申請專利範圍第丨〇項之互連結構，其中該第一與第二 夕孔低k無機介電質，在約5至約80%之孔隙體積百分比 中’具有約5至約500埃的孔隙尺寸。 1 2·如申請專利範圍第10項之互連結構，其中該有機低匕介 電質之嵌埋蝕刻終止層是多孔的。 1 3·如申請專利範圍第12項之互連結構，其中該有機多孔低 k介電質之蝕刻終止層，在約5至約35%之孔隙體積百分 比中，具有約1至約50奈米的孔隙尺寸。 14·如令請專利範圍第1〇項之互連結構，其中該有機介電質 之蝕刻終止包括碳（C)、氧（〇)與氫（H)。 1 5·如申請專利範圍第14項之互連結構，其中該有機介電質 之蝕刻終止層是芳香族熱硬化聚合物樹脂。 1 6·如申請專利範圍第1〇項之互連結構，其中該第一與第二 多孔低k無機層包括矽（Si)、氧（〇)與氫（H)，並視需要地 包括碳（C )。 -2 - 本紙張尺度“中闕家標準(CNS) Μ規公董y 544845 8 8 8 ABCD 、申請專利範圍 1 7.如申請專利範圍第16項之互連結構，其中該第一與第二 多孔低k無機層包括HOSP、MSQ、TEOS、HSQ、MSQ-HsQ共聚物、有機矽烷，或任何其他含矽之材料。 1 8 ·如申凊專利範圍第1 ,之互連結構，其中該第一與第二 多孔低k介電質具有約υ至約3.5之介電常數。 1 9·如申請專利範圍第1 8項之互連結構，其中該介電常數你 從約1.4至約3.〇。 、 2 0.如申請專利範圍第1項之互連結構，其中該多層旋塗介 私質具有約3 · 5或更少之有效介電常數。 2 1 ·如申請專利範圍第1項之互連結構，其中該基板是—介 電質、配線層階、黏著催化劑，及其組合之半導體晶圓。 22·如申請專利範圍第1項之互連結構，其中該基板是〜半 導體晶圓，其具有一黏著催化劑層形成於其上。 2 3 ·如申請專利範圍第丨項之互連結構，其中該拋光之終止 層係由與嵌埋之蝕刻終止層相同的材料所組成的。 2 4.如申請專利範圍第1項之互連結構，其中該拋光之終止 層係一旋塗低k無機或有機介電質。 2 5·如申請專利範圍第1項之互連結構，其中該金屬導體由 錯（A1)、銅（Cu)、鎢（W)、銀（Ag)，或其合金所組成。 2 6.如申請專利範圍第1項之互連結構，其中該金屬導體由 銅（Cu)所組成。 2 7,如申請專利範圍第1項之互連結構，進一步包括一填充 材料，其於該金屬導體之沈積之前，形成於該圖案化之 多層旋塗介電質的内部。 本紙張尺^度適用中國國家標準(CNS) A4規格(210 X 297公釐) 544845 A8 B8 C8
    2 8.如申请專利*圍第27項之互連結構，其中該填充材料由 氮化鈦（TiN)、氮化鈕（TaN)、鈦（Ti)、鈕（Ta)、鎢（w)、 氮化鎢（WN)、鉻（Cr)、鈮（Nb)，或其組合所組成。 29·如申請專利範圍p項之互連結構，其中該導體金屬係 導體通道、導體線，或導體通道與線。 3 0.—種製造低k介電質加金屬導體互連結構之方法，包括 步驟： 、（a)在基板表面上，形成多層旋塗介電質，該多層旋 塗介電質包含藉由嵌埋之姓刻終止層彼此分離的第一與 第二多孔低k介電質，該第一與第二多孔低k介電質具有 第一組成，而該嵌埋之蝕刻層則具有不同於該第一組成 之第二組成； (b) 在該多層旋塗介電質上形成—硬式光罩，該硬式 光罩至少包含一拋光之終止層，與位於該拋光終止層頂 部的圖案化層； (c) 在琢硬式光罩中形成一開口，以便暴露該多層旋 塗介電質之表面； (d) 使用该硬式光罩作為蝕刻光罩，在該暴露出來之 多層旋塗介電質表面中，形成一渠溝； (e) 用至少一導體材料填充該渠溝；及 、（f)將形成於該多層旋塗介電質之該拋光終止層上的 該導體金屬填充物平面化。 3 1.如申請專利範m第則之方法，其中該多層旋塗介電質 係藉由自旋塗佈’逐次施加該多層之每一層來形成的， -4 -
    裝 本紙張尺度家標準(CNS) 挪公董) 544845 A8 B8 C8 申請專利範圍 ”中在每一旋塗塗佈步驟之後，引導加熱板烘烤處理步 4 ’以使旋塗層上殘餘之溶劑乾燥，而使旋塗層不能溶 解。 戈申叫專利範圍第3 〇項之方法，其中該多層旋塗介電質 係在引導步驟（a)之後固化。 33·:申請專利範圍第32項之方法，其中該固化係一加熱板 烘烤固化步驟，其於約攝氏25〇度至約攝氏5〇〇度之溫度 ’處理約3 0至約5〇〇秒。 3 4·如申請專利範圍第32項之方法，其中該固化是一電爐固 化步驟，其於從約攝氏2〇〇度至約攝氏500度之溫度，處 理約15分鐘至約3·〇小時。 •如申叫專利範圍第30項之方法，其中該硬式光罩係藉由 電衆增強化學氣相沈積（PECVD)來形成的。 3 6·如申4專利範圍第3〇項之方法，其中該硬式光罩係藉由 旋塗塗佈來形成。 3 7·如申請專利範圍第3〇項之方法，其中該硬式光罩包括旋 塗介電質，而固化則發生於步驟（b)之後。 3 8·如申請專利範圍第3〇項之方法，其中步騾（幻包含兩個 微影與蝕刻步驟。 3 9·如申請專利範圍第38項之方法，其中該蝕刻步驟包含一 乾式蝕刻過程，其選自由反應性離子蝕刻（rie)、離子 束蝕刻，與電漿蝕刻所組成之群。 40.如申請專利範圍第38項之方法，其中該蝕刻步驟包括其 中使用氟基化學之反應性離子蝕刻（RIE)。 八 -5- 本紙張尺度適财關家標辱A4規格(21()><297公董)' -------___
    裝 η m 544845
    •如申請專利範圍第3〇項 或還原氣體式蚀刻過程。其中步驟⑷包含乳’ 42.如^專利範圍第30項之方法，其中該 線、通道 或其組合。 專利範圍第Μ項之方法，其中該渠溝填充包含〆 M匕私此過私選自由化學氣相沈積（CVD)、電漿 之^化學乳相沈積、電鍍、崎與化學溶液沈積所組成 其中在引導步驟（e)之 其中步驟（f)包含化學 其中該第一與第二多孔 裝 4 4 ·如申睛專利範圍第3 0項之方法 ㈤’於該渠溝中形成填充材料。 45·如申請專利範圍第川項之方法 機械拖光。 玎 46·如申請專利範圍第3〇項之方法，，、，…々π γ 一 7 w 低k介電質是有機介電質，而嵌埋之蝕刻終止層則是無 機之低k介電質材料，或是無機/有機混合之材料。 4 7.如申請專利範圍第46項之方法，其中該第一與第二多孔 低k有機介電質，在約5至約35%之孔隙體積百分比中， 具有約1至約5 0奈米的孔隙尺寸。 48·如申請專利範圍第46項之方法，其中該無機低k介電質 之嵌埋蝕刻終止層是多孔的。 4 9.如申凊專利範圍第48項之方法，其中該無機多孔低让介 電質姓刻終止層，在約5至約80%之孔隙體積百分比中 ’具有約5至約500埃的孔隙尺寸。 5 〇·如申請專利範圍第46項之方法，其中該第一與第二多孔 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 544845 A8 B8 C8
    低1^有機介電質包括碳（c)、氧（〇)與氫（η)。 5 1 ·如申請專利範圍第50項之方法，其中該第—與第二多孔 低k有機介電質是芳香族熱硬化聚合物樹脂。 :申μ專利範圍第46項之方法，其中該無機之嵌埋蝕刻 、止層包括矽（Si)、氧（〇)與氫（η) ’並視需要地包括碳 (C)。
    5 3·=申請專利範圍第52項之方法，其中該無機之嵌埋蝕刻 終止層包括 HOSP、MSQ、TEOS、HSQ、MSQ-HSQ 共 來物、有機矽烷，或任何其他含矽之材料。 5 4.如申清專利範圍第3〇項之方法，其中該第一與第二多孔 低k介電質是低k無機介電質，而該嵌埋之蝕刻終止層則 疋有機之低k介電質。 5 5.如申請專利範圍第54項之方法，其中該第一與第二多孔 低k供機介電質，在約5至約8〇%之孔隙體積百分比中， 具有約5至約500埃之孔隙尺寸。 5 6·如申請專利範圍第54項之方法，其中該有機低k介電質 之嵌埋蝕刻終止層是多孔的。 5 7·如申請專利範圍第56項之方法，其中該有機多孔低]^介 電質之钱刻終止層，在約5至約35〇/〇之孔隙體積百分比 中’具有約1至約5 0奈米的孔隙尺寸。 5 8 ·如申請專利範圍第5 6項之方法，其中該有機介電質之蝕 刻終止層包括碳（C)、氧（〇)與氫（H)。 5 9 ·如申請專利範圍第5 8項之方法，其中該有機介電質之蝕 刻終止層是芳香族熱硬化聚合物樹脂。 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公董) 544845 A8 B8 C8 D8 、申請專利範圍 6 0.如申請專利範圍第56項之方法，其中該第一與第二多孔 低k無機層包括矽（Si)、氧（0)與氫（H)，並選擇性地包括 碳（C)。 6 1.如申請專利範圍第60項之方法，其中該第一與第二多孔 低 k 無機層包括 HOSP、MSQ、TEOS、HSQ、MSQ-HSQ 共聚物、有機矽烷，或任何其他含矽之材料。 -8- 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)
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Publication number Priority date Publication date Assignee Title
US7425346B2 (en) * 2001-02-26 2008-09-16 Dielectric Systems, Inc. Method for making hybrid dielectric film
DE10112561C2 (de) 2001-03-15 2003-12-18 Infineon Technologies Ag Verfahren zur Erzeugung von auf einem Substrat haftenden porösen organischen Schichten
US6794293B2 (en) * 2001-10-05 2004-09-21 Lam Research Corporation Trench etch process for low-k dielectrics
TW544855B (en) * 2001-06-25 2003-08-01 Nec Electronics Corp Dual damascene circuit with upper wiring and interconnect line positioned in regions formed as two layers including organic polymer layer and low-permittivity layer
US7011864B2 (en) * 2001-09-04 2006-03-14 Tokyo Electron Limited Film forming apparatus and film forming method
JP2003109956A (ja) * 2001-09-28 2003-04-11 Toshiba Corp 半導体装置およびその製造方法
US6933586B2 (en) * 2001-12-13 2005-08-23 International Business Machines Corporation Porous low-k dielectric interconnects with improved adhesion produced by partial burnout of surface porogens
US20030119305A1 (en) * 2001-12-21 2003-06-26 Huang Robert Y. S. Mask layer and dual damascene interconnect structure in a semiconductor device
KR100428791B1 (ko) * 2002-04-17 2004-04-28 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
KR100454130B1 (ko) * 2002-05-28 2004-10-26 삼성전자주식회사 저유전율 절연막을 이용한 듀얼 다마신 배선 형성방법
US6831003B1 (en) 2002-05-31 2004-12-14 Advanced Micro Devices, Inc. Continuous barrier for interconnect structure formed in porous dielectric material with minimized electromigration
JP3762732B2 (ja) * 2002-09-27 2006-04-05 三洋電機株式会社 半導体装置の製造方法
US6949456B2 (en) * 2002-10-31 2005-09-27 Asm Japan K.K. Method for manufacturing semiconductor device having porous structure with air-gaps
US6717265B1 (en) * 2002-11-08 2004-04-06 Intel Corporation Treatment of low-k dielectric material for CMP
US6917108B2 (en) * 2002-11-14 2005-07-12 International Business Machines Corporation Reliable low-k interconnect structure with hybrid dielectric
US20040191417A1 (en) * 2003-03-28 2004-09-30 Dorie Yontz Method of integrating a porous dielectric in an integrated circuit device
US20040251549A1 (en) * 2003-06-11 2004-12-16 Tai-Chun Huang Hybrid copper/low k dielectric interconnect integration method and device
US7057287B2 (en) * 2003-08-21 2006-06-06 International Business Machines Corporation Dual damascene integration of ultra low dielectric constant porous materials
US6916697B2 (en) * 2003-10-08 2005-07-12 Lam Research Corporation Etch back process using nitrous oxide
JP2005142473A (ja) * 2003-11-10 2005-06-02 Semiconductor Leading Edge Technologies Inc 半導体装置の製造方法
US6903004B1 (en) * 2003-12-16 2005-06-07 Freescale Semiconductor, Inc. Method of making a semiconductor device having a low K dielectric
US20050140029A1 (en) * 2003-12-31 2005-06-30 Lih-Ping Li Heterogeneous low k dielectric
US7247555B2 (en) * 2004-01-29 2007-07-24 Chartered Semiconductor Manufacturing Ltd. Method to control dual damascene trench etch profile and trench depth uniformity
US7078350B2 (en) * 2004-03-19 2006-07-18 Lam Research Corporation Methods for the optimization of substrate etching in a plasma processing system
US7557035B1 (en) 2004-04-06 2009-07-07 Advanced Micro Devices, Inc. Method of forming semiconductor devices by microwave curing of low-k dielectric films
US7078814B2 (en) * 2004-05-25 2006-07-18 International Business Machines Corporation Method of forming a semiconductor device having air gaps and the structure so formed
US20050263901A1 (en) * 2004-05-27 2005-12-01 International Business Machines Corporation Semiconductor device formed by in-situ modification of dielectric layer and related methods
US6884715B1 (en) 2004-06-04 2005-04-26 International Business Machines Corporation Method for forming a self-aligned contact with a silicide or damascene conductor and the structure formed thereby
US6974772B1 (en) * 2004-08-19 2005-12-13 Intel Corporation Integrated low-k hard mask
US7338575B2 (en) * 2004-09-10 2008-03-04 Axcelis Technologies, Inc. Hydrocarbon dielectric heat transfer fluids for microwave plasma generators
KR100690881B1 (ko) 2005-02-05 2007-03-09 삼성전자주식회사 미세 전자 소자의 듀얼 다마신 배선의 제조 방법 및 이에의해 제조된 듀얼 다마신 배선을 구비하는 미세 전자 소자
US20070042609A1 (en) * 2005-04-28 2007-02-22 Senkevich John J Molecular caulk: a pore sealant for ultra-low k dielectrics
US8007675B1 (en) * 2005-07-11 2011-08-30 National Semiconductor Corporation System and method for controlling an etch process for a single crystal having a buried layer
US7289933B2 (en) * 2005-11-04 2007-10-30 Synopsys, Inc. Simulating topography of a conductive material in a semiconductor wafer
JP4788415B2 (ja) * 2006-03-15 2011-10-05 ソニー株式会社 半導体装置の製造方法
US8034722B2 (en) * 2006-04-07 2011-10-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming dual damascene semiconductor device
US7695897B2 (en) * 2006-05-08 2010-04-13 International Business Machines Corporation Structures and methods for low-k or ultra low-k interlayer dielectric pattern transfer
US20070278682A1 (en) * 2006-05-31 2007-12-06 Chung-Chi Ko Self-assembled mono-layer liner for cu/porous low-k interconnections
CN101140421B (zh) * 2006-09-04 2010-06-16 中芯国际集成电路制造(上海)有限公司 形成光刻胶图案的方法
US7466027B2 (en) * 2006-09-13 2008-12-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interconnect structures with surfaces roughness improving liner and methods for fabricating the same
US7723226B2 (en) * 2007-01-17 2010-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnects containing bilayer porous low-k dielectrics using different porogen to structure former ratio
US20080188074A1 (en) * 2007-02-06 2008-08-07 I-I Chen Peeling-free porous capping material
JP5098507B2 (ja) 2007-08-10 2012-12-12 東京エレクトロン株式会社 半導体装置の製造方法、半導体製造装置及び記憶媒体
US7943453B2 (en) 2007-12-20 2011-05-17 International Business Machines Corporation CMOS devices with different metals in gate electrodes using spin on low-k material as hard mask
US7541277B1 (en) 2008-04-30 2009-06-02 International Business Machines Corporation Stress relaxation, selective nitride phase removal
US8053861B2 (en) * 2009-01-26 2011-11-08 Novellus Systems, Inc. Diffusion barrier layers
US9029260B2 (en) 2011-06-16 2015-05-12 Taiwan Semiconductor Manufacturing Company, Ltd. Gap filling method for dual damascene process
CN102437099A (zh) * 2011-09-08 2012-05-02 上海华力微电子有限公司 一种降低接触孔电阻的接触孔结构形成方法
TWI460864B (zh) * 2011-11-11 2014-11-11 Au Optronics Corp 薄膜電晶體及其製造方法
CN103107158A (zh) * 2011-11-11 2013-05-15 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8994178B2 (en) 2012-03-29 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method for forming the same
CN103426749B (zh) * 2012-05-14 2015-11-25 中芯国际集成电路制造(上海)有限公司 开口的形成方法和堆叠结构
KR20140083696A (ko) 2012-12-26 2014-07-04 제일모직주식회사 반도체 소자의 듀얼 다마신 구조 형성 방법 및 그에 따른 반도체 소자 디바이스
CN104347478B (zh) * 2013-07-24 2017-05-17 中芯国际集成电路制造(上海)有限公司 半导体结构的形成方法
US9076845B2 (en) * 2013-10-03 2015-07-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of forming a high density dielectric etch-stop layer
US9312168B2 (en) * 2013-12-16 2016-04-12 Applied Materials, Inc. Air gap structure integration using a processing system
JP6853663B2 (ja) * 2015-12-28 2021-03-31 株式会社半導体エネルギー研究所 半導体装置
KR20180006740A (ko) * 2016-07-11 2018-01-19 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
CN110797298A (zh) * 2018-08-03 2020-02-14 群创光电股份有限公司 电子装置及其制备方法

Family Cites Families (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01235254A (ja) * 1988-03-15 1989-09-20 Nec Corp 半導体装置及びその製造方法
US5371047A (en) * 1992-10-30 1994-12-06 International Business Machines Corporation Chip interconnection having a breathable etch stop layer
US5470801A (en) * 1993-06-28 1995-11-28 Lsi Logic Corporation Low dielectric constant insulation layer for integrated circuit structure and method of making same
US5472913A (en) * 1994-08-05 1995-12-05 Texas Instruments Incorporated Method of fabricating porous dielectric material with a passivation layer for electronics applications
US5741626A (en) * 1996-04-15 1998-04-21 Motorola, Inc. Method for forming a dielectric tantalum nitride layer as an anti-reflective coating (ARC)
JP3645081B2 (ja) * 1997-02-05 2005-05-11 富士通株式会社 半導体装置およびその製造方法
US6340435B1 (en) * 1998-02-11 2002-01-22 Applied Materials, Inc. Integrated low K dielectrics and etch stops
US6054379A (en) * 1998-02-11 2000-04-25 Applied Materials, Inc. Method of depositing a low k dielectric with organo silane
US6093966A (en) * 1998-03-20 2000-07-25 Motorola, Inc. Semiconductor device with a copper barrier layer and formation thereof
JP3175691B2 (ja) * 1998-05-08 2001-06-11 日本電気株式会社 多層配線半導体装置の製造方法
KR100265771B1 (ko) * 1998-07-09 2000-10-02 윤종용 감광성 폴리머를 사용하는 듀얼 다마신 공정에 의한 금속 배선형성방법
US6410149B1 (en) * 1998-08-27 2002-06-25 Alliedsignal Inc. Silane-based nanoporous silica thin films and precursors for making same
US6071809A (en) 1998-09-25 2000-06-06 Rockwell Semiconductor Systems, Inc. Methods for forming high-performing dual-damascene interconnect structures
US6153528A (en) * 1998-10-14 2000-11-28 United Silicon Incorporated Method of fabricating a dual damascene structure
US6171945B1 (en) * 1998-10-22 2001-01-09 Applied Materials, Inc. CVD nanoporous silica low dielectric constant films
US6168726B1 (en) * 1998-11-25 2001-01-02 Applied Materials, Inc. Etching an oxidized organo-silane film
US6770975B2 (en) * 1999-06-09 2004-08-03 Alliedsignal Inc. Integrated circuits with multiple low dielectric-constant inter-metal dielectrics
US6040243A (en) * 1999-09-20 2000-03-21 Chartered Semiconductor Manufacturing Ltd. Method to form copper damascene interconnects using a reverse barrier metal scheme to eliminate copper diffusion
US6284657B1 (en) * 2000-02-25 2001-09-04 Chartered Semiconductor Manufacturing Ltd. Non-metallic barrier formation for copper damascene type interconnects
US6329062B1 (en) * 2000-02-29 2001-12-11 Novellus Systems, Inc. Dielectric layer including silicalite crystals and binder and method for producing same for microelectronic circuits
US6514881B1 (en) * 2000-05-23 2003-02-04 Texas Instruments Incorporated Hybrid porous low-K dielectrics for integrated circuits
US6432811B1 (en) * 2000-12-20 2002-08-13 Intel Corporation Method of forming structural reinforcement of highly porous low k dielectric films by Cu diffusion barrier structures
US6984581B2 (en) * 2000-12-21 2006-01-10 Intel Corporation Structural reinforcement of highly porous low k dielectric films by ILD posts
US6660619B1 (en) * 2001-01-31 2003-12-09 Advanced Micro Devices, Inc. Dual damascene metal interconnect structure with dielectric studs
US20030218253A1 (en) * 2001-12-13 2003-11-27 Avanzino Steven C. Process for formation of a wiring network using a porous interlevel dielectric and related structures
US6723635B1 (en) * 2002-04-04 2004-04-20 Advanced Micro Devices, Inc. Protection low-k ILD during damascene processing with thin liner

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