TWI626688B - 使用處理系統之氣隙結構整合 - Google Patents

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Abstract

一種在積體層堆疊中形成氣隙結構之方法，該方法包含在真空下在處理系統中乾蝕刻設置在堆疊上的模具層。模具層係設置於一或多個互連件之間，且模具層之乾蝕刻的處理曝露互連件之至少一部分。該方法亦包含在互連件之曝露部分上沉積襯層。在另一個實施例中，一種在積體層堆疊中形成氣隙結構之方法，包含在真空下在處理系統中在第一處理腔室中乾蝕刻設置在堆疊上的氧化物模具層。該方法亦包含在互連件上沉積低介電常數材料襯層，其中襯層具有低於約2奈米的厚度。於此揭露的方法係執行於處理系統中，且無需破壞真空。

Description

使用處理系統之氣隙結構整合
本揭露書之實施例大體關於使用積體處理系統而形成包含氣隙結構之介電層結構。
積體電路已發展成可在單一晶片上包含數百萬個組件(如，電晶體、電容器、電阻器)的複雜裝置。為達成更大的電路密度需求，需要積體電路組件在尺寸上的減小，如，次微米尺寸，及使用各種材料以製造裝置，以達成更快和更佳的電性效能，諸如使用具有較高導電率之材料以形成金屬線、使用具有較低介電常數(low-k)的材料作為絕緣層等。對於積體電路製造而言，具有低阻抗的金屬互連件，諸如銅和鋁互連件，提供在積體電路裝置上之積體電路組件間的導電路徑。大體而言，金屬互連件係藉由介電塊絕緣材料而彼此電隔離。在次微米的尺寸中，電容耦合潛在地發生於鄰近的金屬互連件之間，此舉可能導致串擾及/或電阻-電容(RC)延遲並降低積體電路的總體效能。
一種用於積體電路組件之形成垂直及水平互連件之 方法係藉由鑲嵌法或雙重鑲嵌法。通常地，鑲嵌結構具有彼此堆疊於頂端上之介電塊絕緣層及導電金屬層，諸如低介電常數材料及導電銅層。垂直的互連件(亦即，通孔)及水平的互連件(亦即，溝槽)，係蝕刻入介電塊絕緣層中，且導電金屬層係接著充填入通孔及/或溝槽中，並被諸如藉由化學機械平坦化處理(CMP)而平坦化，使得導電金屬材料僅留在通孔及/或溝槽中。在鑲嵌過程中，可能需要包含一系列之硬光罩、低介電常數介電質、蝕刻終止層、氣隙等之相對複雜的介電膜堆疊。為獲得此種堆疊，在將通孔和溝槽充填導電金屬材料前，通常需要通孔/溝槽微影、圖案化及濕式清潔處理。
第1圖顯示藉由傳統氧化物或低介電常數材料模具濕式蝕刻移除技術所製成的積體層堆疊100，係使用以形成半導體基材101之表面上的互連件結構之至少一部分。積體層堆疊100係由設置在基材101上之低介電常數介電材料上沉積之毯覆模具膜(圖未示)所製成。模具膜經圖案化以選擇地移除部分的模具膜層，以於模具膜層中形成溝槽。阻障層104係沉積在圖案化之低介電常數介電材料106上，且導電材料102係沉積在阻障層104上的溝槽中。阻障層104經構造以防止在導電材料102和鄰近可流動之低介電常數介電材料106間的擴散。化學機械平坦化處理係接著執行以拋光回模具氧化物及阻障層104，以曝露導電材料102的頂表面。濕式蝕刻技術將殘餘的模具膜移除，以形成第1圖中所示的積體層堆疊100。接著，氣隙結構110係形成於第一可流動低介電常數材料106和第二可流動低介電常數材料108之間。
然而，傳統的濕蝕刻技術係有很多問題的，因為所使用用以移除模具層(圖未示)之蝕刻劑，諸如氫氟酸(HF)或稀氫氟酸，可能在如區域112中所示地損壞阻障層104。額外地，濕式蝕刻可能如區域114中所示地過度蝕刻或侵蝕導電材料102，於區域114處導電材料係凹陷的。
額外地，在模具濕式蝕刻步驟和後續處理(諸如，氣隙形成)之間的在環境條件下之長等待時間可能氧化阻障層104及導電材料102。因此，有對於一種改良之互連件形成處理的需求，此改良之互連件形成處理在形成處理期間不會蝕刻或不會物理地損壞導電材料102及阻障層104，且將進一步防止導電材料102和阻障層104的氧化。
於一個實施例中，一種在積體層堆疊中形成氣隙結構之方法，包含在真空下在處理系統中乾蝕刻設置在該積體層堆疊上的模具層。該模具層係設置於一或多個互連件之間，且該模具層之乾蝕刻的處理曝露該一或多個互連件之至少一部分。該方法亦包含在該一或多個互連件之該曝露部分上沉積襯層。於此揭露的方法係大體執行於該處理系統中，且無需破壞真空。
在另一個實施例中，一種在積體層堆疊中形成氣隙結構之方法，包含在真空下在處理系統中在第一處理腔室中乾蝕刻設置在該積體層堆疊上的模具層。該模具層係設置於一或多個銅互連件之間，且該模具層之乾蝕刻的處理曝露該一或多個互連件之至少一部分。該方法亦包含在真空下在該 處理系統中之第二處理腔室中於該一或多個互連件之該曝露部分上沉積低介電常數材料襯層，該低介電常數材料襯層具有低於約2奈米的厚度。該方法係執行於處理系統中，且無需破壞真空。
在又一實施例中，在處理系統中於基材上形成介電結構之方法包含在真空下在第一處理腔室中於該基材上乾蝕刻模具層。該模具層係設置於一或多個銅互連件之間，且該模具層之乾蝕刻的處理曝露該一或多個互連件的至少一部分。該方法亦包含在真空下從該第一處理腔室將該基材傳送至第二處理腔室。該方法亦包含在真空下在該第二處理腔室中於該基材上在該一或多個互連件之該曝露部分上沉積襯層。該方法亦包含在真空下在該第二處理腔室中於該基材上形成的該襯層上沉積一或多個介電層及犧牲層。
82‧‧‧腔室本體
84‧‧‧側壁
86‧‧‧底端
88‧‧‧狹縫閥
90‧‧‧基材
91‧‧‧接收表面
92‧‧‧基材支撐件
100‧‧‧積體層堆疊
101‧‧‧半導體基材
102‧‧‧導電材料
104‧‧‧阻障層
106‧‧‧低介電常數材料
108‧‧‧低介電常數材料
110‧‧‧氣隙結構
112‧‧‧區域
114‧‧‧區域
200‧‧‧處理腔室
212‧‧‧腔室本體
214‧‧‧狹縫閥開口
215‧‧‧管道
220‧‧‧襯墊
225‧‧‧孔洞
229‧‧‧泵送管道
230‧‧‧真空泵
231‧‧‧真空埠
232‧‧‧節流閥
240‧‧‧蓋組件
243‧‧‧第一電極
245‧‧‧第二電極
250‧‧‧凹洞
251‧‧‧氣體源
252‧‧‧功率源
254‧‧‧氣體入口
255‧‧‧擴大區域
256‧‧‧上區域
257‧‧‧內表面
261‧‧‧處理區域
265‧‧‧孔洞
270‧‧‧分配板
272‧‧‧孔洞
274‧‧‧通道
275‧‧‧阻擋板
276‧‧‧孔洞
278‧‧‧蓋緣
279‧‧‧通道
280‧‧‧支撐組件
281‧‧‧電極
283‧‧‧升舉機構
284‧‧‧功率源
285‧‧‧支撐構件
286‧‧‧功率源
287‧‧‧軸
288‧‧‧波紋管
289‧‧‧匹配電路
290‧‧‧頂板
298‧‧‧流體管道
300‧‧‧處理腔室
301‧‧‧流體管道
303‧‧‧流體源
314‧‧‧升舉馬達
330‧‧‧氣體輸送設備
334‧‧‧擴大管道
336A‧‧‧氣體入口
336B‧‧‧氣體入口
338‧‧‧第一前驅氣體源
339‧‧‧第二前驅氣體源
340‧‧‧氣體源
342A‧‧‧閥
342B‧‧‧閥
343A‧‧‧輸送管線
343B‧‧‧輸送管線
344A‧‧‧閥座組件
344B‧‧‧閥座組件
345A‧‧‧清潔管線
345B‧‧‧清潔管線
346A‧‧‧閥座組件
346B‧‧‧閥座組件
350A‧‧‧氣體導管
350B‧‧‧氣體導管
352A‧‧‧閥
352B‧‧‧閥
360‧‧‧底表面
370‧‧‧蓋體
372‧‧‧帽體
378‧‧‧真空系統
379‧‧‧泵送管道
380‧‧‧控制器
400‧‧‧方法
402‧‧‧方塊
404‧‧‧方塊
406‧‧‧方塊
500‧‧‧積體層堆疊
502‧‧‧模具層
504‧‧‧導電材料
506‧‧‧第一低介電材料
508‧‧‧第一阻障層
510‧‧‧第二低介電材料
512‧‧‧互連件
514‧‧‧側壁
516‧‧‧頂壁
520‧‧‧襯墊
524‧‧‧溝槽
526‧‧‧氣隙結構
528‧‧‧第一可流動低介電材料
530‧‧‧犧牲膜
532‧‧‧第二可流動低介電材料
534‧‧‧第二阻障層
600‧‧‧積體層堆疊
602‧‧‧氣隙結構
604‧‧‧覆蓋層
702‧‧‧非共形襯墊
704‧‧‧氣隙結構
800‧‧‧處理系統
802‧‧‧第一處理腔室
804‧‧‧第一傳送腔室
806‧‧‧第一負載鎖定腔室
808‧‧‧第二處理腔室
810‧‧‧第二傳送腔室
812‧‧‧工廠介面
814‧‧‧第二負載鎖定腔室
816‧‧‧艙
為使本揭露書的上述所載之特徵可以被詳細地理解之方式，可參考實施例而獲得本揭露書之實施例的一個更特定的說明(於前面所簡單摘要地)，其中一些部分係顯示於附隨的圖式中。然而，需注意到附隨的圖式僅說明本揭露書的典型實施例且不因此而視為限制本揭露書的範圍，因為本揭露書可容許其他等效的實施例。
第1圖顯示積體層堆疊的概要、截面圖。
第2圖顯示處理腔室的概要、截面圖。
第3圖顯示處理腔室的概要、截面圖。
第4圖顯示形成包含氣隙結構之互連件結構之方法 的流程圖。第5A-5D圖顯示於互連件結構形成處理之不同階段期間之積體層堆疊的概要、截面圖。
第6A-6B圖顯示於互連件結構形成處理之不同階段期間之積體層堆疊的概要、截面圖。第7圖顯示積體層堆的概要、截面圖。
第8圖顯示處理系統的平面圖。為幫助理解，若可能的話，使用相同的元件符號以指定於圖式中共用之相同的元件。應理解，一個實施例的元件及特徵可無須進一步引用而有利地併入於其他實施例中。
在以下的說明書中，為了解釋的目的，許多特定的細節被提出，以提供本揭露書之實施例的通盤了解。在一些例子中，已知的結構和裝置係以方塊圖形式，而非以細節的方式而顯示，以避免混淆本揭露書的實施例。該等實施例係非常詳細地說明，以使熟知該技術領域者可以實施本揭露書的實施例，且應理解可使用其他實施例，且可在不背離本揭露書之範圍下作出邏輯的、機械的、電性的及其他的改變。
於此所述的實施例大體關於使用處理系統之氣隙結構集成方法。更特別地，本揭露書的實施例關於整合於處理系統內之用於改良氣隙結構形成處理的模具層蝕刻處理及襯墊沉積處理。本揭露書的實施例大體關於使用具有一或多個處理腔室200、300之處理系統800而形成包含氣隙結構之含介電質之層結構的形成。處理系統有利地形成含介電質之層結構，而無需在處理系統800中「破壞真空」，且因此處理 系統形成電性堅固的結構，因為在含介電質之層結構中的材料在形成處理期間未被氧化或受到侵蝕。處理系統800和處理腔室200、300的細節將進一步討論於下。
第4圖顯示依據本揭露書之一個實施例的一種形成氣隙結構之方法400的流程圖。第5A-5D圖顯示依據本揭露書之一個實施例的積體層堆疊500之概要、截面圖。
參照第4及5A-5D圖，方法400於方塊402處藉由乾蝕刻或從積體層堆疊500移除模具層502而開始。如第5A圖中所示，積體層堆疊500係包含導電材料504的鑲嵌結構，該導電材料504設置在第一低介電常數介電材料506中。在一個實施例中，導電材料504係諸如銅之金屬，且第一低介電常數介電材料506可包含摻碳氧化物或該摻碳氧化物之變體，如，氟化碳、奈米群集二氧化矽(nanoclustering silica，NCS)、中空氧化物(mesoporous oxides)，或有機「旋塗」材料、BLACK DIAMOND®膜層(如BD1、BD2及BD3，可由加州聖克拉拉市之應用材料有限公司取得)。應考量亦可依據於此所述之實施例而使用其他合適的低介電常數介電材料(如，具有介電常數在約1.5至約5之間的材料)。
第一低介電常數介電材料506可藉由旋塗技術、電漿強化化學氣相沉積(PECVD)、高密度電漿CVD、混合物理CVD(HPCVD)、中性束強化化學氣相沉積(NBECVD)、微波輔助化學氣相沉積(CVD)或任何其他適合低介電常數介電材料沉積之技術而沉積。第一阻障層508係設置於第一低介電常數介電材料506上以防止於第一低介電常數介電材料506中 的導電材料504擴散。第一阻障層508可包含氮化矽、氮化碳矽(SiCN)或SiOCN。在一個實施例中，阻障層508可包含蝕刻終止材料，如氮化鋁(AlN)，及氮化矽、氮化碳矽(SiCN)或SiOCN之組合。在又一實施例中，阻障層508可包含具有氮化矽、氮化碳矽(SiCN)或SiOCN之選擇性金屬帽，如，鈷(Co)。
第二低介電常數介電材料510係設置於阻障層508上。於一個實施例中，第二低介電常數介電材料可包含列於上述用於第一低介電常數介電材料510之任何材料或材料的組合。額外地，第二低介電常數介電材料510可藉由上述用於第一低介電常數介電材料510之任何技術而沉積。導電材料504形成設置於第二低介電常數介電材料510上之一或多個互連件512。在一個實施例中，第二阻障層534係設置於互連件512和鄰近的第二低介電常數介電材料510及模具層502之間。顯示於第5A圖中的第二阻障層534可包含如第一阻障層508的相同材料或諸如鉭或氮化鉭之阻障材料，或對銅可成為阻障之任何其他材料(如，錳(Mn)、氮化錳(MnN)、鎢(W))，或由上述材料之組合所形成的任何材料。在一個實施例中，互連件512包含側壁514和頂壁516。
如第5B圖中所示，設置在互連件512(第5A圖)之間的圖案化模具層502被選擇性地蝕刻，以在第一低介電常數介電材料506中形成開放溝槽524。在一個實施例中，模具層502係犧牲氧化物，諸如二氧化矽(SiO2)(由四乙基矽氧烷(tetraethyl orthosilicate，TEOS)前驅物所形成)、矽烷(SiH4)， 或如由有機前驅物所形成的任何其他矽基氧化物。在其他實施中，模具層為超低介電常數材料，諸如碳、BLACK DIAMOND®膜層(如BD1、BD2及BD3，可由加州聖克拉拉市之應用材料有限公司取得)。應考量，亦可依據於此所述之實施例而使用其他合適的低介電常數介電材料(如，具有介電常數在約1.5至約3之間的材料)。
在一個實施例中，乾蝕刻處理係使用NF3、NH3或CxFy氣體，在約2mTorr至約20mTorr的處理壓力，在約10至約80℃的溫度及13.56MHz之RF功率的約0.2至約2.0kW之功率下而執行以移除模具層502。與傳統的濕蝕刻相較，乾蝕刻模具層502並未等向性地蝕刻，且因此而損壞鄰近的結構，亦即，過度蝕刻或侵蝕導電材料504並損壞第二阻障層534。因此，導電材料504擴散入形成在導電材料上之鄰近膜內的情形可減少或避免，如此一來保護了積體層堆疊500的電性性質和整體性。雖然單一層通孔係顯示於第5A-5D圖中，在一個實施例中，在乾蝕刻模具層502之前，使用排除光罩以防止鄰近下一個層通孔之後續氣隙的形成。
儘管於此討論一種特定的積體層堆疊結構，應考量，在方塊402處之乾蝕刻模具層502的步驟可執行在適合用於後續氣隙結構形成的任何積體層堆疊上。於該技術領域中具有通常知識者將理解，使用在方塊402處的蝕刻化學係基於模具層502的成分和厚度而選擇及調整。大體而言，使用以蝕刻模具層502的乾蝕刻處理經選擇使得該乾蝕刻處理實質減少或防止蝕刻或氧化用以形成互連件512的材料，並因此 而幫助維持互連件512的整體性和結構。
乾蝕刻處理腔室之例子
執行於方塊402中之乾蝕刻處理可被執行於處理系統800中的腔室200中(見第8圖)。第2圖為示例性的處理腔室200的截面圖，該處理腔室200經構造以乾蝕刻或從積體層堆疊移除材料。乾蝕刻可包含非等向性蝕刻、等向性蝕刻或上述蝕刻之組合。腔室200係尤其適合用於乾蝕刻模具層502。適合實施一或多個實施例的處理腔室200可包含(但不限於)FRONTIERTM處理腔室及SiCoNiTM處理腔室(兩者皆可由加州聖克拉拉市之應用材料有限公司取得)。應注意，可由其他製造商取得的其他真空處理腔室亦可適於實施本實施例。
處理腔室200提供基材表面的熱處理和電漿處理兩者而無須破壞真空。在一個實施例中，處理腔室200包含腔室本體212、蓋組件240及支撐組件280。蓋組件240係設置於腔室本體212之頂端處，且支撐組件280係至少部分地設置於腔室本體212內。
腔室本體212包含形成於腔室本體212側壁中之狹縫閥開口214，以提供處理腔室200內部的存取。狹縫閥開口214係選擇性地開啟及關閉，以允許藉由外部基材處理機械手臂(圖未示)而進出腔室本體212之內部。
在一或多個實施例中，腔室本體212包含形成於腔室本體212中的管道215，熱傳送流體流經該管道215。熱傳送流體可為加熱流體或冷卻劑，且熱傳送流體係使用以於處理期間控制腔室本體212之溫度。
腔室本體212可進一步包含襯墊220，該襯墊220包圍支撐組件280。襯墊220係可為維修和清潔之目的而移除。襯墊220可由諸如鋁之金屬、陶瓷材料，或其他適合處理的材料所製成。在一或多個實施例中，襯墊220包含形成在襯墊220中之一或多個孔洞225或泵送管道229，該泵送管道229係與真空埠231流體連通。孔洞225提供用於氣體進入泵送管道229內的流動路徑，該孔洞225提供在處理腔室200內的氣體至真空埠231的出口。
包含真空泵230和節流閥232的真空系統係耦接至真空埠231，以調節通過處理腔室200的氣體之流動。真空泵230係耦接至設置在腔室本體212中的真空埠231，且因此真空泵230與形成在襯墊220內的泵送管道229流體連通。
蓋組件240包含至少兩個堆疊的組件，該至少兩個堆疊的組件經構造以於兩個堆疊的組件之間形成電漿容積或凹洞。在一個實施例中，蓋組件240包含垂直設置在第二電極245(「下電極」)上之第一電極243(「上電極」)，以於該第一電極243和第二電極245之間限定電漿容積或凹洞250。第一電極243係連接至諸如RF功率供應器之功率源252，且第二電極245係連接至地面，在兩個電極243、245之間形成電容。
在一個實施例中，蓋組件240包含一或多個氣體入口254(僅顯示一個)，該一或多個氣體入口254係至少部分地形成於第一電極243的上區域256內。氣體入口254在氣體入口254之第一端處與電漿凹洞250流體連通，並且氣體入 口254在氣體入口254之第二端處耦接至一或多個上游氣體源及/或其他氣體輸送組件，諸如氣體混合器。
在一或多個實施例中，第一電極243具有作為電漿凹洞250邊界之擴大區域255。在一或多個實施例中，擴大區域255係環形構件。在一或多個實施例中，擴大區域255類似於倒截圓錐或「漏斗」。在一或多個實施例中，擴大區域255之內表面257自擴大區域255之上部分漸漸地傾斜至下部分。在進入支撐組件280上之處理區域261內之前，產生於電漿凹洞250中的電漿係界定於蓋組件240中，於處理期間基材(圖未示)係設置在支撐組件280上。蓋組件240可被視為遠端電漿源，因為電漿係遠離處理區域261而產生。在一或多個實施例中，各種處理/載體氣體可經由氣體源251而傳送至處理區域261。該等處理/載體氣體未被激發而形成電漿，且該等處理/載體氣體可經由氣體源251而引入處理區域261中。
擴大區域255係與氣體入口254流體連通，且兩個氣體入口254可設置在擴大區域255的相對側，以產生漩流模式或「渦」流進入擴大區域255，進而幫助在電漿凹洞250內混合氣體。
蓋組件240可進一步包含鄰近第二電極245之分配板270及阻擋板275。第二電極245、分配板270及阻擋板275可在連接至腔室本體212之蓋緣278上堆疊及設置。蓋緣278可包含嵌入的管道或通道279，用以循環熱傳送媒介。
在一或多個實施例中，第二電極或頂板245可包含 形成在電漿凹洞250下方之複數個氣體通道或孔洞265，以允許氣體自電漿凹洞250流經該複數個氣體通道或孔洞265。分配板270係為實質盤形的且分配板270亦包含複數個孔洞272或通道，以經過該複數個孔洞272或通道分配氣體流。
在一或多個實施例中，分配板270包含一或多個嵌入的管道或通道274，用以容納加熱器或加熱流體，以提供蓋組件240的溫度控制。
阻擋板275可選擇性地設置於第二電極245和分配板270之間。阻擋板275係可移除地安裝至第二電極245的下表面。阻擋板275可與第二電極245良好的熱接觸及電性接觸。在一或多個實施例中，阻擋板275可使用螺栓或類似的緊固件而耦接至第二電極245。阻擋板275亦可螺入或旋入第二電極245的外徑上。阻擋板275包含複數個孔洞276以提供從第二電極245至分配板270的複數個氣體通道。
支撐組件280可包含支撐構件285，以支撐用於在腔室本體212內處理的基材。支撐構件285可藉由軸287而耦接至升舉機構283，該軸287延伸穿過形成在腔室本體212的底表面中之位於中央的開口214。升舉機構283可藉由波紋管288而撓性地密封至腔室本體212，該波紋管288係繞軸287而防止真空從該軸287處洩漏。升舉機構283允許支撐構件285可在腔室本體212內於處理位置和較低傳送位置之間垂直地移動。在一個實施例中，支撐構件285包含由矽或陶瓷材料(舉例來說)所製成之可移除的頂板290，以減少基材背側的汙染。
在一或多個實施例中，基材(圖未示)可使用真空吸盤或靜電吸盤而被緊固至支撐構件285。靜電吸盤通常地包含環繞電極281之至少一介電材料，該電極281可位於支撐構件285上或形成為支撐構件285之整體部分。在一個實施例中，電極281係耦接至複數個RF偏壓功率源284、286。雙RF偏壓功率源284、286係藉由匹配電路289而耦接至電極281。RF偏壓功率源284、286係大體可產生具有從約50kHz至約200MHz的頻率及約0Watt與約5000Watt之間的功率之RF訊號。額外的偏壓功率源可耦接至電極281，以控制所需要的電漿特性。
支撐組件280的溫度可藉由經過流體管道298而循環之流體而控制，該流體管道298係嵌入於支撐構件285的本體中。
可使用系統控制器(圖未示)以調節處理腔室200的操作。系統控制器可在儲存於電腦之記憶體上的電腦程式之控制下而操作。電腦程式可包含多個指令，該多個指令使於下所述的處理被執行於處理腔室200中。舉例來說，電腦程式可命令處理順序及時間、氣體的混合、腔室壓力、RF功率等級、基座定位、狹縫閥開啟及關閉、基材冷卻和其他特定處理的參數。
回頭參照第4及5A-5D圖，在方塊404處，方法400包含在處理系統800中在腔室300中於互連件512上沉積襯墊520。襯墊520可藉由原子層沉積(ALD)、CVD、HPCVD、高密度電漿CVD、遠端電漿CVD、微波輔助CVD、NBECVD 或電漿強化原子層沉積(PEALD)而沉積，其中用詞ALD、CVD、HPCVD、NBECVD、PEALD與反應劑或前驅物之連續引入，以在基材結構上沉積一層，或任何其他合適的沉積處理有關。在第5B圖中所示的實施例中，襯墊520係藉由ALD處理而在互聯件512之側壁514和頂壁516上所沉積的共形襯墊。
在一個實施例中，襯墊520係介電襯墊，經構造以防止互連件512的氧化，並減少在相鄰互連件512(如，鑲嵌基線)間的電容耦合。在一個實施例中，在互連件512之間的所欲電容可藉由選擇具有低介電常數之襯墊材料而達成。舉例來說，襯墊係選自包含碳化物、氮化物及矽烷，諸如氮碳化矽，或其任何合適的組合之介電材料，及/或其他有用的低介電常數材料。在一個例子中，執行於方塊404的襯墊沉積處理包含以約3.7Torr的處理壓力，以約350℃的溫度，以13.56MHz之RF功率的約700W的功率提供三甲基矽烷氣體約10秒鐘，以沉積約20埃(Å)的SiCN材料。
在另一實施例中，所欲的電容係藉由沉積具有較常見的介電常數，以少於約4奈米的厚度(如少於約2奈米，或少於約1奈米)，但在厚度上大於至少一單分子層之襯墊520而達成。在一個實施例中，襯墊520係選自諸如氮化矽(SiN)或氮化鋁(AlN)，或其任何合適的組合之傳統介電材料，及/或其他有用的介電材料。在一個例子中，執行於方塊404處的襯墊沉積處理包含以約3.5Torr的處理壓力，以約350℃的溫度，以13.56MHz之RF功率的約75W的功率提供SiH4或 NH3氣體約5秒，以沉積約20埃(Å)的SiN材料。在又一實施例中，所欲的電容可藉由最理想的襯墊材料及厚度的組合而達成。
襯墊沉積腔室之例子
執行於方塊404中的襯墊沉積處理可執行於腔室中，該腔室類似第3圖中所示的腔室300。大體而言，腔室300係適合用以在積體層堆疊上沉積襯墊，並且腔室300包含氣體輸送設備330，該氣體輸送設備330適於諸如ALD、CVD、HPCVD、PEALD、PEVD、微波輔助CVD或NBECVD之循環沉積。前驅物的後續引入可被重複，以沉積複數個薄層，以將共形層形成一所欲厚度。
處理腔室300包括腔室本體82，腔室本體82具有側壁84和底端86。側壁84可包含耦接至流體源303之流體管道301，用以加熱及冷卻側壁。位於處理腔室300中之狹縫閥88提供機械手臂(圖未示)之進出，以輸送基材90及從處理腔室300收回基材90。
基材支撐件92在處理腔室300中於基材接收表面91上支撐基材90。基材支撐件92係安裝至升舉馬達314，以升高及降低基材支撐件92和設置在基材支撐件92上的基材90。基材支撐件92可被加熱以增加設置在基材支撐件92上的基材90之溫度。氣體輸送設備330係設置在腔室本體82之上部處，以提供諸如處理氣體及/或清潔氣體的氣體至腔室80。真空系統378係與泵送管道379連通，以自處理腔室300排出任何所欲的氣體，並幫助維持在處理腔室300中的所欲 壓力。
在一個實施例中，處理腔室300允許處理氣體及/或清潔氣體經由氣體輸送設備330以相較於基材90的平面為垂直的方式(亦即，90度)進入處理腔室300。因此，基材90的表面被對稱地曝露至氣體，而允許在基材上的均勻膜形成。
在一個實施例中，氣體輸送設備330包括處理腔室蓋體370。腔室蓋體370包含自腔室蓋體370的中央部分延伸之擴大管道334，及自擴大管道334延伸至腔室蓋體370之周圍部分的底表面360。擴大管道334具有氣體入口336A、336B，以自兩對類似的閥342A/352A、342B/352B提供氣體流。
在一個構造中，閥342A、342B係耦接至各前驅物氣體源且可被耦接至相同的清潔氣體源。舉例來說，閥342A係耦接至第一前驅物氣體源338且閥342B係耦接至第二前驅物氣體源339，且兩個閥342A、342B係耦接至清潔氣體源340。每一閥342A、342B包含輸送管線343A、343B，該輸送管線343A、343B具有閥座組件344A、344B，且每一閥352A、352B包含清潔管線345A、345B，該清潔管線345A、345B具有閥座組件346A、346B。輸送管線343A、343B係與第一和第二前驅物氣體源338、339連通，且輸送管線343A、343B係與擴大管道334的氣體入口336A、336B連通。輸送管線343A、343B之閥座組件344A、344B控制前驅物氣體自前驅物氣體源338、339至擴大管道334的流動。清潔管線345A、345B係與清潔氣體源340連通，並與閥342A、342B 之閥座組件344A、344B下游的輸送管線343A、343B相交。清潔管線345A、345B之閥座組件346A、346B控制由清潔氣體源340至輸送管線343A、343B之清潔氣體的流動。閥342A、342B的輸送管線343A、343B可經由氣體導管350A、350B而被耦接至氣體入口336A、336B。氣體導管350A、350B可與閥342A、342B整合，或可由閥342A、342B獨立出。
擴大管道334包括具有內徑的管道，該內徑係自帽體372的上部至擴大管道334的下部而增加，擴大管道334的下部係鄰近於處理腔室蓋體370之底表面360。大體而言，較大的氣流將需要較大直徑的擴大管道。
上述的處理腔室300可藉由諸如控制器380之基於處理器的系統處理器而控制。控制器380可在儲存於電腦之記憶體上的電腦程式之控制下而操作。電腦程式可包含多個指令，該多個指令使於下所述的處理被執行於處理腔室300中。
回頭參照第4及5A-5D圖，在方塊406處，方法400包含在襯墊520上形成氣隙結構526，襯墊520係形成於積體層堆疊500中。在一個實施例中，氣隙結構526係藉由在襯墊520上及在方塊402中形成的溝槽524內使用一或多個可流動的CVD處理以沉積層堆疊而形成，該層堆疊包含第一可流動的低介電常數材料528、一犧牲膜530及第二可流動的低介電常數材料532。在一個實施例中，第一及第二可流動低介電常數材料528及532係摻碳氧化物或該摻碳氧化物之變體，如，氟化碳、NCS、中空氧化物(mesoporous oxides)，或 有機「旋塗」材料，且犧牲膜530包含碳(C)或聚合的碳-氫膜。在一個實施例中，襯墊520有利地保護銅互連件512遠離犧牲碳膜530。在一替代實施例中，氣隙結構526係藉由在襯墊520上及在方塊402中形成的溝槽524內使用一或多個可流動的CVD處理以沉積層堆疊而形成，該層堆疊僅包含犧牲膜530及第二可流動的低介電常數材料532。
在一個實施例中，第一及第二可流動的低介電常數材料528、532及犧牲膜530接著藉由UV或熱處理而固化，以移除犧牲膜530，並因而形成氣隙結構526。然而，在層堆疊僅包含犧牲膜530和第二可流動的低介電常數材料532之實施例中，僅有犧牲膜530和第二可流動的低介電常數材料532藉由UV或熱處理而固化，以移除犧牲膜530，並因而形成氣隙結構526。在一個實施例中，第一及第二可流動的低介電常數材料528、532及犧牲膜530可在低於400℃的溫度，在UV光下，使用諸如氦或氬之惰性氣體而固化。
在一個實施例中，第二可流動的低介電常數材料532(如)藉由化學機械研磨處理而研磨掉，以研磨襯墊520的一部分，並將互連件512的頂壁516曝露。阻障層(圖未示)可在執行後續處理(如毯覆低介電常數材料沉積)之前沉積在頂壁516上。在另一個實施例中，可流動的低介電常數材料532被僅部分地研磨掉，且襯墊520在執行後續處理(如毯覆低介電常數材料沉積)之前係未被研磨。因此，在頂壁516上之未研磨的襯墊520可使用作為阻障層，以防止在互連件512和毯覆低介電材料間的擴散。
第6A-6B圖顯示依據於此所示之另一實施例的積體層堆疊600的概要、截面圖。積體層堆疊600類似於積體層堆疊500。形成積體層堆疊600的處理包含執行如上所討論的操作402-404。然而，在方法400的此實施例中，方塊406包含在積體層堆疊600中形成氣隙結構602。氣隙結構602係藉由沉積層堆疊而形成，該層堆疊包含犧牲膜530和覆蓋層604。層堆疊係藉由首先在襯墊520上和在溝槽524中以CVD處理(如，PECVD)沉積犧牲膜530而形成。犧牲膜530可包含如上所討論與積體層堆疊500相關的材料。接著，覆蓋層604係藉由CVD處理(如，PECVD)而在犧牲膜530上沉積。在一個實施例中，覆蓋層為多孔性材料，諸如SiOCH。覆蓋層604及犧牲膜530接著藉由UV或熱處理而固化，以移除犧牲膜530，並因此形成氣隙結構602。
第7圖顯示依據又一實施例之積體層堆疊700之概要、截面圖。積體層堆疊700類似於積體層堆疊500，然而，在方塊402處乾蝕刻模具層502之後，非共形襯墊702係在方塊404處沉積於溝槽524中。非共形襯墊702的材料係類似於襯墊520，然而，非共形襯墊702經沉積以在襯墊702內形成孔洞氣隙結構704。孔洞氣隙結構704係藉由傳統技術而形成，該傳統技術藉由以一較快的速率在近頂壁516處，及以一較慢的速率在互連件512的側壁514處沉積襯墊702，並且在溝槽524被充填前，在近頂壁516處「夾出(pinching off)」沉積。
處理系統之例子
第8圖顯示處理系統800的平面圖。在一個實施例中，方法400之方塊402及404，及至少一部分的方塊406係執行於處理系統800中。處理系統800係包含腔室200及300的積體群集工具。在一個實施例中，處理系統800包含耦接至第一傳送腔室804之複數個第一處理腔室802。在一個實施例中，第一處理腔室802為腔室200，亦即，用於乾蝕刻，且在方法400之方塊402處的乾蝕刻係執行於腔室200中。第一傳送腔室804亦耦接至一或多個第一負載鎖定腔室806。第一傳送腔室804具有中央設置傳送機械手臂(圖未示)，用於在處理腔室802和第一負載鎖定腔室806間傳送基材。處理系統800亦包含耦接至第二傳送腔室810之複數個第二處理腔室808。在一個實施例中，第二處理腔室808包含用於襯墊沉積的腔室，諸如腔室300，且執行於方塊404處之襯墊520沉積和執行於方塊406處的層堆疊沉積處理係執行於腔室300中。一個此種合適的腔室可為由加州聖克拉拉市應用材料公司取得的CENTINELTM腔室。
第二處理腔室808亦包含用於層堆疊沉積之腔室。舉例來說，第一和第二可流動的低介電常數材料528、532係在第一處腔室802中沉積，而犧牲膜530係在第二處理腔室808中沉積。在另一個實施例中，覆蓋層604和犧牲層530係在相同的處理腔室808中沉積。一個此種合適的腔室可為由加州聖克拉拉市應用材料公司取得的ETERNATM腔室。第二傳送腔室810亦具有中央設置傳送機械手臂(圖未示)，用於在處理腔室808和第一負載鎖定腔室806間傳送基材。工廠 介面812係藉由第二負載鎖定腔室814而連接至第一傳送腔室804。工廠介面812係耦接至在第二負載鎖定腔室814之相對側上的一或多個艙816。艙816通常為前開式晶圓傳送盒(front opening unified pods)，可由潔淨室側取得。雖然第一處理腔室802係顯示為腔室200且第二處理腔室808係顯示為腔室300，應可考量可使用任何的腔室組合，而以最小的等待時間最大化基材的產出。
在一個實施例中，處理系統800為CENTURA®或ENDURA®平台，兩者皆可由加州聖克拉拉市應用材料公司取得。應注意，可由其他製造商取得的其他處理系統亦可適於實施於此所述的一或多個實施例。
方塊402及404的乾蝕刻及襯墊沉積處理，及方塊406的層堆疊沉積處理係執行於處理系統800中且「無需破壞真空」。於本文內所使用的用詞「無需破壞真空」係關於在從一個腔室(如腔室200)的真空環境至第二腔室(如腔室300)的真空環境間傳送積體層堆疊500，同時維持真空壓力且無須將積體層堆疊500曝露至周遭環境的處理。在周遭環境中，積體層堆疊500可能被曝露至機械及化學汙染物，諸如顆粒、濕氣、氧氣及類似物，機械及化學汙染物可能損壞被製造的介電層結構，且機械及化學汙染物可能在傳送時在每一層之間形成非所欲的界面層(如原生氧化層)。因此，在處理系統800中執行方法400而無需破壞真空的優點有：(i)最小化積體層堆疊500的等待時間；及(ii)防止在方塊402之乾蝕刻和方塊404的襯墊520沉積之間的互連件512的氧化，及防止在 方塊404之襯墊沉積和方塊406的氣隙結構形成中的層堆疊沉積之間的襯墊520之氧化。
儘管前面部分係關於本揭露書的實施例，其他或進一步的實施例可在不背離本揭露書的基本範圍之情況下而設計，而本揭露書的範圍係由以下之申請專利範圍所決定。

Claims (20)

  1. 一種在一積體層堆疊中形成一氣隙結構之方法，包括以下步驟：在真空下在一處理系統中乾蝕刻設置在該積體層堆疊上的一模具層，其中該模具層係設置於一或多個銅互連件之間，且該乾蝕刻該模具層之步驟曝露該一或多個銅互連件之至少一部分；及在藉由該乾蝕刻所曝露之該一或多個銅互連件之該部分上沉積一共形襯層，其中該乾蝕刻之步驟及該沉積該共形襯層之步驟係執行於該處理系統中，且無需破壞真空。
  2. 如請求項1所述之方法，更包括以下步驟：在真空下於該一或多個銅互連件上沉積一層堆疊，其中該層堆疊包含一第一可流動低介電常數材料層、一犧牲膜層及一第二可流動低介電常數材料層，且其中沉積該層堆疊之步驟係執行於該處理系統中，且無需破壞真空。
  3. 如請求項1所述之方法，更包括以下步驟：在真空下於該一或多個銅互連件上沉積一層堆疊，其中該層堆疊包含一犧牲膜層及一可流動低介電常數材料層，且其中沉積該層堆疊之步驟係執行於該處理系統中，且無需破壞真空。
  4. 如請求項2所述之方法，更包括以下步驟：固化該層堆疊以移除該犧牲膜層並形成該氣隙結構。
  5. 如請求項3所述之方法，更包括以下步驟：固化該層堆疊以移除該犧牲膜層並形成一氣隙結構。
  6. 如請求項1所述之方法，其中該模具層係為一矽基氧化物或一低介電常數材料。
  7. 如請求項1所述之方法，其中該共形襯層包括選自由碳化物、氮化物和矽烷所組成之群組的一介電材料。
  8. 如請求項2所述之方法，其中該第一及第二可流動低介電常數材料層係包括摻碳氧化物、氟化碳、奈米群集二氧化矽、中空氧化物，或有機「旋塗」材料。
  9. 如請求項2所述之方法，其中該犧牲膜層包括碳或一聚合的碳-氫材料。
  10. 一種在一積體層堆疊中形成一氣隙結構之方法，包括以下步驟：在真空下在一處理系統中在一第一處理腔室中乾蝕刻設置在該積體層堆疊上的一氧化物模具層，其中該氧化物模具層係設置於一或多個銅互連件之間，且該模具層之乾蝕刻的處理曝露該一或多個銅互連件之至少一部分；及藉由在真空下在該處理系統中在一第二處理腔室中於該一或多個銅互連件之該曝露部分上共形地沉積一低介電常數材料襯層而形成設置在該一或多個銅互連件上的一共形低介電常數材料襯層，該低介電常數材料襯層具有低於約2奈米的厚度，其中該乾蝕刻之步驟及該沉積該低介電常數材料襯層之步驟係執行於該處理系統中，且無需破壞真空。
  11. 如請求項10所述之方法，更包括以下步驟：在真空下在該處理系統中在該第二處理腔室中於該一或多個銅互連件上沉積一層堆疊，其中該層堆疊包含一第一可流動低介電常數材料層、一犧牲膜層及一第二可流動低介電常數材料層，且其中該沉積該層堆疊之步驟係執行於該處理系統中，且無需破壞真空。
  12. 如請求項10所述之方法，更包括以下步驟：在真空下於該一或多個銅互連件上沉積一層堆疊，其中該層堆疊包含一犧牲膜層及一可流動低介電常數材料層，且其中該沉積該層堆疊之步驟係執行於該處理系統中，且無需破壞真空。
  13. 如請求項11或12所述之方法，其中該共形低介電材料襯層包括氮化碳矽(SiCN)且該犧牲膜層包括碳。
  14. 如請求項11所述之方法，更包括以下步驟：固化該層堆疊以移除該犧牲膜層並形成該氣隙結構。
  15. 如請求項14所述之方法，更包括以下步驟：研磨該第一可流動低介電常數材料層和該共形低介電常數材料襯層之一部分，以曝露該互連件之一頂部分。
  16. 如請求項14所述之方法，更包括以下步驟：部分地研磨該第一可流動低介電常數材料層之一部分，其中該共形低介電常數材料襯層係未被研磨。
  17. 如請求項10所述之方法，其中該乾蝕刻係以約2mTorr至約20mTorr的一壓力使用NF3、NH3或CxFy氣體。
  18. 如請求項10所述之方法，其中該沉積一低介電常數材料襯層之步驟係使用原子層沉積、化學氣相沉積、混合電漿化學氣相沉積、電漿強化化學氣相沉積、電漿強化原子層沉積、微波輔助化學氣相沉積或中性束強化化學氣相沉積而執行。
  19. 一種在一處理系統中於一基材上形成一介電結構之方法，包括以下步驟；在真空下在一第一處理腔室中於該基材上乾蝕刻一模具層，其中該模具層係設置於一或多個銅互連件之間，且該模具層之乾蝕刻的處理曝露該一或多個銅互連件的至少一部分；在真空下從該第一處理腔室將該基材傳送至一或多個第二處理腔室；藉由在真空下在該一或多個第二處理腔室中在該基材上於該一或多個銅互連件之該曝露部分上共形地沉積一襯層而形成設置在該一或多個銅互連件上的一共形襯層；及在真空下在該一或多個第二處理腔室中於該基材上形成的該襯層上沉積一或多個介電層及一犧牲層。
  20. 如請求項19所述之方法，其中該沉積一襯層之步驟及沉積一或多個介電層之步驟係執行於獨立的第二處理腔室中。
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Families Citing this family (62)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9132436B2 (en) 2012-09-21 2015-09-15 Applied Materials, Inc. Chemical control features in wafer process equipment
US10256079B2 (en) 2013-02-08 2019-04-09 Applied Materials, Inc. Semiconductor processing systems having multiple plasma configurations
US11637002B2 (en) 2014-11-26 2023-04-25 Applied Materials, Inc. Methods and systems to enhance process uniformity
US20160225652A1 (en) 2015-02-03 2016-08-04 Applied Materials, Inc. Low temperature chuck for plasma processing systems
US9741593B2 (en) 2015-08-06 2017-08-22 Applied Materials, Inc. Thermal management systems and methods for wafer processing systems
US10504700B2 (en) 2015-08-27 2019-12-10 Applied Materials, Inc. Plasma etching systems and methods with secondary plasma injection
WO2017052540A1 (en) * 2015-09-23 2017-03-30 Intel Corporation Ultra thin helmet dielectric layer for maskless air gap and replacement ild processes
US9449871B1 (en) 2015-11-18 2016-09-20 International Business Machines Corporation Hybrid airgap structure with oxide liner
US9349687B1 (en) 2015-12-19 2016-05-24 International Business Machines Corporation Advanced manganese/manganese nitride cap/etch mask for air gap formation scheme in nanocopper low-K interconnect
US9887128B2 (en) 2015-12-29 2018-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Method and structure for interconnection
JP6329199B2 (ja) * 2016-03-30 2018-05-23 株式会社日立国際電気 半導体装置の製造方法、基板処理装置およびプログラム
US9553019B1 (en) 2016-04-15 2017-01-24 International Business Machines Corporation Airgap protection layer for via alignment
US10504754B2 (en) 2016-05-19 2019-12-10 Applied Materials, Inc. Systems and methods for improved semiconductor etching and component protection
TWI729457B (zh) 2016-06-14 2021-06-01 美商應用材料股份有限公司 金屬及含金屬化合物之氧化體積膨脹
US10546729B2 (en) 2016-10-04 2020-01-28 Applied Materials, Inc. Dual-channel showerhead with improved profile
TWI719262B (zh) 2016-11-03 2021-02-21 美商應用材料股份有限公司 用於圖案化之薄膜的沉積與處理
EP3539154A4 (en) 2016-11-08 2020-06-03 Applied Materials, Inc. GEOMETRIC CONTROL OF PRESSURE COLUMNS FOR SAMPLE APPLICATIONS
US10431429B2 (en) 2017-02-03 2019-10-01 Applied Materials, Inc. Systems and methods for radial and azimuthal control of plasma uniformity
WO2018156710A1 (en) 2017-02-22 2018-08-30 Applied Materials, Inc. Critical dimension control for self-aligned contact patterning
US10943834B2 (en) 2017-03-13 2021-03-09 Applied Materials, Inc. Replacement contact process
WO2018200212A1 (en) 2017-04-25 2018-11-01 Applied Materials, Inc. Selective deposition of tungsten for simplified process flow of tungsten oxide pillar formation
US11276590B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Multi-zone semiconductor substrate supports
US11276559B2 (en) 2017-05-17 2022-03-15 Applied Materials, Inc. Semiconductor processing chamber for multiple precursor flow
US10403542B2 (en) * 2017-06-10 2019-09-03 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
US10840186B2 (en) 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
TWI719316B (zh) * 2017-06-12 2021-02-21 美商應用材料股份有限公司 利用鎢氧化還原之無縫鎢填充
TW201906035A (zh) 2017-06-24 2019-02-01 美商微材料有限責任公司 生產完全自我對準的介層窗及觸點之方法
US10297458B2 (en) 2017-08-07 2019-05-21 Applied Materials, Inc. Process window widening using coated parts in plasma etch processes
JP7225211B2 (ja) * 2017-08-18 2023-02-20 ティーイーエル マニュファクチュアリング アンド エンジニアリング オブ アメリカ，インコーポレイテッド 低温流体を噴霧するための装置
US10573555B2 (en) 2017-08-31 2020-02-25 Micromaterials Llc Methods of producing self-aligned grown via
WO2019046399A1 (en) 2017-08-31 2019-03-07 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
WO2019050735A1 (en) 2017-09-06 2019-03-14 Micromaterials Llc METHODS FOR PRODUCING SELF-ALIGNED INTERCONNECTION HOLES
CN110034017A (zh) 2017-12-07 2019-07-19 微材料有限责任公司 用于使金属和阻挡层-衬垫可控凹陷的方法
EP3499557A1 (en) 2017-12-15 2019-06-19 Micromaterials LLC Selectively etched self-aligned via processes
US10903054B2 (en) 2017-12-19 2021-01-26 Applied Materials, Inc. Multi-zone gas distribution systems and methods
US11328909B2 (en) 2017-12-22 2022-05-10 Applied Materials, Inc. Chamber conditioning and removal processes
US20190206718A1 (en) 2018-01-02 2019-07-04 Globalfoundries Inc. Back-end-of-line structures with air gaps
US10854426B2 (en) 2018-01-08 2020-12-01 Applied Materials, Inc. Metal recess for semiconductor structures
US10964512B2 (en) 2018-02-15 2021-03-30 Applied Materials, Inc. Semiconductor processing chamber multistage mixing apparatus and methods
KR20190104902A (ko) 2018-03-02 2019-09-11 마이크로머티어리얼즈 엘엘씨 금속 산화물들을 제거하기 위한 방법들
US10319600B1 (en) 2018-03-12 2019-06-11 Applied Materials, Inc. Thermal silicon etch
US10886137B2 (en) 2018-04-30 2021-01-05 Applied Materials, Inc. Selective nitride removal
US10790191B2 (en) 2018-05-08 2020-09-29 Micromaterials Llc Selective removal process to create high aspect ratio fully self-aligned via
TW202011547A (zh) 2018-05-16 2020-03-16 美商微材料有限責任公司 用於產生完全自對準的通孔的方法
US10699953B2 (en) 2018-06-08 2020-06-30 Micromaterials Llc Method for creating a fully self-aligned via
US10892198B2 (en) 2018-09-14 2021-01-12 Applied Materials, Inc. Systems and methods for improved performance in semiconductor processing
US11049755B2 (en) 2018-09-14 2021-06-29 Applied Materials, Inc. Semiconductor substrate supports with embedded RF shield
US11062887B2 (en) 2018-09-17 2021-07-13 Applied Materials, Inc. High temperature RF heater pedestals
US11417534B2 (en) 2018-09-21 2022-08-16 Applied Materials, Inc. Selective material removal
US11682560B2 (en) 2018-10-11 2023-06-20 Applied Materials, Inc. Systems and methods for hafnium-containing film removal
US11121002B2 (en) 2018-10-24 2021-09-14 Applied Materials, Inc. Systems and methods for etching metals and metal derivatives
US11437242B2 (en) 2018-11-27 2022-09-06 Applied Materials, Inc. Selective removal of silicon-containing materials
US11721527B2 (en) * 2019-01-07 2023-08-08 Applied Materials, Inc. Processing chamber mixing systems
US10920319B2 (en) 2019-01-11 2021-02-16 Applied Materials, Inc. Ceramic showerheads with conductive electrodes
US11004687B2 (en) 2019-02-11 2021-05-11 Applied Materials, Inc. Gate contact over active processes
US11164938B2 (en) 2019-03-26 2021-11-02 Micromaterials Llc DRAM capacitor module
US11643724B2 (en) * 2019-07-18 2023-05-09 Asm Ip Holding B.V. Method of forming structures using a neutral beam
TWI819233B (zh) * 2019-08-15 2023-10-21 美商應用材料股份有限公司 非共形膜的選擇性蝕刻臨界尺寸控制
KR20210021420A (ko) 2019-08-16 2021-02-26 삼성전자주식회사 저유전체 물질 층을 포함하는 반도체 소자 형성 방법
US11482447B2 (en) * 2020-07-08 2022-10-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming an integrated chip having a cavity between metal features
CN111933688B (zh) * 2020-09-18 2021-02-09 晶芯成(北京)科技有限公司 一种半导体结构及其制备方法
TWI801058B (zh) * 2021-12-23 2023-05-01 明遠精密科技股份有限公司 一種複合式電漿源及其運作方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW490796B (en) * 2000-11-27 2002-06-11 Chartered Semiconductor Mfg Method for fabricating an air gap shallow trench isolation (STI) structure
US20030176075A1 (en) * 2002-03-06 2003-09-18 Applied Materials, Inc. Techniques for plasma etching silicon-germanium
US20050037604A1 (en) * 2000-02-08 2005-02-17 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
US20110104891A1 (en) * 2007-10-09 2011-05-05 Amir Al-Bayati Methods and apparatus of creating airgap in dielectric layers for the reduction of rc delay
US20110266682A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Microelectronic structure including air gap

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6603204B2 (en) * 2001-02-28 2003-08-05 International Business Machines Corporation Low-k interconnect structure comprised of a multilayer of spin-on porous dielectrics
JP2004103971A (ja) * 2002-09-12 2004-04-02 Hitachi High-Technologies Corp ダマシン処理方法、ダマシン処理装置および、ダマシン構造
EP1398831A3 (en) * 2002-09-13 2008-02-20 Shipley Co. L.L.C. Air gaps formation
US7088003B2 (en) * 2004-02-19 2006-08-08 International Business Machines Corporation Structures and methods for integration of ultralow-k dielectrics with improved reliability
US7247946B2 (en) * 2005-01-18 2007-07-24 International Business Machines Corporation On-chip Cu interconnection using 1 to 5 nm thick metal cap
KR100817088B1 (ko) 2007-02-16 2008-03-26 삼성전자주식회사 다마신 공정을 이용한 반도체 소자의 미세 금속 배선 패턴형성 방법
US7666754B2 (en) * 2007-10-18 2010-02-23 Tokyo Electron Limited Method and system for forming an air gap structure
US20100051578A1 (en) * 2008-09-04 2010-03-04 Shuo-Che Chang Method for fabricating an integrated circuit
US8557712B1 (en) * 2008-12-15 2013-10-15 Novellus Systems, Inc. PECVD flowable dielectric gap fill
JP2010165864A (ja) * 2009-01-15 2010-07-29 Fujitsu Semiconductor Ltd 半導体装置の製造方法
JP2011165876A (ja) * 2010-02-09 2011-08-25 Consortium For Advanced Semiconductor Materials & Related Technologies 半導体装置、及びその製造方法
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
KR20120053799A (ko) * 2010-11-18 2012-05-29 삼성전자주식회사 반도체 장치 및 반도체 장치의 형성 방법
US20120213941A1 (en) * 2011-02-22 2012-08-23 Varian Semiconductor Equipment Associates, Inc. Ion-assisted plasma treatment of a three-dimensional structure
JP5898991B2 (ja) * 2012-02-10 2016-04-06 ルネサスエレクトロニクス株式会社 半導体装置および半導体装置の製造方法
KR20130092884A (ko) 2012-02-13 2013-08-21 에스케이하이닉스 주식회사 반도체 소자의 배선 구조체 및 제조 방법
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
KR102002815B1 (ko) * 2012-09-05 2019-07-23 삼성전자주식회사 반도체 장치 및 이의 제조 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050037604A1 (en) * 2000-02-08 2005-02-17 International Business Machines Corporation Multilayer interconnect structure containing air gaps and method for making
TW490796B (en) * 2000-11-27 2002-06-11 Chartered Semiconductor Mfg Method for fabricating an air gap shallow trench isolation (STI) structure
US20030176075A1 (en) * 2002-03-06 2003-09-18 Applied Materials, Inc. Techniques for plasma etching silicon-germanium
US20110104891A1 (en) * 2007-10-09 2011-05-05 Amir Al-Bayati Methods and apparatus of creating airgap in dielectric layers for the reduction of rc delay
US20110266682A1 (en) * 2010-04-29 2011-11-03 International Business Machines Corporation Microelectronic structure including air gap

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