KR20210021420A - 저유전체 물질 층을 포함하는 반도체 소자 형성 방법 - Google Patents

저유전체 물질 층을 포함하는 반도체 소자 형성 방법 Download PDF

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KR20210021420A
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low dielectric
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고영민
김종욱
정재호
최동성
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Abstract

저유전체 물질 층을 포함하는 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 개구부를 갖는 구조물을 형성하고; 상기 개구부를 채우며 상기 구조물의 상부를 덮는 유동성 물질 층을 형성하고; 제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 경화 물질 층으로 형성하고; 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 저유전체 물질 층으로 형성하고; 및 상기 저유전체 물질 층을 평탄화하여 상기 개구부 내에 한정되는 평탄화된 저유전체 물질 층을 형성하는 포함한다. 상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 발생하는 부피 감소율은 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서 발생하는 부피 감소율 보다 작다.

Description

저유전체 물질 층을 포함하는 반도체 소자 형성 방법{METHOD OF FORMING SEMICONDUCTOR DEVICE INCLUDING LOW-K DIELECTRIC MATERIAL LAYER}
본 발명의 기술적 사상은 반도체 소자 형성 방법에 관한 것으로, 특히 저유전체 물질 층을 포함하는 반도체 소자 형성 방법 및 반도체 소자에 관한 것이다.
배선들 사이의 기생 커패시턴스를 감소시키기 위하여, 배선들 사이를 채우는 절연 물질로써 저유전체 물질을 사용하고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 저유전체 물질 층을 포함하는 반도체 소자 형성 방법 및 반도체 소자를 제공하는데 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 반도체 기판을 포함하는 하부 구조물 상에 제1 개구부를 갖는 제1 패턴 구조물을 형성하되, 상기 제1 패턴 구조물은 적층 패턴 및 적어도 상기 적층 패턴의 측면을 덮는 제1 스페이서 층을 포함하고; 상기 제1 스페이서 층 상에서 상기 제1 개구부를 채우며 상기 제1 패턴 구조물의 상부를 덮는 제1 유동성 물질 층을 형성하되, 상기 제1 유동성 물질 층은 SiOCH 물질을 포함하고; 제1 큐어링 공정을 진행하여, 상기 제1 유동성 물질 층을 수분(H2O)을 포함하는 제1 경화 물질 층으로 형성하되, 상기 제1 큐어링 공정을 진행하여 상기 제1 경화 물질 층을 형성하는 것은 가스 상태의 암모니아(NH3) 촉매를 상기 제1 유동성 물질 층 내에 공급하여 상기 제1 유동성 물질 층 내부에서 상기 수분(H2O)을 형성시키면서 상기 제1 유동성 물질 층을 경화시키는 것을 포함하고; 제2 큐어링 공정을 진행하여, 상기 제1 경화 물질 층 내부의 상기 수분(H2O)을 상기 제1 경화 물질 층 외부로 증발시키면서 상기 제1 경화 물질 층을 제1 저유전체 물질 층(low-k dielectric material layer)으로 형성하고; 및 제1 화학 기계적 연마 공정으로 상기 제1 저유전체 물질 층을 평탄화하여, 평탄화된 제1 저유전체 물질 층을 형성하는 것을 포함할 수 있다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 개구부를 갖는 구조물을 형성하고; 상기 개구부를 채우며 상기 구조물의 상부를 덮는 유동성 물질 층을 형성하고; 제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 경화 물질 층으로 형성하고; 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 저유전체 물질 층으로 형성하고; 및 상기 저유전체 물질 층을 평탄화하여 상기 개구부 내에 한정되는 평탄화된 저유전체 물질 층을 형성하는 포함한다. 상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 발생하는 부피 감소율은 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서 발생하는 부피 감소율 보다 작다.
본 발명의 기술적 사상의 일 실시 예에 따른 반도체 소자 형성 방법을 제공한다. 이 반도체 소자 형성 방법은 하부 구조물 상에 유동성 물질 층을 형성하고; 23℃ 이상 100℃ 미만의 온도에서 암모니아(NH3) 촉매 가스를 이용하는 제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 경화 물질 층으로 형성하고; 및 100℃ 이상의 온도에서 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 저유전체 물질 층으로 형성하는 것을 포함한다. 상기 유동성 물질 층은 SiOCH 물질로 형성되고, 상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 수분(H2O)가 형성되고, 상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 형성된 상기 수분(H2O)은 상기 경화 물질 층 내부에 잔존하고, 상기 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서 상기 경화 물질 층 내부의 상기 수분은 증발하여 제거되고, 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서, 상기 경화 물질 층 내의 수소(H)는 제거되어, 상기 저유전체 물질 층은 SiOC 물질로 형성된다.
실시예에 따르면, 약 100℃ 미만의 온도에서 암모니아(NH3) 촉매 가스를 이용하는 제1 큐어링 공정 및 약 100℃ 이상의 온도에서 진행하는 제2 큐어링 공정을 차례로 진행하여, 유동성 물질 층을 단단하게 경화된 저유전체 물질 층으로 변환시키면서 반도체 소자를 형성하는 방법을 제공할 수 있다. 상기 유동성 물질 층에서 상기 저유전체 물질 층으로 변환되면서 발생하는 부피 감소율은 2% 이하일 수 있다. 이와 같은 저유전체 물질 층은 패턴 구조물의 개구부 내에 형성될 수 있다. 상기 패턴 구조물은 탄소를 포함하는 전극 층 및 상기 적층 층의 측면을 덮는 스페이서 층을 포함할 수 있다. 상기 유동성 물질 층에서 상기 저유전체 물질 층으로 변환되면서 발생하는 부피 감소를 최소화할 수 있기 때문에, 상기 전극 층 및 상기 스페이서 층 사이에서 발생하는 박리 현상에 의한 불량을 방지할 수 있다. 따라서, 반도체 소자의 생산성을 향상시킬 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 소자 형성 방법을 나타낸 공정 흐름도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이다.
도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
우선, 도 1을 참조하여 본 발명의 실시예들에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 1은 본 발명의 실시예들에 따른 반도체 소자 형성 방법을 나타낸 공정 흐름도이다.
도 1을 참조하면, 하부 구조물 상에 개구부를 갖는 패턴 구조물을 형성할 수 있다 (S110). 상기 하부 구조물은 반도체 기판을 포함할 수 있고, 상기 패턴 구조물은 반도체 소자를 형성하기 위해서 형성된 구조물일 수 있다. 일 예에서, 상기 패턴 구조물은 메모리 소자의 메모리 셀을 포함할 수 있다. 다른 예에서, 상기 패턴 구조물은 로직 소자의 게이트 구조물 또는 개구부를 갖는 구조물을 포함할 수 있다.
상기 개구부를 채우며 상기 패턴 구조물의 상부를 덮는 유동성 물질 층을 형성할 수 있다 (S120). 상기 유동성 물질 층은 유동성 화학기상증착 공정(floawble CVD)으로 형성할 수 있다.
상기 유동성 물질 층은 다음과 같은 화학식 1을 갖는 그룹들로 형성된 유동성의 SiOCH 물질일 수 있다.
Figure pat00001
예를 들어, 상기 반도체 기판을 포함하는 상기 하부 구조물 상에 상기 유동성 물질 층을 형성하는 것은 OMCTS(Octamethylcyclotetrasiloxane precusor)를 전구체로 이용하고, TMOS(Tetramethyl orthosilicate) 및 TEOS (Tetraethyl orthosilicate) 중 적어도 하나를 첨가제로 이용하는 유동성 화학 기상 증착 공정(flowabl CVD)으로 형성할 수 있다. 이와 같은 TMOS 또는 TEOS 첨가제는 OMCTS 전구체에 첨가되어 가교 역할을 할 수 있다.
제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 수분을 포함하는 경화 물질 층으로 형성할 수 있다 (S130)
상기 유동성 물질 층의 [화학식 1]과 같은 SiOCH 물질은 상기 제1 큐어링 공정에 의해 실리콘-하이드록실 그룹(Si-Hydroxyl group) 간의 실록산 결합(siloxane bond), 예를 들어 "Si-O-Si 결합(linkage)"을 형성하면서 다음과 같은 [화학식 2]를 갖는 경화 물질 층으로 형성될 수 있다.
Figure pat00002
상기 제1 큐어링 공정은 암모니아(NH3) 촉매 가스 분위기에서 진행될 수 있다. 상기 제1 큐어링 공정을 진행하면서, 상기 유동성 물질 층 내부에서 수분(H2O)이 형성될 수 있다. 이와 같은 수분(H2O)은 상술한 실록산 결합(siloxane bond)이 형성되면서 부산물로써 형성될 수 있다. 예를 들어, 이와 같은 수분(H2O)은 암모니아(NH3)의 촉매 가스와 상기 [화학식 1]의 "OH"중 하나의 "H"가 반응하여 NH4 +가 형성되고, 이와 같은 NH4 + 와 상기 [화학식 1]의 "OH"중 어느 하나의 "OH"가 반응하여 NH4 + 는 NH3로 형성되면서 부산물로써 H2O가 형성될 수 있다. 이와 같이 부산물로써 형성된 H2O는 상기 제1 큐어링 공정을 완료한 후에도 상기 경화 물질 층 내부에 잔류할 수 있다.
상기 제1 큐어링 공정을 진행하여 상기 유동성 물질 층을 상기 경화 물질 층으로 형성하는 것은 가스 상태의 암모니아(NH3) 촉매를 상기 유동성 물질 층 내에 공급하여 상기 유동성 물질 층 내부에서 수분(H2O)을 형성시키면서 형성된 수분(H2O)이 상기 유동성 물질 층 외부로 증발하지 않도록 상기 유동성 물질 층을 경화시키는 것을 포함할 수 있다. 예를 들어, 상기 제1 큐어링 공정은 수분이 증발하지 않을 공정 조건, 예를 들어 약 100℃ 미만의 온도에서 진행될 수 있다. 상기 제1 큐어링 공정은 약 23℃ 이상 약 100℃ 미만의 온도에서 진행될 수 있다.
제2 큐어링 공정을 진행하여, 상기 경화 물질 층 내부의 수분을 제거하면서 경화 물질 층을 저유전체 물질 층으로 형성할 수 있다 (S140).
상기 제2 큐어링 공정은 상기 경화 물질 층 내부의 상기 수분을 상기 경화 물질 층 외부로 증발시키어 제거할 수 있다. 상기 저유전체 물질 층은 실리콘 산화물(silicon dioxide) 보다 낮은 유전율을 갖는 SiOC 물질로 형성될 수 있다. 상기 저유전체 물질 층은 다음과 같은 [화학식 3]을 갖는 SiOC 물질로 형성될 수 있다.
Figure pat00003
상기 제2 큐어링 공정은 상기 경화 물질 층 내부에 잔류하는 수분 및/또는 상기 경화 물질 층에서 상기 저유전체 물질 층으로 변환하는 과정에서 추가로 형성되는 수분을 제거하기 위하여 약 100℃ 이상의 온도에서 진행될 수 있다.
상기 제2 큐어링 공정은 상기 하부 구조물 및 상기 패턴 구조물이 열 손상되지 않는 온도에서 진행될 수 있다. 예를 들어, 상기 패턴 구조물이 상변화 물질을 포함하는 상변화 메모리 소자의 메모리 셀인 경우에, 상기 제2 큐어링 공정은 약 100℃ 이상의 온도 및 약 300℃ 이하의 온도로 진행될 수 있다.
상기 제2 큐어링 공정은 UV 공정 및 암모니아 촉매 공정 중 적어도 하나를 이용하는 것을 더 포함할 수 있다. 상기 UV 공정은 상기 경화 물질 층의 표면에 UV(자외선)을 조사하는 것을 포함할 수 있고, 상기 암모니아 촉매 공정은 상기 경화 물질 층의 표면으로 암모니아 촉매 가스를 공급하는 것을 포함할 수 있다.
상기 제2 큐어링 공정의 일 예는 약 100℃ 이상의 온도 분위기에서 상기 경화 물질 층의 표면에 UV를 조사하는 것을 포함할 수 있다.
상기 제2 큐어링 공정의 다른 예는 약 100℃ 이상의 온도 분위기에서 상기 경화 물질 층의 표면에 상기 암모니아 촉매 가스를 공급하는 것을 포함할 수 있다.
상기 제2 큐어링 공정의 다른 예는 약 100℃ 이상의 온도 분위기에서 상기 경화 물질 층의 표면에 UV를 조사하면서 상기 경화 물질 층의 표면에 상기 암모니아 촉매 가스를 공급하는 것을 포함할 수 있다.
상기 제2 큐어링 공정은 1회 또는 복수회 반복하는 것을 포함할 수 있다.
상기 제1 및 제2 큐어링 공정들은 대기압 보다 낮은 기압의 공정 분위기에서 진행될 수 있다.
일 예에서, 상기 제1 큐어링 공정은 대기압 보다 낮은 제1 기압에서 진행될 수 있고, 상기 제2 큐어링 공정은 대기압 보다 낮고 상기 제1 기압 보다 높은 제2 기압에서 진행될 수 있다. 예를 들어, 상기 제1 큐어링 공정은 약 0.1 torr 내지 20 torr 의 공정 분위기에서 진행하고, 상기 제2 큐어링 공정은 약 300 torr 내지 약 550 torr의 공정 분위기에서 진행할 수 있다.
상기 제2 큐어링 공정은 상기 경화 물질 층 내부의 상기 수분과 함께, 상기 경화 물질 층의 상기 [화학식 2]에서의 수소(H)를 제거하는 공정일 수 있다.
상기 제2 큐어링 공정에 의해 상기 경화 물질 층에서 상기 저유전체 물질 층으로 변환하는 과정에서 H2, CxHy 등의 가스가 발생할 수 있고, 이와 같은 상기 제2 큐어링 공정에 의해 제거될 수 있다.
일 예에서, 상기 저유전체 물질 층은 공극을 가질 수 있다.
일 예에서, 상기 저유전체 물질 층은 서로 다른 크기의 공극들을 가질 수 있다. 예를 들어, 상기 저유전체 물질 층은 제1 공극 및 상기 제1 공극 보다 큰 제2 공극을 가질 수 있다.
상기 제2 큐어링 공정에 의해 상기 [화학식 2]를 갖는 상기 경화 물질 층이 상기 [화학식 3]을 갖는 상기 저유전체 물질 층으로 변환되면서, 상술한 실록산 결합(siloxane bond), 예를 들어 "Si-O-Si" 결합은 유지될 수 있다.
상기 제2 큐어링 공정은 "Si-O-Si" 결합 구조가 남아 있는 상태로, 상기 제1 큐어링 공정 완료 후에 남아 있는 상기 경화 물질 층의 실리콘-하이드록실 그룹(Si-Hydroxyl group)에 반응을 일으키기 때문에, 상기 제2 큐어링 공정에 의한 추가적인 부피 감소는 없거나, 또는 추가적인 부피 감소가 거의 없을 수 있다.
일 예에서, 상기 유동성 물질 층이 상기 저유전체 물질 층으로 형성되면서 발생하는 부피 감소율은 약 2% 이하일 수 있다. 상기 유동성 물질 층이 상기 저유전체 물질 층으로 형성되면서 발생하는 부피 감소율은 약 1% 이하일 수 있다. 상기 제1 큐어링 공정에 의해 상기 유동성 물질 층이 상기 경화 물질 층으로 형성되면서 발생하는 부피 감소율은 상기 제2 큐어링 공정에 의해 상기 경화 물질 층이 상기 저유전체 물질 층으로 형성되면서 발생하는 부피 감소율 보다 클 수 있다.
상기 저유전체 물질 층은 실질적인 부피 감소 없이 상기 경화 물질 층 보다 더 단단하게 경화될 수 있다.
화학 기계적 연마 공정으로 상기 저유전체 물질 층을 평탄화하여, 상기 개구부 내에 잔존하는 평탄화된 저유전체 물질 층을 형성할 수 있다 (S150).
상술한 바와 같이 상기 저유전체 물질 층을 형성한 후, 상기 화학 기계적 연마 공정을 진행하는 경우에, 상기 저유전체 물질 층은 낮은 유전율을 가지면서도 단단한 상태로 형성될 수 있고, 이와 같이 단단한 상태의 상기 저유전체 물질 층으로 인하여, 상기 화학 기계적 연마 공정에 의해 상기 패턴 구조물이 손상되는 것을 방지할 수 있다.
이어서, 도 2 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하기로 한다. 도 2는 본 발명의 일 실시예에 따른 반도체 소자를 나타낸 평면도이고, 도 3 내지 도 10은 본 발명의 일 실시예에 따른 반도체 소자를 설명하기 위하여 도 2의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도들이다. 도 2 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명함에 있어서, 도 1을 참조하여 설명한 내용과 중복되는 내용은 생략하기로 한다. 따라서, 도 2 내지 도 10을 참조하여 본 발명의 일 실시예에 따른 반도체 소자 형성 방법을 설명하면서, 생략되거나 또는 간략히 언급되는 내용은 앞에서 도 1을 참조하여 설명한 내용으로부터 이해될 수 있다.
도 2 및 도 3을 참조하면, 반도체 기판(3)을 포함하는 하부 구조물(12) 상에 제1 개구부(57o)를 갖는 제1 패턴 구조물(57)을 형성할 수 있다.
상기 하부 구조물(12)은 상기 반도체 기판(3) 상의 하부 절연 층(5), 상기 하부 절연 층(5) 상의 하부 도전성 라인들(7) 및 상기 하부 도전성 라인들(7) 사이의 갭필 절연 패턴(9)을 포함할 수 있다. 일 예에서, 상기 하부 도전성 라인들(7)은 메모리 소자의 워드라인일 수 있다. 상기 하부 도전성 라인들(7)은 텅스텐 등과 같은 도전성 물질을 포함할 수 있다. 상기 하부 도전성 라인들(7)은 제1 방향(X)으로 연장되는 라인 모양일 수 있다. 상기 제1 방향(X)은 상기 반도체 기판(3)의 상부면과 평행한 방향일 수 있다.
상기 제1 패턴 구조물(57)은 적층 패턴(45) 및 제1 스페이서 층(54)을 포함할 수 있다. 상기 제1 스페이서 층(54)은 적어도 상기 적층 패턴(45)의 측면을 덮을 수 있다.
상기 적층 패턴(45)은 복수의 물질 층들로 형성될 수 있다. 예를 들어, 상기 적층 패턴(45)은 상기 하부 구조물(12) 상에서 수직 방향(Z)으로 차례로 적층된 하부 전극 층(15), 셀렉터 물질 층(18), 하나 또는 복수의 중간 전극 층(21, 24), 정보 저장 물질 층(27), 하나 또는 복수의 상부 전극 층(30, 33), 및 하나 또는 복수의 마스크층(36, 39)을 포함할 수 있다. 상기 수직 방향(Z)은 상기 반도체 기판의 상부면과 수직한 방향일 수 있다.
상기 하나 또는 복수의 중간 전극 층(21, 24)은 제1 중간 전극 물질 층(21) 및 상기 제1 중간 전극 물질 층(21) 상의 제2 중간 전극 물질 층(24)을 포함할 수 있다. 상기 하나 또는 복수의 상부 전극 층(30, 33)은 제1 상부 전극 물질 층(30) 및 상기 제1 상부 전극 물질 층(30) 상의 제2 상부 전극 물질 층(33)을 포함할 수 있다. 상기 하나 또는 복수의 마스크 층들(36, 39)은 제1 마스크층(36) 및 상기 제1 마스크층(36) 상의 제2 마스크 층(39)을 포함할 수 있다.
상기 제1 스페이서 층(54)은 복수의 스페이서 층들로 형성될 수 있다. 예를 들어, 상기 제1 스페이서 층(54)은 제1 내측 스페이서 층(48) 및 제1 외측 스페이서 층(51)을 포함할 수 있다.
상기 제1 패턴 구조물(57)을 형성하는 것은 상기 하부 구조물(12) 상에 상기 하부 전극 층(15), 상기 셀렉터 물질 층(18), 상기 하나 또는 복수의 중간 전극 층(21, 24), 상기 정보 저장 물질 층(27), 상기 하나 또는 복수의 상부 전극 층(30, 33), 상기 제1 마스크층(36) 및 상기 제2 마스크 층(39)을 차례로 형성하고, 상기 제2 마스크층(39), 상기 제1 마스크 층(36), 상기 하나 또는 복수의 상부 전극 층(30, 33) 및 상기 정보 저장 물질 층(27)을 차례로 식각하고, 식각된 상기 제2 마스크층(39), 상기 제1 마스크 층(36), 상기 하나 또는 복수의 상부 전극 층(30, 33) 및 상기 정보 저장 물질 층(27)의 측면들 상에 상기 제1 내측 스페이서 층(48)을 형성하고, 상기 제2 마스크층(39) 및 상기 제1 내측 스페이서 층(48)을 식각 마스크로 이용하여 상기 하나 또는 복수의 중간 전극 층(21, 24), 상기 셀렉터 물질 층(18) 및 상기 하부 전극 층(15)을 식각하고, 이어서, 제1 외측 스페이서 층(51)을 콘포멀하게 형성하는 것을 포함할 수 있다.
상기 정보 저장 물질 층(27)은 상변화 물질 층으로 형성될 수 있다. 예를 들어, 상기 정보 저장 물질 (27)은 인가되는 전류에 의해 가열되는 온도와 시간에 따라 비저항이 높은 비결정상에서 비저항이 낮은 결정상으로 또는 결정상에서 비결정상으로 상변화가 가능한 칼코게나이드계 상변화 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 물질 층(27)은 Ge, Sb, 및/또는 Te를 포함하는 칼코게나이드(chalcogenide) 물질 등과 같은 상변화 물질로 형성될 수 있다. 또는, 상기 정보 저장 물질 층(27)은 Te 또는 Se 중 적어도 하나의 원소와, Ge, Sb, Bi, Pb, Sn, As, S, Si, P, O, N 또는 In 중 적어도 하나의 원소를 포함하는 상변화 물질일 수도 있다. 다른 예에서, 상기 정보 저장 물질 층(27)은 상변화 물질 대신에 다른 방식으로 정보를 저장할 수 있는 정보 저장 물질로 대체되어 형성될 수도 있다.
상기 정보 저장 물질 층(27)은 최초 형성 단계에서 비결정상으로 형성될 수 있다.
상기 셀렉터 물질 층(18)은 스위칭 소자를 구성할 수 있다. 예를 들어, 상기 셀렉터 물질 층(18)은 오보닉 임계 스위칭 소자(ovonic threshold switching device)를 구성할 수 있다. 일 예에서, 상기 셀렉터 물질 층(18)은 상기 정보 저장 물질 층(27)의 칼코게나이드계 물질과 다른 칼코게나이드 계열의 물질로 형성될 수 있다. 예를 들어, 상기 정보 저장 물질 층(27)은 반도체 소자의 동작 시에 결정질에서 비정질로 상변화하거나, 또는 비정질에서 결정질로 상변화할 수 있는 상변화 메모리 물질(e.g, Ge, Sb 및/또는 Te의 합금(alloy) 등)로 형성될 수 있고, 상기 셀렉터 물질 층(18)은 반도체 소자의 동작 시에 비정질 상을 유지할 수 있는 칼코게나이드 계열의 오버닉 임계 스위치 물질로 형성될 수 있다. 예를 들어, 상기 셀렉터 물질 층(18)은 As 원소, S 원소, Se 원소, Te 원소 또는 Ge 원소 중 적어도 2개 이상의 원소들을 포함하는 합금 물질(alloy material) 또는 이들 합금 물질에 비결정 상을 보다 높은 온도에서 유지시킬 수 있는 추가 원소(e.g, Si 원소 또는 N 원소 등)를 포함할 수 있다. 또는, 상기 셀렉터 물질 층(18)은 Te, As, Ge 및 Si을 포함하는 합금 물질, Ge, Te 및 Pb를 포함하는 합금 물질, Ge, Se 및 Te를 포함하는 합금 물질, Al, As 및 Te를 포함하는 합금 물질, Se, As, Ge 및 Si을 포함하는 합금 물질, Se, As, Ge 및 C을 포함하는 합금 물질, Se, Te, Ge 및 Si을 포함하는 합금 물질, Ge, Sb, Te 및 Se를 포함하는 합금 물질, Ge, Bi, Te 및 Se를 포함하는 합금 물질, Ge, As, Sb 및 Se를 포함하는 합금 물질, Ge, As, Bi 및 Te를 포함하는 합금 물질, 또는 Ge, As, Bi 및 Se를 포함하는 합금 물질 중 어느 하나의 합금 물질로 형성될 수 있다.
일 예에서, 상기 제1 하부 전극 층(15) 및 상기 제1 중간 전극 물질 층(21)은 탄소 층 또는 탄소 함유 물질 층으로 형성될 수 있다. 상기 탄소 함유 물질 층은 탄소 및 금속을 포함하는 물질 층일 수 있다. 예를 들어, 상기 탄소 함유 물질 층은 W 또는 Ti 등과 같은 금속과 함께 탄소를 포함할 수 있다.
일 예에서, 상기 제2 중간 전극 물질 층(24) 및 상기 제1 상부 전극 물질 층(30)은 금속 층으로 형성될 수 있다. 예를 들어, 상기 제2 중간 전극 물질 층(24) 및 상기 상부 전극 물질 층(30)은 텅스텐으로 형성될 수 있다.
일 예에서, 상기 제2 상부 전극 물질 층(33)은 탄소 층 또는 탄소 함유 물질 층으로 형성될 수 있다.
상기 제1 내측 스페이서 층(48) 및 상기 제1 외측 스페이서 층(51)은 절연성 물질로 형성될 수 있다.
일 예에서, 상기 제1 내측 스페이서 층(48) 및 상기 제1 외측 스페이서 층(51)은 서로 다른 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제1 내측 스페이서 층(48)은 SiN, SiO2, SiC, SiCN, SiON, SiBN 및 SiOCN 중 어느 하나로 형성될 수 있고, 상기 제1 외측 스페이서 층(51)은 SiN, SiO2, SiC, SiCN, SiON, SiBN 및 SiOCN 중에서 상기 제1 내측 스페이서 층(48)과 다른 물질로 형성될 수 있다. 실시예들은 이와 같은 물질 종류에 한정되지 않고, 상기 제1 내측 스페이서 층(48) 및 상기 제1 외측 스페이서 층(51)은 다른 물질로 대체될 수도 있다.
다른 예에서, 상기 제1 내측 스페이서 층(48) 및 상기 제1 외측 스페이서 층(51)은 서로 동일한 절연성 물질로 형성될 수 있다.
상기 제1 스페이서 층(54) 상에서 상기 제1 개구부(57o)를 채우며 상기 제1 패턴 구조물(57)의 상부를 덮는 제1 유동성 물질 층(60)을 형성할 수 있다. 상기 제1 유동성 물질 층(60)은 상기 제1 패턴 구조물(57)의 상부면 보다 높은 레벨에 위치하는 상부면(60S)을 가질 수 있다.
상기 제1 유동성 물질 층(60)은 도 1에서 설명한 유동성 물질 층과 동일할 수 있다. 따라서, 상기 제1 유동성 물질 층(60)은 도 1에서 설명한 상기 유동성 물질 층과 동일한 방법으로 형성될 수 있으므로, 여기서 자세한 설명은 생략하기로 한다.
도 2 및 도 4를 참조하면, 제1 큐어링 공정(70)을 진행하여, 상기 제1 유동성 물질 층(도 3의 60)을 수분(H2O, 63H)을 포함하는 제1 경화 물질 층(61)으로 형성할 수 있다.
상기 제1 큐어링 공정(70)을 진행하여 상기 제1 경화 물질 층(61)을 형성하는 것은 가스 상태의 암모니아(NH3) 촉매를 상기 제1 유동성 물질 층(도 3의 60) 내에 공급하여 상기 제1 유동성 물질 층(도 3의 60) 내부에서 수분(H2O)을 형성시키면서 상기 수분(H2O)이 상기 제1 유동성 물질 층(도 3의 60) 외부로 증발하지 않도록 상기 제1 유동성 물질 층(61)을 경화시키는 것을 포함할 수 있다. 따라서, 상기 제1 경화 물질 층(61)은 상기 수분(63H)을 포함할 수 있다.
상기 제1 큐어링 공정(70)에 의해 상기 제1 유동성 물질 층(도 3의 60)이 상기 제1 경화 물질 층(61)으로 형성되면서, 부피가 감소될 수 있다. 따라서, 상기 제1 경화 물질 층(61)의 상부면(61S)은 상기 제1 유동성 물질 층(도 3의 60)의 상부면(60S) 보다 낮아질 수 있다.
상기 제1 큐어링 공정(70)은 도 1에서 설명한 제1 큐어링 공정과 동일할 수 있고, 상기 제1 경화 물질 층(61)은 도 1에서 설명한 경화 물질 층과 동일할 수 있다. 따라서, 상기 제1 큐어링 공정(70) 및 상기 제1 경화 물질 층(61)은 도 1에서 설명한 내용으로 이해될 수 있기 때문에, 여기서 자세한 설명은 생략하기로 한다.
도 2 및 도 5를 참조하면, 제2 큐어링 공정(75)을 진행하여, 상기 제1 경화 물질 층(도 4의 61) 내부의 상기 수분(도 4의 63H)을 상기 제1 경화 물질 층(도 4의 61) 외부로 증발시키면서 상기 제1 경화 물질 층(도 4의 61)을 제1 저유전체 물질 층(low-k dielectric material layer, 62)으로 형성할 수 있다.
일 예에서, 상기 제1 저유전체 물질 층(62)은 제1 공극(63P)을 가질 수 있다.
상기 제1 저유전체 물질 층(62)은 상기 제1 공극(63P) 보다 큰 제2 공극(65)을 더 포함할 수 있다. 따라서, 상기 제1 저유전체 물질 층(62)은 서로 다른 크기의 상기 제1 및 제2 공극들(63P, 65)을 가질 수 있다.
도면들에서, 상기 제1 공극(63P) 및 상기 제2 공극(65)의 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
상기 제1 유동성 물질 층(도 3의 60)이 상기 제1 저유전체 물질 층(62)으로 형성되면서 발생하는 부피 감소율은 약 2% 이하일 수 있다. 상기 제1 유동성 물질 층(도 3의 60)이 상기 제1 저유전체 물질 층(도 4의 61)으로 형성되면서 발생하는 부피 감소율은 약 1% 이하일 수 있다.
상기 제1 큐어링 공정(도 4의 70)에 의해 상기 제1 유동성 물질 층(도 3의 60)이 상기 제1 경화 물질 층(도 4의 61)으로 형성되면서 발생하는 부피 감소율은 상기 제2 큐어링 공정(75)에 의해 상기 경화 물질 층(도 4의 61)이 상기 제1 저유전체 물질 층(62)으로 형성되면서 발생하는 부피 감소율 보다 클 수 있다. 예를 들어, 상기 제1 유동성 물질 층(도 3의 30)의 상부면(도 3의 60S)과 상기 제1 경화 물질 층(도 4의 61)의 상부면(도 4의 61S) 사이의 높이 차이는 상기 제1 저유전체 물질 층(62)의 상부면(62S)과 상기 제1 경화 물질 층(도 4의 61)의 상부면(도 4의 61S) 사이의 높이 차이 보다 클 수 있다.
실시예에 따르면, 상기 제1 유동성 물질 층(도 3의 60)이 상기 제1 저유전체 물질 층(62)으로 형성되면서 발생하는 부피 감소율을 최소화시킬 수 있기 때문에, 탄소를 포함할 수 있는 상기 제2 상부 전극 물질 층(33)의 측면과 상기 제1 스페이서 층(54) 사이에서 발생할 수 있는 박리 현상을 방지하고, 상기 제2 상부 전극 물질 층(33)의 측면과 상기 제1 스페이서 층(54) 사이의 계면 접합력이 약해지는 것을 방지할 수 있다.
도 2 및 도 6을 참조하면, 제1 평탄화 공정으로 상기 제1 저유전체 물질 층(도 5의 62)을 평탄화하여, 평탄화된 제1 저유전체 물질 층(62a)을 형성할 수 있다.
일 예에서, 상기 제1 평탄화 공정은 화학 기계적 연마 공정일 수 있다.
상기 제1 평탄화 공정으로 상기 제1 저유전체 물질 층(도 5의 62)을 평탄화하면서, 상기 제1 패턴 구조물(도 5의 57)도 같이 평탄화되어, 평탄화된 제1 패턴 구조물(57a)로 형성될 수 있다. 상기 제1 평탄화 공정에 의해 상기 제1 패턴 구조물(도 5의 57)의 상기 제2 상부 전극 물질 층(33)이 노출될 수 있고, 상기 제2 상부 전극 물질 층(33) 상부에 위치하는 상기 하나 또는 복수의 마스크 층들(도 5의 36, 39)은 제거될 수 있다.
상기 제1 적층 패턴(도 5의 45)은 상기 제1 평탄화 공정에 의해 평탄화되어, 상기 제2 상부 전극 물질 층(33)의 상부면이 노출되는 평탄화된 제1 적층 패턴(45a)으로 형성될 수 있다. 상기 제1 스페이서 층(도 5의 54)은 상기 제1 평탄화 공정에 의해 평탄화되어, 평탄화된 제1 스페이서 층(54a)으로 형성될 수 있다. 따라서, 상기 평탄화된 패턴 구조물(57a)은 상기 평탄화된 제1 적층 패턴(45a) 및 상기 평탄화된 제1 스페이서 층(54a)을 포함할 수 있다.
상기 평탄화된 제1 저유전체 물질 층(62a)과 상기 제2 상부 전극 물질 층(33) 사이에 개재된 상기 평탄화된 제1 스페이서 층(54a)의 일부는 상기 제1 내측 스페이서 층(33) 및 상기 제2 외측 스페이서 층(51)을 포함할 수 있다.
상기 제1 큐어링 공정(도 4의 110) 및 상기 제2 큐어링 공정(도 5의 75)을 진행하여, 상기 제1 유동성 물질 층(도 3의 60)을 단단하게 경화된 상기 제1 저유전체 물질 층(62)으로 형성하면서 발생하는 부피 감소를 최소화할 수 있기 때문에, 상기 제1 평탄화 공정에 의해 상기 제1 적층 패턴(도 6의 45a)과 상기 제1 스페이서 층(도 6의 54a) 사이가 박리되는 불량을 방지할 수 있다.
도 2 및 도 7을 참조하면, 상기 평탄화된 제1 패턴 구조물(도 6의 57a) 및 상기 평탄화된 제1 저유전체 물질 층(도 6의 62a) 상에 차례로 적층된 상부 도전성 라인(78) 및 상부 마스크 라인(80)을 형성할 수 있다.
상기 상부 도전성 라인(78)은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양일 수 있다. 상기 제2 방향(Y)은 상기 반도체 기판(3)의 상부면과 평행할 수 있다.
상기 상부 도전성 라인(78) 및 상기 상부 마스크 라인(80)을 식각마스크로 이용하는 식각 공정으로, 상기 평탄화된 제1 패턴 구조물(도 6의 57a) 및 상기 평탄화된 제1 저유전체 물질 층(도 6의 62a)을 식각하고, 제2 스페이서 층(89)을 형성하여, 제2 개구부(92o)를 갖는 제2 패턴 구조물(92a)을 형성할 수 있다.
상기 상부 도전성 라인(78) 및 상기 상부 마스크 라인(80)을 식각마스크로 이용하는 식각 공정에 의해, 상기 평탄화된 제1 패턴 구조물(도 6의 57a) 및 상기 평탄화된 제1 저유전체 물질 층(도 6의 62a)은 각각 패터닝된 제1 패턴 구조물(45b, 54b) 및 제1 저유전체 물질 패턴(62b)으로 형성될 수 있다. 상기 제2 스페이서 층(89)은 적어도 상기 제1 패턴 구조물(45b, 54b)의 측면을 덮을 수 있다. 상기 제2 패턴 구조물(92a)은 상기 패터닝된 제1 패턴 구조물(45b, 54b), 상기 제1 저유전체 물질 패턴(62b), 상기 상부 도전성 라인(78), 상기 상부 마스크 라인(80) 및 상기 제2 스페이서 층(89)을 포함할 수 있다.
상기 패터닝된 제1 패턴 구조물(45b, 54b)은 상기 평탄화된 제1 적층 패턴(도 6의 45a)이 패터닝되어 형성된 제2 적층 패턴(45b) 및 상기 평탄화된 상기 제1 스페이서 층(도 6의 54a)이 패터닝되어 형성된 제1 스페이서 패턴(54b)을 포함할 수 있다. 따라서, 상기 제2 적층 패턴(45b)은 상기 평탄화된 제1 적층 패턴(도 6의 45a)의 층들(15, 18, 21, 24, 30, 33)과 실질적으로 동일한 층들(15, 18, 21, 24, 30, 33)로 형성될 수 있다.
상기 제2 스페이서 층(89)은 제2 내측 스페이서 층(83) 및 제2 외측 스페이서 층(86)을 포함할 수 있다.
일 예에서, 상기 제2 내측 스페이서 층(83) 및 상기 제2 외측 스페이서 층(86)은 서로 다른 절연성 물질로 형성될 수 있다. 예를 들어, 상기 제2 내측 스페이서 층(83)은 SiN, SiO2, SiC, SiCN, SiON, SiBN 및 SiOCN 중 어느 하나로 형성될 수 있고, 상기 제2 외측 스페이서 층(86)은 SiN, SiO2, SiC, SiCN, SiON, SiBN 및 SiOCN 중에서 상기 제2 내측 스페이서 층(83)과 다른 물질로 형성될 수 있다. 실시예들은 이와 같은 물질 종류에 한정되지 않고, 상기 제2 내측 스페이서 층(83) 및 상기 제2 외측 스페이서 층(86)은 다른 물질로 대체될 수도 있다.
다른 예에서, 상기 제2 내측 스페이서 층(83) 및 상기 제2 외측 스페이서 층(86)은 서로 동일한 절연성 물질로 형성될 수 있다.
상기 제2 스페이서 층(89)을 형성하는 것은 상기 상부 도전성 라인(78) 및 상기 상부 마스크 라인(80)을 식각 마스크로 이용하여, 상기 평탄화된 제1 패턴 구조물(도 6의 57a)의 상기 제2 상부 전극 물질 층(33), 상기 제1 상부 전극 물질 층(30) 및 상기 정보 저장 물질 층(27)까지 식각한 후에, 상기 제2 상부 전극 물질 층(33), 상기 제1 상부 전극 물질 층(30), 상기 정보 저장 물질 층(27) 상기 상부 도전성 라인(78) 및 상기 상부 마스크 라인(80)의 측면들을 덮는 상기 제2 내측 스페이서 층(83)을 형성하는 것을 포함할 수 있다.
상기 제2 스페이서 층(89)을 형성하는 것은 상기 제2 내측 스페이서 층(83)을 형성한 후에, 상기 제2 내측 스페이서 층(83) 및 상기 상부 마스크라인(80)을 식각 마스크로 이용하여, 상기 하나 또는 복수의 중간 전극 층(21, 24), 상기 셀렉터 물질 층(18) 및 상기 하부 전극 층(15)을 식각하고, 상기 제2 외측 스페이서 층(86)을 콘포멀하게 형성할 수 있다. 상기 제2 외측 스페이서 층(86)은 상기 하나 또는 복수의 중간 전극 층(21, 24), 상기 셀렉터 물질 층(18) 및 상기 하부 전극 층(15)의 측면들을 덮으면서 상기 제2 내측 스페이서 층(83)의 외측면 및 상기 상부 마스크 라인(80)의 상부면을 덮고, 상기 하부 전극 층(15)과 인접하는 상기 제1 도전성 라인들(7)의 상부면을 덮을 수 있다.
상기 제2 스페이서 층(89) 상에서 상기 제2 개구부(92o)를 채우며 상기 제2 패턴 구조물(92a)의 상부를 덮는 제2 유동성 물질 층(103)을 형성할 수 있다. 상기 제2 유동성 물질 층(103)은 앞에서 상술한 상기 제1 유동성 물질 층(도 3의 60)과 동일한 방법 및 동일한 물질로 형성될 수 있다.
도 2 및 도 8을 참조하면, 제3 큐어링 공정(110)을 진행하여, 상기 제2 유동성 물질 층(도 7의 103)을 수분(H2O, 106H)을 포함하는 제2 경화 물질 층(104)으로 형성할 수 있다. 상기 제3 큐어링 공정(110)은 도 4에서 설명한 상기 제1 큐어링 공정(도 4의 70)과 실질적으로 동일한 공정일 수 있고, 상기 제2 경화 물질 층(104)은 도 4에서 설명한 상기 제1 경화 물질 층(61)과 실질적으로 동일할 수 있다. 따라서, 상기 제3 큐어링 공정(110) 및 상기 제2 경화 물질 층(104)은 도 4에서 설명한 상기 제1 큐어링 공정(도 4의 70) 및 상기 제1 경화 물질 층(61)으로부터 쉽게 이해될 수 있으므로, 자세한 설명은 생략하기로 한다.
도 2 및 도 9를 참조하면, 제4 큐어링 공정(115)을 진행하여, 상기 제2 경화 물질 층(도 8의 104) 내부의 상기 수분(도 8의 106H)을 상기 제2 경화 물질 층(도 8의 104) 외부로 증발시키면서 상기 제2 경화 물질 층(도 8의 104)을 제2 저유전체 물질 층(105)으로 형성할 수 있다.
상기 제2 저유전체 물질 층(105)은 앞에서 상술한 상기 제1 저유전체 물질 층(도 5의 62)의 상기 제1 공극(63P) 및 상기 제2 공극(65)에 각각 대응하는 제3 공극(106P) 및 제4 공극(108)을 포함할 수 있다.
상기 제2 유동성 물질 층(도 7의 103)이 상기 제2 저유전체 물질 층(105)으로 형성되면서 발생하는 부피 감소율은 약 2% 이하일 수 있다. 상기 제2 유동성 물질 층(도 7의 103)이 상기 제2 저유전체 물질 층(105)으로 형성되면서 발생하는 부피 감소율은 약 1% 이하일 수 있다.
상기 제3 큐어링 공정(도 8의 110)에 의해 상기 제2 유동성 물질 층(도 7의 103)이 상기 제2 경화 물질 층(도 8의 104)으로 형성되면서 발생하는 부피 감소율은 상기 제4 큐어링 공정(115)에 의해 상기 경화 물질 층(도 8의 104)이 상기 제2 저유전체 물질 층(105)으로 형성되면서 발생하는 부피 감소율 보다 클 수 있다. 예를 들어, 상기 제2 유동성 물질 층(도 7의 103)의 상부면(도 7의 103S)과 상기 제2 경화 물질 층(도 8의 104)의 상부면(도 8의 104S) 사이의 높이 차이는 상기 제2 저유전체 물질 층(105)의 상부면(105S)과 상기 제2 경화 물질 층(도 8의 104)의 상부면(도 8의 104S) 사이의 높이 차이 보다 클 수 있다.
상기 제4 큐어링 공정(115) 앞에서 상술한 상기 제2 큐어링 공정(도 5의 75)과 실질적으로 동일할 수 있고, 상기 제2 저유전체 물질 층(105)은 앞에서 상술한 상기 제1 저유전체 물질 층(도 5의 62)과 실질적으로 동일할 수 있다. 따라서, 상기 제4 큐어링 공정(115) 및 상기 제2 저유전체 물질 층(105)은 도 5에서 설명한 상기 제2 큐어링 공정(도 5의 75) 및 상기 제1 저유전체 물질 층(62)으로부터 쉽게 이해될 수 있으므로, 자세한 설명은 생략하기로 한다.
도 2 및 도 10을 참조하면, 제2 평탄화 공정으로 상기 제2 저유전체 물질 층(도 9의 105)을 평탄화하여, 평탄화된 제2 저유전체 물질 층(105a)을 형성할 수 있다.
일 예에서, 상기 제2 평탄화 공정은 화학 기계적 연마 공정일 수 있다.
상기 제2 평탄화 공정으로 상기 제2 저유전체 물질 층(도 9의 105)을 평탄화하면서, 상기 제2 패턴 구조물(도 9의 92a)도 같이 평탄화되어, 평탄화된 제2 패턴 구조물(92b)로 형성될 수 있다. 상기 제2 평탄화 공정에 의해 상기 제2 패턴 구조물(도 9의 92a)의 상기 제2 도전성 라인(78)이 노출될 수 있고, 상기 마스크 라인(도 9의 80)은 제거될 수 있다.
상기 제3 큐어링 공정(도 8의 110) 및 상기 제4 큐어링 공정(도 9의 115)을 진행하여, 상기 제2 유동성 물질 층(도 7의 103)을 단단하게 경화된 상기 제2 저유전체 물질 층(도 9의 105)으로 형성하면서 발생하는 부피 감소를 최소화할 수 있기 때문에, 상기 제2 평탄화 공정에 의해 상기 제2 적층 패턴(45b)의 측면과 상기 제2 스페이서 층(89) 사이가 박리되는 불량을 방지할 수 있다. 따라서, 반도체 소자의 불량률을 감소시킬 수 있기 때문에, 생산성을 향상시킬 수 있다.
실시 예에 따르면, 도 1 내지 도 10을 참조하여 설명한 것과 같은 반도체 소자 형성 방법에 의해 형성된 도 10과 같은 구조의 반도체 소자가 제공될 수 있다. 예를 들어, 도 10과 같은 구조의 반도체 소자는 앞에서 도 1 내지 도 10을 참조하여 설명한 방법에 의해 형성된 구성요소들을 포함할 수 있다. 따라서, 반도체 소자의 구조는 앞에서 도 1 내지 10을 참조하여 설명한 방법에 의해 형성된 구성요소들로부터 쉽게 이해될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3 : 반도체 기판 5 : 층간 절연 층
7 : 하부 도전성 라인 9 : 갭필 절연 패턴
12 : 하부 구조물 15 : 제1 하부 전극 층
18 : 셀렉터 물질 층 21, 24 : 중간 전극 층
21 : 제1 중간 전극 물질 층 24 : 제2 중간 전극 물질 층
27 : 정보 저장 물질 층 30, 33 : 상부 전극 층
30 : 제1 상부 전극 물질 층 33 : 제2 상부 전극 물질 층
36 : 제1 마스크 층 39 : 제2 마스크 층
45 : 제1 적층 패턴 48 : 제1 내측 스페이서 층
51 : 제1 외측 스페이서 층 54 : 제1 스페이서 층
57 : 제1 패턴 구조물 57o : 제1 개구부
60 : 제1 유동성 물질 층 61 : 제1 경화 물질 층
62 : 제1 저유전체 물질 층 63H : 수분
63P, 65 : 공극 70 : 제1 큐어링 공정
75 : 제2 큐어링 공정 78 : 상부 도전성 라인
80 : 상부 마스크 라인 83 : 제2 내측 스페이서 층
86 : 제2 외측 스페이서 층 89 : 제2 스페이서 층
92a : 제2 패턴 구조물 92o : 제2 개구부
103 : 제2 유동성 물질 층 104 : 제2 경화 물질 층
105 : 제2 저유전체 물질 층 106H : 수분
106P, 108 : 공극 110 : 제3 큐어링 공정
115 : 제4 큐어링 공정

Claims (20)

  1. 반도체 기판을 포함하는 하부 구조물 상에 제1 개구부를 갖는 제1 패턴 구조물을 형성하되, 상기 제1 패턴 구조물은 적층 패턴 및 적어도 상기 적층 패턴의 측면을 덮는 제1 스페이서 층을 포함하고;
    상기 제1 스페이서 층 상에서 상기 제1 개구부를 채우며 상기 제1 패턴 구조물의 상부를 덮는 제1 유동성 물질 층을 형성하되, 상기 제1 유동성 물질 층은 SiOCH 물질을 포함하고;
    제1 큐어링 공정을 진행하여, 상기 제1 유동성 물질 층을 수분(H2O)을 포함하는 제1 경화 물질 층으로 형성하되, 상기 제1 큐어링 공정을 진행하여 상기 제1 경화 물질 층을 형성하는 것은 가스 상태의 암모니아(NH3) 촉매를 상기 제1 유동성 물질 층 내에 공급하여 상기 제1 유동성 물질 층 내부에서 상기 수분(H2O)을 형성시키면서 상기 제1 유동성 물질 층을 경화시키는 것을 포함하고;
    제2 큐어링 공정을 진행하여, 상기 제1 경화 물질 층 내부의 상기 수분(H2O)을 상기 제1 경화 물질 층 외부로 증발시키면서 상기 제1 경화 물질 층을 제1 저유전체 물질 층(low-k dielectric material layer)으로 형성하고; 및
    제1 화학 기계적 연마 공정으로 상기 제1 저유전체 물질 층을 평탄화하여, 평탄화된 제1 저유전체 물질 층을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 제1 큐어링 공정은 상기 제1 유동성 물질 층 내부에서 형성된 상기 수분(H2O)이 증발되지 않는 100℃ 미만의 온도에서 진행되고,
    상기 제2 큐어링 공정은 상기 제1 경화 물질 층 내부의 상기 수분(H2O)이 상기 제1 경화 물질 층 외부로 증발하는 100℃ 이상의 온도에서 진행되는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 적층 패턴은 전극 층을 포함하고,
    상기 전극 층은 탄소 층 또는 탄소 함유 물질 층으로 형성되고,
    상기 제1 스페이서 층의 일부는 상기 전극 층의 측면과 상기 유동성 물질 층 사이에 형성되고,
    상기 전극 층의 측면과 상기 유동성 물질 층 사이에 형성되는 상기 제1 스페이서 층의 일부는 적어도 두 개의 층들을 포함하는 반도체 소자 형성 방법.
  4. 제 3 항에 있어서,
    상기 적층 패턴은 비정질의 상변화 물질 층을 더 포함하고,
    상기 제2 큐어링 공정은 상기 상변화 물질 층의 비정질 상(amorphous phase)을 유지하는 온도에서 진행되는 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 제1 큐어링 공정에 의해 상기 제1 유동성 물질 층이 상기 제1 경화 물질 층으로 형성되면서 발생하는 부피 감소율은 상기 제2 큐어링 공정에 의해 상기 제1 경화 물질 층이 상기 제1 저유전체 물질 층으로 형성되면서 발생하는 부피 감소율 보다 큰 반도체 소자 형성 방법.
  6. 제 1 항에 있어서,
    상기 제1 유동성 물질 층은 OMCTS(Octamethylcyclotetrasiloxane precusor) 전구체를 이용하고, TMOS(Tetramethyl orthosilicate) 및 TEOS (Tetraethyl orthosilicate) 중 적어도 하나를 첨가제로 이용하여 형성된 SiOCH 물질이고, 상기 제1 유동성 물질의 SiOCH 물질은 다음과 같은 화학식 1을 갖는 반도체 소자 형성 방법.
    [화학식 1]
    Figure pat00004

  7. 제 6 항에 있어서,
    상기 제1 유동성 물질 층의 상기 SiOCH 물질은 상기 제1 큐어링 공정에 의해 실록산 결합(siloxane bond)을 형성하면서 상기 제1 경화 물질 층으로 형성되고,
    상기 제1 경화 물질 층은 다음과 같은 화학식 2를 갖는 반도체 소자 형성 방법.
    [화학식 2]
    Figure pat00005

  8. 제 7 항에 있어서,
    상기 제1 경화 물질 층을 상기 제1 저유전체 물질 층으로 형성하는 것은 상기 제1 경화 물질 층의 수소(H)를 제거하여 SiOC 물질로 형성하고,
    상기 제1 저유전체 물질 층의 SiOC 물질은 다음과 같은 화학식 3을 갖는 반도체 소자 형성 방법.
    [화학식 3]
    Figure pat00006

  9. 제 1 항에 있어서,
    상기 제1 화학 기계적 연마 공정을 진행하여, 상기 제1 패턴 구조물은 평탄화된 제1 패턴 구조물로 형성하고,
    상기 평탄화된 제1 패턴 구조물 및 상기 평탄화된 제1 저유전체 물질 층 상에 차례로 적층된 상부 도전성 라인 및 상부 마스크 라인을 형성하고;
    제2 개구부를 갖는 제2 패턴 구조물을 형성하되, 상기 패턴 구조물을 형성하는 것은 상기 상부 도전성 라인 및 상기 상부 마스크 라인을 식각마스크로 이용하는 식각 공정으로 상기 평탄화된 제1 패턴 구조물 및 상기 평탄화된 제1 저유전체 물질 층을 식각하되, 상기 평탄화된 제1 패턴 구조물 및 상기 평탄화된 제1 저유전체 물질 층은 식각되어 각각 패터닝된 제1 패턴 구조물 및 제1 저유전체 물질 패턴으로 형성되고, 적어도 상기 패터닝된 제1 패턴 구조물의 측면을 덮는 제2 스페이서 층을 형성하는 것을 포함하고;
    상기 제2 개구부를 채우며 상기 제2 패턴 구조물의 상부를 덮는 제2 유동성 물질 층을 형성하되, 상기 제2 유동성 물질 층은 상기 제1 유동성 물질 층과 동일한 물질로 형성되고;
    제3 큐어링 공정을 진행하여, 상기 제2 유동성 물질 층을 수분(H2O)을 포함하는 제2 경화 물질 층으로 형성하되, 상기 제3 큐어링 공정을 진행하여 상기 제2 경화 물질 층을 형성하는 것은 가스 상태의 암모니아(NH3) 촉매를 상기 제2 유동성 물질 층 내에 공급하여 상기 제2 유동성 물질 층 내부에서 상기 수분(H2O)을 형성시키면서 상기 수분(H2O)이 상기 제2 유동성 물질 층 외부로 증발하지 않도록 상기 제2 유동성 물질 층을 경화시키는 것을 포함하고;
    제4 큐어링 공정을 진행하여, 상기 제2 경화 물질 층 내부의 상기 수분(H2O)을 상기 제2 경화 물질 층 외부로 증발시키면서 상기 제2 경화 물질 층을 제2 저유전체 물질 층(low-k dielectric material layer)으로 형성하고;
    제2 화학 기계적 연마 공정으로 상기 제2 저유전체 물질 층을 평탄화하여, 평탄화된 제2 저유전체 물질 층을 형성하는 것을 포함하는 반도체 소자 형성 방법.
  10. 제 9 항에 있어서,
    상기 하부 구조물은 상기 반도체 기판 상의 하부 절연 층, 상기 하부 절연 층 상의 하부 도전성 라인들 및 상기 하부 도전성 라인들 사이의 갭필 절연 패턴을 포함하되,
    상기 하부 도전성 라인들은 제1 방향으로 연장되고,
    상기 상부 도전성 라인은 상기 제1 방향과 수직한 제2 방향으로 연장되는 반도체 소자 형성 방법.
  11. 제 1 항에 있어서,
    상기 적층 패턴은 상기 하부 구조물 상에서 차례로 적층된 하부 전극 층, 셀렉터 물질 층, 제1 중간 전극 물질 층, 제2 중간 전극 물질 층, 정보 저장 물질 층, 제1 상부 전극 물질 층 및 제2 상부 전극 물질 층을 포함하고,
    상기 제1 스페이서 층은 상기 정보 저장 물질 층, 제1 상부 전극 물질 층 및 제2 상부 전극 물질 층의 측면들을 내측 스페이서 층, 및 상기 내측 스페이서 층의 외측면을 덮으면서 아래로 연장되어 상기 제2 중간 전극 물질 층, 상기 제1 중간 전극 물질 층, 상기 셀렉터 물질 층 및 상기 하부 전극 층의 측면들을 덮는 외측 스페이서를 포함하는 반도체 소자 형성 방법.
  12. 제 11 항에 있어서,
    상기 제2 상부 전극 물질 층은 탄소 층 또는 탄소 함유 물질 층으로 형성되고,
    상기 내측 스페이서 층은 상기 제2 상부 전극 물질 층의 측면과 직접적으로 접촉하는 반도체 소자 형성 방법.
  13. 하부 구조물 상에 개구부를 갖는 구조물을 형성하고;
    상기 개구부를 채우며 상기 구조물의 상부를 덮는 유동성 물질 층을 형성하고;
    제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 경화 물질 층으로 형성하고;
    제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 저유전체 물질 층으로 형성하고; 및
    상기 저유전체 물질 층을 평탄화하여 상기 개구부 내에 한정되는 평탄화된 저유전체 물질 층을 형성하는 포함하되,
    상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 발생하는 부피 감소율은 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서 발생하는 부피 감소율 보다 작은 반도체 소자 형성 방법.
  14. 제 13 항에 있어서,
    상기 유동성 물질 층이 상기 제1 큐어링 공정 및 상기 제2 큐어링 공정에 의해 상기 저유전체 물질 층으로 형성되면서 발생하는 부피 감소율은 2% 이하인 반도체 소자 형성 방법.
  15. 제 13 항에 있어서,
    상기 구조물은 패턴 구조물 및 적어도 상기 패턴 구조물의 측면 상의 스페이서 층을 포함하고,
    상기 패턴 구조물은 전극 층을 포함하고,
    상기 전극 층은 탄소 층 또는 탄소 함유 물질 층으로 형성되고,
    상기 스페이서 층은 상기 전극 층의 측면과 접촉하고,
    상기 저유전체 물질 층은 상기 스페이서 층의 외측면과 접촉하는 반도체 소자 형성 방법.
  16. 제 15 항에 있어서,
    상기 스페이서 층은 내측 스페이서 층 및 외측 스페이서 층을 포함하고,
    상기 내측 스페이서 층은 상기 패턴 구조물의 측면을 덮고,
    상기 외측 스페이서 층은 상기 내측 스페이서 층 및 상기 패턴 구조물의 상부면을 덮으면서 상기 개구부의 바닥으로 연장되고,
    상기 패턴 구조물의 상부에 위치하는 상기 외측 스페이서의 부분은 상기 저유전체 물질 층을 평탄화하면서 제거되는 반도체 소자 형성 방법.
  17. 하부 구조물 상에 유동성 물질 층을 형성하고;
    23℃ 이상 100℃ 미만의 온도에서 암모니아(NH3) 촉매 가스를 이용하는 제1 큐어링 공정을 진행하여, 상기 유동성 물질 층을 경화 물질 층으로 형성하고; 및
    100℃ 이상의 온도에서 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 저유전체 물질 층으로 형성하는 것을 포함하되,
    상기 유동성 물질 층은 SiOCH 물질로 형성되고,
    상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 수분(H2O)이 형성되고,
    상기 유동성 물질 층을 상기 경화 물질 층으로 형성하면서 형성된 상기 수분(H2O)은 상기 경화 물질 층 내부에 잔존하고,
    상기 제2 큐어링 공정을 진행하여, 상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서 상기 경화 물질 층 내부의 상기 수분은 증발하여 제거되고,
    상기 경화 물질 층을 상기 저유전체 물질 층으로 형성하면서, 상기 경화 물질 층 내의 수소(H)는 제거되어, 상기 저유전체 물질 층은 SiOC 물질로 형성되는 반도체 소자 형성 방법.
  18. 제 17 항에 있어서,
    상기 유동성 물질 층은 다음과 같은 화학식 1을 갖고,
    상기 경화 물질 층은 다음과 같은 화학식 2를 갖고,
    상기 저유전체 물질 층은 다음과 같은 화학식 3을 갖는 반도체 소자 형성 방법.
    [화학식 1]
    Figure pat00007


    [화학식 2]
    Figure pat00008


    [화학식 3]
    Figure pat00009

  19. 제 17 항에 있어서,
    상기 제2 큐어링 공정은 UV 공정 및 암모니아 촉매 공정 중 적어도 하나를 이용하는 것을 더 포함하되,
    상기 UV 공정은 상기 경화 물질 층의 표면에 UV(자외선)을 조사하는 것을 포함하고,
    상기 암모니아 촉매 공정은 상기 경화 물질 층의 표면으로 암모니아 촉매 가스를 공급하는 것을 포함하는 반도체 소자 형성 방법.
  20. 제 17 항에 있어서,
    상기 제1 큐어링 공정은 대기압 보다 낮은 제1 기압에서 진행하고,
    상기 제2 큐어링 공정은 대기압 보다 낮고 상기 제1 기압 보다 높은 제2 기압에서 진행하는 반도체 소자 형성 방법.
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