TWI763324B - 積體電路元件及其形成方法 - Google Patents

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楊靜茹
梁晉瑋
匡訓沖
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Abstract

提供一種積體電路元件及其形成方法，所述積體電路元 件包括界面層，所述界面層使親水性層間介電質黏結至疏水性間隙填充介電質。疏水性間隙填充介電質在設置於半導體基底上方的兩個金屬內連線層之間的元件陣列中的元件上方延伸，且填充所述元件之間的間隙，且為可流動CVD製程的產物。界面層提供層間介電質所黏附的親水性上部表面。視情況，界面層亦為可流動CVD製程的產物。或者，界面層可為氮化矽或具有親水性的另一介電質。界面層可具有晶圓接觸角(WCA)，界面層的所述晶圓接觸角在疏水性介電質的WCA與層間介電質的WCA之間。

Description

積體電路元件及其形成方法
本發明實施例是有關於一種積體電路元件及其形成方法。
積體電路元件製造行業在過去數十年內已經歷指數增長。隨著積體電路元件演進，功能密度(例如每晶片面積的積體電路元件的數目)已增大，而特徵尺寸已減小。隨著特徵尺寸減小，愈來愈難以在製造期間填充特徵之間的間隙。舉例而言，若晶片包含緊密間隔(亦即在橫向方向上彼此僅分離較小「間隙」)的「高」結構，則可稱該「間隙」具有高縱橫比。此高縱橫比間隙難以填充。諸如化學氣相沈積(chemical vapor deposition；CVD)的習知介電質生長製程往往會在間隙的頂部附近「夾止(pinch off)」，進而在間隙的下部區域中留下空隙。這些空隙可能為不良的(undersirable)，例如有可能導致結構完整性問題。已研發出可流動CVD製程以解決這些問題。可流動CVD製程在晶片表面上形成液體，所述液體流動以填充高縱橫比間隙。固化製程使液體固化以產生實質上不含空隙的間隙填充介電質。
本發明實施例提供一種積體電路元件，其包括半導體基底、金屬內連線結構、元件結構的陣列、疏水性介電質、層間介電質、親水性介電質的界面層以及頂部電極穿孔。金屬內連線結構包括位於半導體基底上方的多個金屬內連線層。元件結構的陣列設置於多個金屬內連線層中的兩個金屬內連線層之間，其中元件結構中的每一者包括頂部電極。疏水性介電質填充元件結構之間的間隙。層間介電質設置於疏水性介電質上方。親水性介電質的界面層位於層間介電質與疏水性介電質之間。頂部電極穿孔將頂部電極連接至兩個金屬內連線層中的上部金屬內連線層內的導體。其中頂部電極穿孔各自從相應的頂部電極升高，且依次穿過疏水性介電質、界面層以及層間介電質。
本發明實施例提供一種積體電路元件，其包括半導體基底、疏水性介電質、界面層以及層間介電質。半導體基底包括第一區及第二區。疏水性介電質位於半導體基底上方，其中疏水性介電質具有在第一區及第二區上方延伸的上部表面。界面層位於疏水性介電質上方，界面層具有親水性上部表面，親水性上部表面在半導體基底上方在第一區中比在第二區中具有更大的最大高度。層間介電質黏附至親水性上部表面。
本發明實施例提供一種形成積體電路元件的方法，其包括：接收包含第一區及第二區的半導體基底；藉由可流動化學氣相沈積製程在半導體基底上方形成疏水性介電質；在疏水性介電質上形成界面層，界面層具有親水性上部表面；以及在親水性上部表面上形成層間介電質；其中親水性上部表面在第一區及第二 區上方延伸；且親水性上部表面在半導體基底上方在第一區中比在第二區中具有更大的最大高度。
100:積體電路元件
101、101A:位元線
105:谷部
106:平坦區域
107:峰部
108:厚度/最大厚度
109、111:上部表面
112、123、130:穿孔
114、137:層間介電質
115:界面層
116:疏水性介電質
117:包封層
118、135、143:蝕刻停止層
120:頂部電極
121、603:資料儲存層
122:底部電極
124:字元線
128A、128B、128C、128D、128E:金屬內連線層
133:厚度/最大厚度
134:穿孔介電層
136:金屬特徵
138、139:最大高度
140:第一電壓軌
141:第二電壓軌
145:第一電晶體
147:第二區
150:半導體基底
152:第二電晶體
153:第一區
157:金屬內連線結構
159:陣列
160:記憶胞
161:間隙寬度
163:間隙
165:間隙深度
201:基底
203:水滴
205:水-固體界面
207、211:晶圓接觸角
209:水-蒸汽界面
300、400、500、600、700、800、900、1000、1100、1200、1300、1400、1500、1600:橫截面視圖
401、1401、1501:開口
403:罩幕
601:底部電極層
605:頂部電極層
615:記憶胞堆疊
701:光阻
703:硬罩幕層
1001:表面
1403、1503:抗蝕劑
1700:方法
1701、1703、1705、1709、1711、1713、1715、1717、1719、1721、1723、1725、1727、1729、1735、1737、1739、1741:動作
結合附圖閱讀以下詳細描述會最佳地理解本揭露的各態樣。應注意，根據行業中的標準慣例，各種特徵未按比例繪製。實際上，出於論述清楚起見，可任意增大或減小各種特徵的尺寸。
圖1示出根據本揭露的一些態樣的具有介電結構的積體電路(integrated circuit；IC)元件的橫截面視圖。
圖2A示出疏水性材料的晶圓接觸角。
圖2B示出親水性材料的晶圓接觸角。
圖3至圖16示出經歷根據本揭露的一些態樣的製造製程的根據本揭露的一些態樣的IC元件的一系列橫截面視圖。
圖17呈現根據本揭露的一些態樣的製造製程的流程圖。
本揭露提供用於實施本揭露的不同特徵的許多不同實施例或實例。下文描述組件及配置的特定實例以簡化本揭露。當然，這些特定實例僅為實例，且不意欲為限制性的。舉例而言，在以下描述中，在第二特徵上方或第二特徵上形成第一特徵可包含第一特徵與第二特徵直接接觸地形成的實施例，且亦可包含可在第一特徵與第二特徵之間形成額外特徵以使得第一特徵與第二特徵可不直接接觸的實施例。
本文中可使用諸如「在...之下」、「在...下方」、「下部」、 「在...上方」、「上部」以及類似者的空間相對術語，以描述如諸圖中所示出的一個部件或特徵與另一部件或特徵的關係。除諸圖中所描繪的定向以外，這些空間相對術語意欲涵蓋元件或設備在使用或操作中的不同定向。元件或設備可以其他方式定向(旋轉90度或處於其他定向)，且本文中所使用的空間相對描述詞可同樣相應地進行解譯。術語「第一」、「第二」、「第三」、「第四」以及類似者僅為通用標識符，且因而可在各種實施例中進行互換。舉例而言，部件(例如開口)在一些實施例中可稱為「第一」部件，而所述部件在其他實施例中可稱為「第二」部件。
本揭露的一些態樣是關於一種界面層，所述界面層使親水性層間介電質黏結至疏水性間隙填充介電質。在一些實施例中，疏水性間隙填充介電質為低介電常數(κ)介電質。在一些實施例中，疏水性間隙填充介電質填充元件陣列中的元件之間的間隙，且在所述元件上方延伸，所述元件陣列形成於設置在半導體基底上方的金屬內連線結構內。界面層提供層間介電質所黏附的親水性上部表面。
在一些實施例中，疏水性介電質為可流動CVD製程的產物。經觀測，諸如未經摻雜的矽酸鹽玻璃(undoped silicate glass；USG)的層間介電質並不總是良好地黏附至由可流動CVD製程形成的介電質。另一研究揭示，相對較弱的黏附力與產生具有疏水性表面(低表面能)的介電質的可流動CVD製程相關聯。此外，已發現可使薄界面層黏附至疏水性表面，而所述薄界面層自身提供親水性表面(高表面能)，層間介電質會牢固黏附至所述親水性表面。
適用於界面層的化合物呈現親水性上部表面。親水性表面為具有小於90°的晶圓接觸角(wafer contact angle；WCA)的表面。在一些實施例中，親水性上部表面具有50°或小於50°的WCA。在一些實施例中，親水性上部表面具有10°或小於10°的WCA。具有較低WCA的界面層與層間介電質的較佳黏附力相關聯。
在一些實施例中，界面層包含氮化矽(Si3N4)或類似者。已發現氮化矽有效地使USG層間介電質黏附至其下方的碳氧化矽(SiOC)層，所述碳氧化矽層由可流動CVD製程產生且具有疏水性上部表面。在一些實施例中，界面層包含富氧(oxygen-rich)碳氧化矽。可使用用以形成間隙填充疏水性介電質的相同工具藉由可流動CVD製程來形成富氧碳氧化矽。可適用於界面層的額外化合物包含氮氧化矽(SiON)、藉由正矽酸四乙酯(tetraethyl orthosilicate；TEOS)的化學氣相沈積產生的二氧化矽、富矽氧化物(silicon rich oxide；SRO)以及類似者。所有這些材料可提供具有10°或小於10°的WCA的表面。
可藉由將水滴施加至形成於晶圓上的材料層來測量所述材料的WCA。由水-蒸汽(water-vapor)界面與水-固體界面在其相交點處形成的角為晶圓接觸角。WCA在很大程度上由固體材料的組成來確定。WCA亦可受表面粗糙度以及由沈積製程或由沈積後處理在表面上留下的官能基影響。舉例而言，雖然在化學氣相沈積(CVD)製程中由TEOS產生的二氧化矽具有親水性，但所述二氧化矽的親水性可能低於由氫化矽(SiH4)或在不同處理條件下產生的二氧化矽。
在一些實施例中，界面層的WCA介於疏水性介電質的WCA與層間介電質的WCA之間的中間處。舉例而言，USG層間介電質可具有約4°的WCA，而界面層可具有在約5°至10°的範圍內的WCA。具有大於層間介電質的WCA的界面層可提供對疏水性介電質的較佳黏附力。
在一些實施例中，界面層具有在50埃至600埃的範圍內的厚度。在一些實施例中，界面層具有在100埃至500埃的範圍內的厚度。在一些實施例中，界面層具有在200埃至400埃的範圍內的厚度。若界面層過薄，則可能無法有效地使層間介電質黏附至疏水性介電質。若界面層過厚，則其可能影響用以形成穿過層間介電質及疏水性介電質的穿孔的蝕刻製程。
本揭露的一些態樣是關於一種積體電路元件，所述積體電路元件包含位於半導體基底上方的金屬內連線結構。金屬內連線結構包含多個金屬內連線層。元件結構陣列設置於金屬內連線層中的兩者之間。元件結構中的每一者包含頂部電極。疏水性介電質填充元件結構之間的間隙，且在元件結構上方延伸。層間介電質設置於疏水性介電質上方。層間介電質黏附至定位於層間介電質與疏水性介電質之間的親水性介電質的界面層。穿孔將頂部電極連接至兩個金屬內連線層的上部內的導體。穿孔中的每一者自相應頂部電極升高，且依次穿過疏水性介電質、界面層以及層間介電質。界面層不同於對準至頂部電極的任何蝕刻層或類似者。
在一些實施例中，穿孔亦穿過位於頂部電極與疏水性介電質之間的蝕刻停止層。在一些實施例中，蝕刻停止層具有與界面層的組成相同或類似的組成。在一些實施例中，蝕刻停止層為 氮化矽(Si3N4)。在一些實施例中，界面層比蝕刻停止層更薄。使界面層比蝕刻停止層更薄有助於形成穿孔。
在一些實施例中，元件結構為記憶胞。在一些實施例中，元件結構為電容器。在一些實施例中，元件結構由充當蝕刻停止層的包封層覆蓋。在一些實施例中，包封層具有可藉由原子層沈積(atomic layer deposition；ALD)達成的均一厚度的類型。間隙可為元件結構之間的高縱橫比間隙。在一些實施例中，間隙具有10：1或大於10：1的縱橫比(最大深度比最小寬度)。在一些實施例中，間隙具有15：1或大於15：1的縱橫比(最大深度比最小寬度)。在一些實施例中，間隙具有20：1或大於20：1的縱橫比(最大深度比最小寬度)。
施加有疏水性介電質的半導體基底可包含存在元件結構陣列的第一區及不存在此陣列的第二區。當經由可流動CVD製程形成疏水性介電質時，以足以填充第一區中的元件結構之間的間隙的體積施加液體。亦將液體施加至第二區，但通常不以使得第二區中的表面升高至元件結構的高度的體積施加液體。可使用加熱、氧氣、紫外光(ultraviolet light；UV)、其組合或藉由某一其他方法使液體固化以形成疏水性介電質。
在一些實施例中，所得疏水性介電質具有上部表面，所述上部表面具有在第一區中比在第二區中更大的最大高度。因液體被吸引至其所塗佈的表面，因此在一些實施例中，上部表面形成為在第一區中具有丘部(hill)及谷部(valley)。丘部上升且對應於陣列中的個別元件結構。在一些實施例中，在個別元件結構上方的丘部為凸狀的。谷部位於元件結構之間，且具有沿陣列部 件之間的對角線(diagonal)的低點(low point)。
界面層可實質上符合疏水性介電質的上部表面。因此，在一些實施例中，界面層的上部表面在第一區中比在第二區中具有更大的最大高度，且在一些實施例中，界面層的上部表面在第一區中形成丘部及谷部。這些峰部(peak)、丘部以及谷部對應於疏水性介電質中的峰部、丘部以及谷部。
本教示的一些態樣是關於一種方法，其包含接收半導體基底，以及藉由可流動化學氣相沈積製程形成疏水性介電質，以填充形成於半導體基底上方的結構之間的間隙。疏水性介電質在半導體基底的具有不同表面構形(topography)的第一區及第二區上方延伸。界面層在疏水性介電質上方形成且黏附至疏水性介電質，所述界面層具有親水性上部表面。界面層具有在第一區及第二區上方延伸的上部表面，所述上部表面在半導體基底上方在第一區中比在第二區中具有更大的最大高度。層間介電質在親水性上部表面上方形成且黏附至親水性上部表面。
在一些實施例中，第一區為其中佈置有多個元件且在多個元件中的一者上方達到最大高度的區域。第二區可不含類似元件。在一些實施例中，第一區為在元件配置中的一個元件上方的區，且第二區為在元件配置中的元件之間的區。在一些實施例中，方法更包含藉由化學機械研磨(chemical mechanical polishing；CMP)來使層間介電質平坦化。
在一些實施例中，疏水性介電質在陣列中的元件上方及元件之間延伸。在一些實施例中，所述方法更包含蝕刻形成延伸穿過層間介電質、界面層以及疏水性介電質的開口，以及用導電 材料填充開口以形成與陣列中的元件的頂部電極接觸的穿孔。在一些實施例中，開口延伸穿過位於疏水性介電質下面的蝕刻停止層。在一些實施例中，蝕刻停止層具有對應於頂部電極的佔據面積(footprint)。在一些實施例中，蝕刻停止層為在頂部電極上方延伸且向下延伸至元件的側邊的包封層。在一些實施例中，蝕刻停止層可為氮化矽(Si3N4)或類似者。
在一些實施例中，界面層藉由第二可流動化學氣相沈積製程形成。在一些實施例中，半導體基底為晶圓的部分，且在不移除晶圓的情況下在一個工具中在半導體基底上方形成疏水性介電質及界面層兩者。在一些實施例中，疏水性介電質為可藉由可流動CVD製程形成的低κ介電質。在一些實施例中，疏水性介電質為SiOC或類似者。在一些實施例中，界面層為富氧SiOC或類似者。
圖1示出積體電路元件100的橫截面視圖，積體電路元件100包含位於半導體基底150上方的金屬內連線結構157。金屬內連線結構157包含金屬內連線層128A至金屬內連線層128E，且可包含未繪示的額外層。金屬內連線層128A至金屬內連線層128E中的每一者包含金屬特徵136，所述金屬特徵136可為電線或穿孔。穿孔130連接內連線層128A至內連線層128E中相鄰內連線層的金屬特徵136。
記憶胞160的陣列159位於金屬內連線層128D(第四金屬內連線層)與金屬內連線層128E(第五金屬內連線層)之間，但可位於金屬內連線結構157中的別處。記憶胞160中的每一者包含藉由資料儲存層121分離的底部電極122及頂部電極120。蝕 刻停止層118(其亦可為硬罩幕層)可設置於頂部電極120上方，且可具有與頂部電極120的邊緣對準的邊緣。包封層117(其亦可為蝕刻停止層)在記憶胞160上方及周圍延伸。
穿孔112連接頂部電極120與金屬內連線層128E中的導電特徵。導電特徵可為位元線101。穿孔112自頂部電極120升高依次穿過蝕刻停止層118、包封層117、疏水性介電質116、界面層115以及層間介電質114。
疏水性介電質116填充相鄰記憶胞160之間的間隙163。這些間隙可具有高縱橫比。縱橫比為在深度165的中點處測量的間隙深度165與間隙寬度161的比率。若間隙165在頂部與底部之間的點處具有最小寬度，則寬度161可在所述最小值處進行測量。雖然歸因於特徵的縮放而並不自圖式顯而易見，但間隙163可具有20：1或大於20：1的縱橫比。
為確保完全的間隙填充，以超過填充間隙163所需要的最少量的量來施加疏水性介電質116，藉此疏水性介電質116在記憶胞160的頂部上具有自記憶胞160的頂部表面至疏水性介電質116的對應頂部表面所測量的厚度108。在一些實施例中，厚度108在200埃至2000埃的範圍內。在一些實施例中，厚度108在500埃至1000埃的範圍內。在一些實施例中，厚度108小於間隙163的深度165。在一些實施例中，厚度108為間隙163的深度165的一半或小於一半。在一些實施例中，厚度108是疏水性介電質116在記憶胞160的頂部上的最大的厚度，且也可被稱為最大厚度108。
疏水性介電質116的上部表面111在半導體基底的第一 區153中具有在半導體基底150上方的最大高度139，其中記憶胞160的陣列159位於第一區153中。上部表面111在半導體基底150的第二區147中具有在半導體基底150上方的較小最大高度138，所述第二區147缺少位於金屬內連線層128D與金屬內連線層128E之間的陣列159或任何類似特徵。上部表面111隨著其自第二區147延伸至第一區153中而升高以在記憶胞160上方隆起。
在一些實施例中，間隙163的深度165在500埃至5000埃的範圍內。在一些實施例中，深度165在700埃至4000埃的範圍內。可以小於將足以將第二區147填充至記憶胞160的高度的量施加疏水性介電質116，記憶胞160的高度與深度165幾乎相同。在一些實施例中，疏水性介電質116在第二區147中具有厚度133。在一些實施例中，厚度133是疏水性介電質116在第二區147中的最大的厚度，且也可被稱為最大厚度133。在一些實施例中，疏水性介電質116在第二區147中的最大厚度133小於深度165。在一些實施例中，最大厚度133為深度165的一半或小於一半。在一些實施例中，厚度133在300埃至3000埃的範圍內。在一些實施例中，厚度133在400埃至2000埃的範圍內。在一些實施例中，厚度133在500埃至1000埃的範圍內。
疏水性介電質116的前驅物可被拉入(drawn into)至間隙163中。因此，在一些實施例中，疏水性介電質116在記憶胞160的頂部上的最大厚度108小於疏水性介電質116在第二區147中的最大厚度133。在一些實施例中，厚度108為厚度133的四分之三或小於四分之三。在一些實施例中，厚度108為厚度133的二分之一或小於二分之一。
除第一區153與第二區147之間的高度發生變化以外，疏水性介電質116的上部表面111在第一區153內變化。高度可在位於間隙163上方的谷部105與中心位於記憶胞160上方的峰部107之間變化。在一些實施例中，谷部105包含在其底部處的平坦區域106。
疏水性介電質116可為例如疏水性碳化矽(SiC)、碳氮化矽(SiCN)、碳氧化矽(SiOC)、碳氮氧化矽(SiOCN)或類似者。矽、氧、碳以及氮可以變化的量存在，其限制條件為上部表面111具有疏水性。在一些實施例中，疏水性介電質116為低κ介電質。在一些實施例中，疏水性介電質116為SiOC或類似者。在一些實施例中，疏水性介電質116為可流動化學氣相沈積(flowable chemical vapor deposition；FCVD)製程的產物。
如圖2A中所示出，疏水性介電質116具有90°或大於90°的晶圓接觸角(WCA)207。圖2A示出基底201上的水滴203，在所述基底201上已形成有與疏水性介電質116具有相同材料的層。WCA 207為由水-固體界面205與水-蒸汽界面209形成的角。在一些實施例中，疏水性介電質116具有在90°至120°的範圍內的WCA 207。在一些實施例中，疏水性介電質116具有在95°至110°的範圍內的WCA 207。在一些實施例中，WCA 207為約100°至約105°。
再次參考圖1，界面層115設置於疏水性介電質116的表面111上。界面層115可在疏水性介電質116上方具有實質上均一的厚度。在一些實施例中，界面層115比疏水性介電質116在第二區147中的厚度133更薄。在一些實施例中，界面層115的 厚度為厚度133的一半或小於一半。在一些實施例中，界面層115的厚度為厚度133的四分之一或小於四分之一。在一些實施例中，界面層115具有在50埃至1000埃的範圍內的厚度。在一些實施例中，界面層115具有在100埃至700埃的範圍內的厚度。在一些實施例中，界面層115具有在200埃至500埃的範圍內的厚度。
在一些實施例中，界面層115的上部表面109具有高區域及低區域，所述高區域及低區域對應於疏水性介電質116的高區域及低區域。如同疏水性介電質116的上部表面111，界面層115的上部表面109在第一區153中比在第二區147中具有在半導體基底150上方的更大的最大高度。在一些實施例中，上部表面109在第一區153中具有變化高度。在一些實施例中，上部表面109具有位於間隙163上方的谷部105及中心位於記憶胞160上方的峰部107。
界面層115可包含使層間介電質114黏結至疏水性介電質116的一個介電層或介電層堆疊。界面層115的下部表面接觸且黏附至疏水性介電質116。界面層115的上部表面109黏附至層間介電質114。如圖2B中所示，上部表面109具有親水性。若將界面層115施加至基底201，則水滴203形成小於90°的WCA 211。在一些實施例中，WCA 211為50°或小於50°。在一些實施例中，WCA 211為10°或小於10°。在一些實施例中，WCA 211為約5°。
界面層115黏附至表面111，而其自身提供具有親水性的上部表面109。在一些實施例中，界面層115為或包括氮化矽(Si3N4)、包含矽及氮的另一介電質或類似者。氮化矽良好地黏附至疏水性SiOC，且可具有5°或小於5°的WCA。在一些實施例中， 界面層115為或包括相比於疏水性SiOC較富氧的碳氧化矽(SiOC)。富氧SiOC可具有10°或小於10°的WCA。在一些實施例中，界面層115為或包括氮氧化矽(SiON)或類似者。在一些實施例中，界面層115為或包括富矽氧化物(SRO)或類似者。SRO可具有6°或小於6°的WCA。在一些實施例中，界面層115為或包括在密度或其他特性方面不同於層間介電質114的二氧化矽(SiO2)層。二氧化矽層可具有在5°至7°範圍內的WCA。
層間介電質114黏附至上部表面109，且填充上部表面109與位於上方的金屬內連線層(諸如金屬內連線層128E)之間的空間。在一些實施例中，層間介電質114延伸至上覆金屬內連線層128E的介電基質中且形成所述介電基質。在一些實施例中，層間介電質114具有平坦上部表面。在一些實施例中，層間介電質114具有在第二區147中比在第一區153中更大的厚度。
相較於疏水性介電質116或界面層115，層間介電質114可顯著更厚。在一些實施例中，層間介電質114的厚度為疏水性介電質116在第二區147中的厚度133的兩倍或大於兩倍。在一些實施例中，層間介電質114的厚度為厚度133的四倍或大於四倍。在一些實施例中，層間介電質114在第二區147中具有1000埃或大於1000埃的厚度。在一些實施例中，層間介電質114在第二區147中具有2000埃或大於2000埃的厚度。在一些實施例中，層間介電質114在第二區147中具有4000埃或大於4000埃的厚度。
層間介電質114為親水性介電質。在一些實施例中，層間介電質114具有比界面層115更小的WCA。在一些實施例中， 層間介電質114可具有1°至10°的WCA。在一些實施例中，層間介電質114為未經摻雜的矽酸鹽玻璃(undoped silicate glass；USG)，其具有約4°的WCA。層間介電質114可為除未經摻雜的矽酸鹽玻璃之外的親水性介電質，然而，許多低κ介電質經設計為疏水性的。在一些實施例中，層間介電質114具有比界面層115更低的WCA。
半導體基底150可為例如塊狀半導體基底(例如塊狀矽基底)、絕緣體上矽(silicon-on-insulator；SOI)基底或類似者。半導體可為或包括矽(Si)；鍺(Go)；矽鍺(SiGe)；氧化物半導體，諸如氧化銦鎵鋅(indium gallium zinc oxide；IGZO)；第III-V族材料，諸如砷化銦鎵(InGaAS)或類似者。金屬內連線結構157的金屬特徵136、位元線101、穿孔130以及穿孔112可為或包括諸如鋁、銅、鎢或類似者的金屬。設置於金屬內連線層128A-128E上方的蝕刻停止層143可為或包括諸如氮化矽(Si3N4)、碳化矽(SiC)、氮氧化矽(SiON)、碳氧化矽(SiOC)或類似者的介電質。層間介電質137可為與層間介電質114相同的介電質或某一其他介電質。
記憶胞160可為導電橋式隨機存取記憶體(conductive bridging random access memory；CBRAM)胞元、相變隨機存取記憶體(phase change random access memory；PcRAM)胞元、電阻式隨機存取記憶體(resistive random-access memory；ReRAM)胞元、氧置換記憶體(oxygen displacement memory；OxRAM)胞元、磁阻式隨機存取記憶體(magnetoresistive random access memory；MRAM)胞元、鐵電式隨機存取記憶體(ferroelectric random access memory；FRAM)胞元、相變記憶體(phase-change memory；PCM)胞元、碳奈米管隨機存取記憶體(nanotube random access memory；NRAM)胞元、類似者，或包含頂部電極120、資料儲存層121以及底部電極122的任何其他類型的記憶胞。
頂部電極120及底部電極122中的每一者可包含一種導電材料的一個層或各種導電材料的多個層。適用於頂部電極120或底部電極122的導電材料可包含例如以下中的一或多者：鈦(Ti)、鉭(Ta)、鎢(W)、氮化鈦(TiN)、氮化鉭(TaN)、鈷(Co)、銅(Cu)以及類似者。
資料儲存層121亦可為各種材料的一個層或多個層。一或多種材料的屬性視記憶體類型而定。資料儲存層121可包含以可逆方式形成導電橋鍵的非晶形氧化物層，且可更包含自非晶形氧化物層交替地供給及接收離子的活性金屬層。資料儲存層121可包含由絕緣層分離的兩個鐵磁性層，以形成金屬穿隧接面。資料儲存層121可為可以可逆方式經歷相變以改變電阻的硫族化物玻璃或其他材料。視記憶體類型而定，資料儲存層121可具有其他結構或組成。陣列159可為電容器的陣列，而非為記憶胞160的陣列。
記憶胞160可具有任何合適的耦接及控制結構。在此實例中，藉由字元線124及位元線101來存取(access)陣列159中的記憶胞160。出於說明的目的，將位元線101A繪示為在圖1的平面中延伸，但通常字元線124與位元線101為正交的。在此實例中，每一位元線101經由第一電晶體145選擇性耦接至第一電壓軌140，且每一字元線124經由第二電晶體152耦接至第二電壓 軌141。更一般而言，任何合適類型的存取選擇器設備可用於記憶胞160。
圖3至圖16提供一系列橫截面視圖300至1600，其示出在根據本揭露的製程的各種製造階段處的根據本揭露的積體電路元件。雖然相對於一系列動作來描述圖3至圖16，但將瞭解，動作的次序可在一些情況下經更改，且此系列動作可適用於除所示出結構之外的結構。在一些實施例中，可完全或部分地省略這些動作中的一些。此外，將瞭解，繪示於圖3至圖16中的結構不限於製造方法，而是可單獨作為與所述方法分開的結構。
如圖3的橫截面視圖300所示，製程可開始於在已形成於半導體基底150或某一其他基底上方的金屬內連線層128D或某一其他金屬內連線層上方沈積蝕刻停止層135及穿孔介電層134。金屬內連線層128D可已藉由任何合適的製程形成。合適製程的實例包含金屬鑲嵌及雙金屬鑲嵌製程。蝕刻停止層135可為例如碳化矽(SiC)、氮化矽(Si3N4)或類似者。穿孔介電層134可包含介電材料的一或多個層，所述介電材料諸如富矽氧化物(SRO)、二氧化矽(SiO2)、氮化矽(Si3N4)、氮氧化矽(SiON)、碳氧化矽(SiOC)或類似者。蝕刻停止層135及穿孔介電層134可藉由任何合適的製程或諸如原子層沈積(ALD)、化學氣相沈積(CVD)或類似製程的製程的組合形成。如本文中所使用，電漿增強ALD為ALD的一種類型，且電漿增強CVD為CVD的一種類型。
如圖4的橫截面視圖400所示，可在穿孔介電層134上方形成罩幕403，罩幕403用於形成穿過穿孔介電層134及蝕刻停 止層135的開口401。開口401可定位於字元線124或金屬內連線層128D的其他金屬特徵上方。罩幕403可為使用光微影圖案化的光阻罩幕。開口401可使用一或多個任何合適的蝕刻製程形成。合適的蝕刻製程可為乾式蝕刻製程，諸如電漿蝕刻。
如圖5的橫截面視圖500所示，可剝離罩幕403，隨後沈積或生長導電材料，所述導電材料填充開口401且在平坦化之後提供穿孔123。導電材料可藉由任何合適的製程進行沈積，所述製程例如是物理氣相沈積(physical vapor deposition；PVD)、電鍍、無電式鍍覆或類似製程。平坦化製程可為化學機械研磨(CMP)或任何其他合適的平坦化製程。
如圖6的橫截面視圖600所示，可在圖5的橫截面視圖500所示結構的表面上方形成記憶胞堆疊615。記憶胞堆疊615包含底部電極層601、資料儲存層603以及頂部電極層605。這些層中的每一者可包含一或多個子層。每一層或子層可藉由任何合適的製程或製程的組合形成。視組成而定，合適的製程可為例如物理氣相沈積(PVD)、原子層沈積(ALD)、化學氣相沈積(CVD)、其變體或類似製程。
如圖7的橫截面視圖700所示，可在記憶胞堆疊615上方形成及圖案化硬罩幕層703及光阻701。硬罩幕層703及光阻701可用以對記憶胞堆疊615進行圖案化以形成如圖8的橫截面視圖800所示的記憶胞160。硬罩幕層703為視情況選用的。圖案化自頂部電極層605形成頂部電極120，自資料儲存層603形成資料儲存層121，且自底部電極層601形成底部電極122。圖案化可使用任何合適的蝕刻製程或蝕刻製程的組合，例如乾式蝕刻製程， 諸如電漿蝕刻或類似製程。
圖案化可自硬罩幕層703形成蝕刻停止層118，或可在圖案化記憶胞160期間或之後完全移除硬罩幕層703。記憶胞160形成第一區153中的陣列159(參見圖1)。可自第二區147完全移除記憶胞堆疊615。圖案化在記憶胞160之間留下較窄間隙163。
如圖9的橫截面視圖900所示，可形成包封層117以覆蓋記憶胞160的頂部及側邊。記憶胞160的側邊可被藉由非等向性蝕刻所形成類型的側壁間隔物保護。然而，在一些實施例中，記憶胞160的側邊僅受包封層117保護，所述包封層117藉由保形(conformal)沈積製程形成以避免使已較窄的間隙163過度變窄。可使化學氣相沈積(CVD)或物理氣相沈積(PVD)為保形的。在一些實施例中，包封層117藉由諸如原子層沈積(ALD)或類似製程的高度保形沈積製程形成。在一些實施例中，包封層117具有在40埃至400埃的範圍內的厚度。在一些實施例中，包封層117具有在70埃至300埃的範圍內的厚度。在一些實施例中，包封層117具有在100埃至200埃的範圍內的厚度。在一些實施例中，包封層117具有與蝕刻停止層118相同的組成。
如圖10的橫截面視圖1000所示，藉由可流動CVD製程在包封層117上方形成疏水性介電質116。可流動CVD製程開始於沈積低黏度膜。在一些實施例中，在表面1001上形成低黏度膜，所述低黏度膜形成自試劑，所述試劑包含在沈積於表面1001上之前在氣相中經歷聚合反應的一些試劑。在一些實施例中，所述試劑包含一或多種有機矽化合物及一或多個氧源，所述有機矽化合物與所述氧源反應以形成填充間隙163的可流動氧化物。在可流 動氧化物已填充間隙163之後，可流動氧化物經歷固化製程，所述固化製程促使可流動氧化物進一步聚合、交聯且固化以形成疏水性介電質116。
有機矽化合物的實例包含矽氧烷、矽氮氧烷(silazoxane)、鹵代矽氧烷、胺基矽烷、二矽烷、環矽烷、有機環矽烷以及類似者。矽氧烷的實例包含三乙氧基矽氧烷、四甲氧基矽氧烷(正矽酸四甲酯，TMOS)、三甲氧基矽氧烷、六甲氧基二矽氧烷、八甲氧基三矽氧烷、八甲基環四矽氧烷(octamethylcyclotetrasiloxane；OMCTS)、八甲氧基十二矽氧烷以及類似者。矽氮氧烷的實例包含六甲氧基二矽氮氧烷、甲基六甲氧基二矽氮氧烷、氯六甲氧基二矽氮氧烷、六乙氧基二矽氮氧烷、九甲氧基三矽氮氧烷、六甲氧基環矽氮氧烷以及類似者。鹵代矽氧烷的實例包含四氯矽烷、二氯二乙氧基矽氧烷、氯三乙氧基矽氧烷、六氯二矽氧烷、八氯三矽氧烷以及類似者。胺基矽烷的實例包含三矽烷胺、六甲基二矽氮烷、雜氮矽、肆(二甲胺基)矽烷、雙(二乙胺基)矽烷、三(二甲基-胺基)氯矽烷、甲基雜氮矽以及類似者。二矽烷的實例包含烷氧基二矽烷、烷氧基-烷基二矽烷、烷氧基-乙醯氧基二矽烷以及類似者。環矽烷的實例包含四矽烷、五矽烷、六矽烷、七矽烷、八矽烷以及類似者。有機環矽烷的實例包含環四矽烷、環五矽烷、環六矽烷、環七矽烷、環八矽烷以及類似者。
氧源可為例如氧氣(O2)；具氧(O3)；氮氧化合物，諸如一氧化氮(NO)、二氧化氮(NO2)、氧化亞氮(N2O)或類似者；氫氧化合物，諸如水(H2O)、過氧化氫(H2O2)或類似者； 或碳氧化合物，諸如一氧化碳(CO)、二氧化碳(CO2)或類似者。氣態試劑可與一或多種載氣混合，所述載氣諸如氦氣(He)、氖氣(Ne)、氬氣(Ar)、氫氣(H2)以及類似者。在一些實施例中，試劑包含氮源，諸如氨氣(NH3)或類似者。可使用熱源、紫外線源、射頻(radio frequency；RF)電源、直流(direct current；DC)電源、微波電源或類似者將試劑中的一或多者離子化或製備以產生自由基。反應溫度通常在-10℃與150℃之間，且腔室壓力通常在0.5托至10托的範圍內。
在一些實施例中，固化包含暴露於紫外(UV)光。可替代地或額外地，固化可包含以下中的一或多者：加熱、暴露於氧源、電子束、酸、鹼或類似者。在一些實施例中，固化包含當半導體基底150處於在約100℃至約500℃的範圍內的溫度下時暴露於UV光。在一些實施例中，固化包含當半導體基底150處於在約250℃至約400℃的範圍內的溫度下時暴露於UV光。在一些實施例中，固化包含「縮合」反應，其中矽烷醇基(Si-OH)反應以形成Si-O-Si鍵，同時釋放水(H2O)。在一些實施例中，可流動氧化物膜的形成及可流動氧化物膜的固化在包含腔室的CVD系統中進行。在一些實施例中，CVD系統包含遠端電漿源(remote plasma source；RPS)。
如圖11的橫截面視圖1100所示，在疏水性介電質116上方形成界面層115。在一些實施例中，界面層115藉由保形沈積製程形成。在一些實施例中，界面層115藉由CVD形成。在一些實施例中，界面層115在與用以形成疏水性介電質116的CVD系統相同的CVD系統中形成。在一些實施例中，界面層115包含二 氧化矽(SiO2)、富矽氧化物(SRO)、氮化矽(Si3N4)或類似者。可藉由CVD使用矽烷(SiH4)或正矽酸四乙酯(TEOS)、氧源及/或氮源(諸如氨氣(NH3))或類似者來形成SiO2或SRO膜。在一些實施例中，CVD製程為電漿增強化學氣相沈積(plasma enhanced chemical vapor deposition；PECVD)製程。
在一些實施例中，形成界面層115包含形成可流動氧化物膜。由可流動氧化物膜形成的界面層115可為富氧的碳氧化矽(SiOC)、氮氧化矽(SiON)或類似者。增加氧含量增加了親水性。可藉由使可流動氧化物膜在使用UV光的固化製程期間暴露於氧源而增加氧含量。可將氧源製備為電漿。
如圖12的橫截面視圖1200所示，在界面層115上方形成層間介電質114。層間介電質114可藉由CVD或類似製程或任何其他合適的製程形成。在一些實施例中，層間介電質114為由矽烷(SiH4)形成的未經摻雜的矽酸鹽玻璃(USG)。在一些實施例中，層間介電質114為由正矽酸四乙酯(TEOS)形成的未經摻雜的矽酸鹽玻璃(USG)。若層間介電質114及界面層115兩者皆形成自TEOS，則兩者在不同製程條件下形成。在一些實施例中，差異導致相較於層間介電質114以更低的速率沈積界面層115。
如圖13的橫截面視圖1300所示，可將層間介電質114平坦化。平坦化製程可為化學機械研磨(CVD)。在一些實施例中，界面層115防止在層間介電質114形成於疏水性介電質116正上方的情況下將在CVD製程期間出現的分層。
如圖14的橫截面視圖1400所示，可在層間介電質114上方形成抗蝕劑(resist)1403，且抗蝕劑(resist)1403用作蝕刻 層間介電質114以在層間介電質114中形成開口1401的罩幕。如圖15的橫截面視圖1500所示，在剝離抗蝕劑1403之後，可在層間介電質114上方形成抗蝕劑1503，且抗蝕劑1503用作蝕刻形成位於層間介電質114中的開口1401之下的開口1501的罩幕。
如圖16的橫截面視圖1600所示，抗蝕劑1503可被剝離、沈積或生長金屬以填充開口1401及開口1501，且使用平坦化以移除位於開口1401及開口1501外部的任何金屬。填充開口1501的金屬提供穿孔112及穿孔130。填充開口1401的金屬提供位元線101。在此實例中，層間介電質114延伸至金屬內連線層128E的頂部。在一些實施例中，蝕刻停止層形成在金屬內連線層128E的底部處，且層間介電質114僅延伸至所述蝕刻停止層。
圖17提供形成積體電路元件的方法1700的一些實施例的流程圖，所述積體電路元件具有位於疏水性介電質與層間介電層之間的界面層。雖然下文將方法1700示出且描述為一系列動作或事件，但將瞭解，不應以限制性意義來解譯此類動作或事件的所示出排序。舉例而言，除本文中所示出及/或描述的動作或事件之外，一些動作可與其他動作或事件以不同次序及/或同時發生。另外，實施本文中的描述的一或多個態樣或實施例並不需要所有所示出的動作。此外，本文中所描繪的動作中的一或多者可在一或多個單獨動作及/或階段中進行。
動作1701為前段製程(front-end-of-line；FEOL)處理。在此處理之後，半導體基底150可呈晶圓的形式。FEOL製程可包含在半導體基底150中及/或半導體基底150上形成各種元件，諸如二極體、電晶體以及電容器。自FEOL製程接收到的晶圓將經 歷後段製程(back-end-of-line；BEOL)處理。
動作1703為BEOL製程，且可包含形成若干金屬內連線層128。這些金屬內連線層128可包含第一金屬內連線層128A至第四金屬內連線層128D，或更多或更少數目的金屬內連線層。
如圖3的橫截面視圖300所示，動作1705為沈積蝕刻停止層135及穿孔介電層134。如圖4的橫截面視圖400所示，動作1709為蝕刻形成穿過蝕刻停止層135及穿孔介電層134的開口401。如圖5的橫截面視圖500所示，動作1711為用金屬填充開口401，且動作1713為平坦化以形成穿孔123。
如圖6的橫截面視圖600所示，動作1715為沈積記憶胞堆疊615。記憶胞堆疊615可包含底部電極層601、資料儲存層603以及頂部電極層605。或者，記憶胞堆疊615可為電容器單元堆疊，或將用以形成藉由窄間隙分離的緊密間隔特徵的任何一或多個層。
動作1717為形成用於從記憶胞堆疊615定義記憶胞160的罩幕。如由圖7的橫截面視圖700所示，此可包含在記憶胞堆疊615上方形成硬罩幕層703，以及在硬罩幕層703上方形成光阻701以圖案化硬罩幕層703。圖案化硬罩幕層703形成蝕刻停止層118(參見圖8)。
如圖8的橫截面視圖800所示，動作1719為藉由罩幕蝕刻以從記憶胞堆疊615定義記憶胞160，所述罩幕包含蝕刻停止層118。
如圖9的橫截面視圖900所示，動作1721為在記憶胞160上方形成包封層117。包封層117可藉由高度保形沈積製程形成以 避免間隙163的頂部過度變窄或夾止。
動作1723為形成疏水性介電質116。如圖10的橫截面視圖1000所示，疏水性介電質116填充間隙163，且在記憶胞160上方延伸，但可具有不均勻的上部表面111。疏水性介電質116可藉由FCVD製程形成。動作1723可包含固化疏水性介電質116。
如圖11的橫截面視圖1100所示，動作1725為在疏水性介電質116上方形成界面層115。形成界面層115可包含FCVD製程，在此情況下，界面層115可在進行下一步驟之前進行固化。
如圖12的橫截面視圖1200所示，動作1727為在界面層115上方形成層間介電質114。如圖13的橫截面視圖1300所示，動作1729為CMP製程，所述CMP製程將層間介電質114平坦化。界面層115使層間介電質114黏結至疏水性介電質116，從而防止在CMP製程期間分層。
動作1735至動作1739表示可藉以形成穿孔112、穿孔130以及位元線101的雙金屬鑲嵌製程。或者，可使用兩次單金屬鑲嵌製程或另一類型的雙金屬鑲嵌製程。在一些雙金屬鑲嵌製程中，在將設置位元線101的高度的正下方處形成蝕刻停止層。藉由那些製程，動作1727的CMP將層間介電質114的高度限於恰好在蝕刻停止層下方，接近於穿孔112及穿孔130的頂部處。在其他雙金屬鑲嵌製程中，層間介電質114升高穿過將形成位元線101的位準。
動作1735為形成穿過層間介電質114的開口。這些開口可為如由圖14的橫截面視圖1400所示的開口1401及/或如由圖15的橫截面視圖1500所示的開口1501。當蝕刻形成開口1501時， 包封層117可執行與蝕刻停止層相同的功能，且因而被視為蝕刻停止層。
動作1737為沈積或生長金屬以填充那些開口。動作1739為CMP製程，藉由所述CMP製程移除過量金屬以提供如圖16的橫截面視圖1600所示的結構。界面層115亦防止層間介電質114在此CMP製程期間分層。
動作1741為BEOL製程的完成。此可包含在諸圖中所示出的金屬內連線層上方形成額外金屬內連線層。可在金屬內連線結構157上方形成鈍化層，且可將晶圓切割為大量晶粒以提供多個積體電路元件。
本教示的一些態樣提供一種積體電路元件，所述積體電路元件包含半導體基底、位於半導體基底上方的金屬內連線結構以及設置於金屬內連線結構的兩個金屬內連線層之間的元件結構陣列。元件結構中的每一者具有頂部電極。疏水性介電質填充元件結構之間的間隙，且在元件上方延伸。層間介電質在疏水性介電質上方，且界面層設置於層間介電質與疏水性介電質之間。頂部電極穿孔將頂部電極連接至兩個金屬內連線層的上部內的導體。頂部電極穿孔各自由相應頂部電極升高，且依次穿過疏水性介電質、界面層以及層間介電質。
在上述積體電路元件中，其中所述頂部電極穿孔在到達所述疏水性介電質之前升高穿過蝕刻停止層。
在上述積體電路元件中，其中所述界面層的厚度小於或等於所述蝕刻停止層的厚度。
在上述積體電路元件中，其中所述界面層具有晶圓接觸 角，所述界面層的所述晶圓接觸角在所述疏水性介電質的晶圓接觸角與所述層間介電質的晶圓接觸角之間。
在上述積體電路元件中，其中所述疏水性介電質的上部表面具有高區域及低區域；且所述界面層的上部表面具有對應的高區域及低區域。
本教示的一些態樣提供一種積體電路元件，所述積體電路元件包含具有第一區及第二區的半導體基底。形成於半導體基底上方的疏水性介電質具有在第一區及第二區上方延伸的上部表面。界面層設置於疏水性介電質上，且具有親水性上部表面。親水性上部表面在第一區中比在第二區中具有在半導體基底上方的更大的最大高度。層間介電質在親水性上部表面上方且黏附至親水性上部表面。
在上述積體電路元件中，其中所述疏水性介電質填充元件結構之間的間隙。
在上述積體電路元件中，其中所述疏水性介電質在所述元件結構上方延伸。
在上述積體電路元件中，其中所述疏水性介電質包括碳氧化矽(SiOC)。
在上述積體電路元件中，其中：所述疏水性介電質的所述上部表面在所述第一區中具有丘部及谷部；且所述親水性上部表面具有對應的丘部及谷部。
在上述積體電路元件中，其中所述界面層為包括矽及氮的化合物。
在上述積體電路元件中，其中所述界面層比所述疏水性 介電質更薄，且比所述層間介電質更薄。
在上述積體電路元件中，其中相較於所述層間介電質能夠黏附至所述疏水性介電質，所述界面層更牢固地黏附至所述疏水性介電質。
本教示的一些態樣提供一種方法，所述方法包含：採用包含第一區及第二區的半導體基底，藉由可流動化學氣相沈積製程在半導體基底上方形成疏水性介電質，以及在疏水性介電質上形成界面層。界面層具有在第一區及第二區上方延伸的親水性上部表面。親水性上部表面在第一區中比在第二區中具有在半導體基底上方的更大的最大高度。層間介電質在親水性上部表面上形成且黏附至親水性上部表面。
在上述方法中，其中所述親水性上部表面具有晶圓接觸角，所述親水性上部表面的所述晶圓接觸角在所述疏水性介電質的晶圓接觸角與所述層間介電質的晶圓接觸角之間。
在上述方法中，其中所述疏水性介電質在陣列中的元件上方及所述元件之間延伸。
在上述方法中，更包括：蝕刻形成延伸穿過所述層間介電質、所述界面層以及所述疏水性介電質的開口；以及用導電材料填充所述開口以形成接觸所述陣列中的所述元件的頂部電極的穿孔。
在上述方法中，其中所述開口延伸穿過位於所述疏水性介電質下面的蝕刻停止層。
在上述方法中，其中形成所述界面層包括第二可流動化學氣相沈積製程。
在上述方法中，其中所述第一可流動化學氣相沈積製程及所述第二可流動化學氣相沈積製程兩者在一個腔室中進行。
前文概述若干實施例的特徵，以使得所屬領域中具通常知識者可較佳地理解本揭露的態樣。所屬領域中具通常知識者應瞭解，其可易於使用本揭露作為設計或修改用於實現本文中所引入實施例的相同目的及/或達成相同優點的其他方法及結構的基礎。所屬領域中具通常知識者亦應認識到，此類等效構造並不脫離本揭露的精神及範疇，且所屬領域中具通常知識者可在不脫離本揭露的精神及範疇的情況下在本文中作出各種改變、替代以及更改。
100:積體電路元件
101、101A:位元線
128A、128B、128C、128D、128E:金屬內連線層
105:谷部
106:平坦區域
107:峰部
108:厚度/最大厚度
109、111:上部表面
112、123、130:穿孔
114、137:層間介電質
115:界面層
116:疏水性介電質
117:包封層
118、135、143:蝕刻停止層
120:頂部電極
121:資料儲存層
122:底部電極
124:字元線
133:厚度/最大厚度
134:穿孔介電層
136:金屬特徵
138、139:最大高度
140:第一電壓軌
141:第二電壓軌
145:第一電晶體
147:第二區
150:半導體基底
152:第二電晶體
153:第一區
157:金屬內連線結構
159:陣列
160:記憶胞
161:間隙寬度
163:間隙
165:間隙深度

Claims (10)

  1. 一種積體電路元件，包括：半導體基底；金屬內連線結構，包括位於所述半導體基底上方的多個金屬內連線層；元件結構的陣列，設置於所述多個金屬內連線層中的兩個金屬內連線層之間，其中所述元件結構中的每一者包括頂部電極；疏水性介電質，填充所述元件結構之間的間隙；層間介電質，設置於所述疏水性介電質上方；以及親水性介電質的界面層，位於所述層間介電質與所述疏水性介電質之間；以及頂部電極穿孔，將所述頂部電極連接至所述兩個金屬內連線層中的上部金屬內連線層內的導體；其中所述頂部電極穿孔各自從相應的所述頂部電極升高，且依次穿過所述疏水性介電質、所述界面層以及所述層間介電質。
  2. 如請求項1所述的積體電路元件，其中所述頂部電極穿孔在到達所述疏水性介電質之前升高穿過蝕刻停止層。
  3. 如請求項1所述的積體電路元件，其中所述界面層具有晶圓接觸角，所述界面層的所述晶圓接觸角在所述疏水性介電質的晶圓接觸角與所述層間介電質的晶圓接觸角之間。
  4. 如請求項1所述的積體電路元件，其中所述疏水性介電質的上部表面具有高區域及低區域；且所述界面層的上部表面具有對應的高區域及低區域。
  5. 一種積體電路元件，包括： 半導體基底，包括第一區及第二區；疏水性介電質，位於所述半導體基底上方，其中所述疏水性介電質具有在所述第一區及所述第二區上方延伸的上部表面；界面層，位於所述疏水性介電質上方，所述界面層具有親水性上部表面，所述親水性上部表面在所述半導體基底上方在所述第一區中比在所述第二區中具有更大的最大高度；以及層間介電質，黏附至所述親水性上部表面。
  6. 如請求項5所述的積體電路元件，其中所述疏水性介電質填充元件結構之間的間隙。
  7. 如請求項5所述的積體電路元件，其中所述疏水性介電質在所述元件結構上方延伸。
  8. 一種形成積體電路元件的方法，包括：接收包含第一區及第二區的半導體基底；藉由可流動化學氣相沈積製程在所述半導體基底上方形成疏水性介電質；在所述疏水性介電質上形成界面層，所述界面層具有親水性上部表面；以及在所述親水性上部表面上形成層間介電質；其中所述親水性上部表面在所述第一區及所述第二區上方延伸；且所述親水性上部表面在所述半導體基底上方在所述第一區中比在所述第二區中具有更大的最大高度。
  9. 如請求項8所述的形成積體電路元件的方法，其中所述疏水性介電質在陣列中的元件上方及所述元件之間延伸。
  10. 如請求項8所述的形成積體電路元件的方法，其中形成所述界面層包括第二可流動化學氣相沈積製程。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11751405B2 (en) 2020-09-25 2023-09-05 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and method for fabricating the same
US11894267B2 (en) * 2021-01-05 2024-02-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating integrated circuit device
CN114792702A (zh) * 2021-01-25 2022-07-26 联华电子股份有限公司 一种制作半导体元件的方法
US11937514B2 (en) * 2021-05-06 2024-03-19 International Business Machines Corporation High-density memory devices using oxide gap fill
US11942133B2 (en) * 2021-09-02 2024-03-26 Kepler Computing Inc. Pedestal-based pocket integration process for embedded memory

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802712A (en) * 2006-05-25 2008-01-01 Ibm Adhesion enhancement for metal/dielectric interface
TW200810015A (en) * 2006-08-01 2008-02-16 Taiwan Semiconductor Mfg Method for fabricating a integrated circuit
TW201203369A (en) * 2010-03-30 2012-01-16 Tokyo Electron Ltd Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
TW201243948A (en) * 2011-04-25 2012-11-01 Applied Materials Inc UV assisted silylation for recovery and pore sealing of damaged low k films
TW201515063A (zh) * 2013-06-27 2015-04-16 Intel Corp 非微影圖案化導引自我組合校準促進層
US20150155233A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Semiconductor devices having through-electrodes and methods for fabricating the same
TW201539573A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 半導體結構及其製造方法
US20150311114A1 (en) * 2014-03-21 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of making the same
TW201705474A (zh) * 2015-07-30 2017-02-01 台灣積體電路製造股份有限公司 形成多孔性低介電常數之結構之系統與方法
US20190378915A1 (en) * 2018-06-12 2019-12-12 International Business Machines Corporation Forming nanosheet transistor with inner spacers at highly scaled gate pitch

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR19980087552A (ko) * 1997-05-28 1998-12-05 윌리엄 버. 켐플러 집적 회로 유전체 및 그 방법
US6008540A (en) * 1997-05-28 1999-12-28 Texas Instruments Incorporated Integrated circuit dielectric and method
US6351039B1 (en) * 1997-05-28 2002-02-26 Texas Instruments Incorporated Integrated circuit dielectric and method
US6784121B1 (en) * 1998-10-23 2004-08-31 Texas Instruments Incorporated Integrated circuit dielectric and method
JP4903373B2 (ja) * 2004-09-02 2012-03-28 ローム株式会社 半導体装置の製造方法
JP4594988B2 (ja) * 2004-10-27 2010-12-08 インターナショナル・ビジネス・マシーンズ・コーポレーション 金属間誘電体として用いられる低ｋ及び超低ｋの有機シリケート膜の疎水性の回復
JP5013167B2 (ja) * 2006-09-08 2012-08-29 ソニー株式会社 絶縁膜の表面改質方法および半導体装置の製造方法
US9490209B2 (en) * 2013-03-13 2016-11-08 Taiwan Semiconductor Manufacturing Co., Ltd. Electro-migration barrier for Cu interconnect
US9865539B2 (en) * 2016-03-09 2018-01-09 Taiwan Semiconductor Manufacturing Co., Ltd. Structure and formation method of semiconductor device structure
US9773741B1 (en) 2016-08-17 2017-09-26 Qualcomm Incorporated Bondable device including a hydrophilic layer
US10534273B2 (en) * 2016-12-13 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-metal fill with self-aligned patterning and dielectric with voids
US10158072B1 (en) * 2017-05-31 2018-12-18 Taiwan Semiconductor Manufacturing Co., Ltd. Step height reduction of memory element
US10361364B2 (en) * 2017-06-14 2019-07-23 International Business Machines Corporation Co-fabrication of magnetic device structures with electrical interconnects having reduced resistance through increased conductor grain size
US10818544B2 (en) * 2017-09-27 2020-10-27 Taiwan Semiconductor Manufacturing Co., Ltd. Method to enhance electrode adhesion stability
US10790142B2 (en) 2017-11-28 2020-09-29 Taiwan Semiconductor Manufacturing Co., Ltd. Selective capping processes and structures formed thereby
US10770345B2 (en) * 2018-08-27 2020-09-08 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit and fabrication method thereof
US11114606B2 (en) * 2019-09-23 2021-09-07 International Business Machines Corporation MRAM devices containing a harden gap fill dielectric material
US11282744B2 (en) * 2019-09-30 2022-03-22 Systems On Silicon Manufacturing Co. Pte. Ltd. Enhanced intermetal dielectric adhesion
US11380580B2 (en) * 2019-10-30 2022-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Etch stop layer for memory device formation

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200802712A (en) * 2006-05-25 2008-01-01 Ibm Adhesion enhancement for metal/dielectric interface
TW200810015A (en) * 2006-08-01 2008-02-16 Taiwan Semiconductor Mfg Method for fabricating a integrated circuit
TW201203369A (en) * 2010-03-30 2012-01-16 Tokyo Electron Ltd Surface cleaning and selective deposition of metal-containing cap layers for semiconductor devices
TW201243948A (en) * 2011-04-25 2012-11-01 Applied Materials Inc UV assisted silylation for recovery and pore sealing of damaged low k films
TW201515063A (zh) * 2013-06-27 2015-04-16 Intel Corp 非微影圖案化導引自我組合校準促進層
US20150155233A1 (en) * 2013-11-29 2015-06-04 Samsung Electronics Co., Ltd. Semiconductor devices having through-electrodes and methods for fabricating the same
TW201539573A (zh) * 2014-01-24 2015-10-16 Taiwan Semiconductor Mfg Co Ltd 半導體結構及其製造方法
US20150311114A1 (en) * 2014-03-21 2015-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure and method of making the same
TW201705474A (zh) * 2015-07-30 2017-02-01 台灣積體電路製造股份有限公司 形成多孔性低介電常數之結構之系統與方法
US20190378915A1 (en) * 2018-06-12 2019-12-12 International Business Machines Corporation Forming nanosheet transistor with inner spacers at highly scaled gate pitch

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