CN115206886A - 半导体存储器元件及其制备方法 - Google Patents

Abstract

本公开提供一种半导体存储器元件及该半导体存储器元件的制备方法。该制备方法的步骤具有提供一基底，包括一存储区以及一周围区，其中该存储区具有一接触栓塞、一位元线结构、一气隙、一阻障层以及一着陆垫，该位元线结构邻近该接触栓塞设置，该气隙设置在该位元线结构与该接触栓塞之间，该阻障层共形地覆盖该位元线结构，该着陆垫设置在该阻障层上；形成一沟槽在该存储区与该周围区之间；以一氮化物材料填充该沟槽；形成一第一氧化物层在该沟槽中与该着陆垫上的该氮化物材料上方；形成一氮化物层在该第一氧化物层上方；以及形成一第二氧化物层在该氮化物层上方。

Description

半导体存储器元件及其制备方法

交叉引用

本申请案主张2021年4月12日申请的美国正式申请案第17/228,231号的优先权及益处，该美国正式申请案的内容以全文引用的方式并入本文中。

技术领域

本公开涉及一种半导体存储器元件及其制备方法。特别涉及一种具有一第一氧化层的半导体存储器元件，该第一氧化层保护一气隙的顶部避免被蚀刻剂蚀刻贯穿。

背景技术

多个半导体元件对于许多现代应用都是不可或缺的。随着电子技术的进步，该等半导体元件在尺寸上正变得更小，同时提供更好的功能性并包括更大量的集成电路(IC)。

一存储器是一种装置或元件，其用于存储在一数字系统中的大量信息，且是多个电脑与多个数字装置的一重要部分。存储器可区分成两种：随机存取存储器(RAM)以及只读存储器(ROM)。

在动态随机存取存储器(DRAM)中，存在与漏电流相关的严重问题。在一元件的一层间隔离层中的氧化硅与邻近该元件的一半导体基底与该层间隔离层之间的一界面的硅之间的接合，或是一栅极介电层与邻近该元件的一半导体基底与该栅极介电层之间的一界面的硅之间的接合，导致一界面能阶(interface energy level)的存在，其造成一漏电流从该扩散层流向该半导体基底。这种漏电流使DRAM的元件特性产生恶化。

当该等DRAM元件变得更加高度整合时，该等DRAM元件的设计规则变得更加精细。为了降低一位元线结构与一着陆垫之间的寄生电容，已经提出在其间形成一气隙。为了形成该气隙，在移除一牺牲层之后，必须执行一适合的密封工艺，以有效地密封该气隙。通常，形成一焊垫绝缘隔离件以填满在一着陆垫与一位元线结构之间的一沟槽。一半导体元件10的例示的多个剖视图及一个顶视图如图1A、图1B及图1C(现有技术)所示，而半导体元件10具有一焊垫绝缘隔离件，且通过一传统方法所制造。一焊垫绝缘隔离件的形成的制作技术通常包含直接铺设一氮化物层103在一着陆垫101上，然后铺设一氧化物层105在氮化物层103上。然而，此工艺会导致未期望的缺陷。因为接触栓塞107直接接触氮化物层103，所以一气隙109的顶部可通过在接下来的蚀刻步骤中的一蚀刻剂被蚀刻贯穿。因此，气隙109亦会在接下来的沉积步骤其间填充有一沉积材料。该等气隙的缺陷会导致介电特性的损耗。最终，发生晶圆允收测试(WAT)失败。

上文的“现有技术”说明仅提供背景技术，并未承认上文的“现有技术”说明披露本公开的标的，不构成本公开的现有技术，且上文的“现有技术”的任何说明均不应作为本案的任一部分。

发明内容

本公开的一实施例提供一种半导体存储器元件的制备方法，包括提供一基底，具有一存储区以及一周围区，其中该存储区具有一接触栓塞、一位元线结构、一气隙、一阻障层以及一着陆垫，该位元线结构邻近该接触栓塞设置，该气隙设置在该位元线结构与该接触栓塞之间，该阻障层共形地覆盖该位元线结构，该着陆垫设置在该阻障层上；形成一沟槽在该存储区与该周围区之间；以一氮化物材料填充该沟槽；形成一第一氧化物层在该沟槽中与该着陆垫上的该氮化物材料上方；形成一氮化物层在该第一氧化物层上方；以及形成一第二氧化物层在该氮化物层上方。

在一些实施例中，提供一基底，包括一存储区以及一周围区的步骤包括提供一基底，选自下列族群，包含一硅基底、一砷化镓(gallium arsenide)基底、一硅锗(silicongermanium)基底、一陶瓷基底(ceramic substrate)、一石英基底(quartz substrate)、用于显示的一玻璃基底以及一绝缘体上覆硅(silicon-on-insulator，SOI)基底。

在一些实施例中，形成一沟槽在该存储区与该周围区之间的步骤包括蚀刻该着陆垫以形成一凹陷。

在一些实施例中，形成一沟槽在该存储区与该周围区之间的步骤通过使用一干蚀刻工艺而实现。

在一些实施例中，以一氮化物材料填充该沟槽的步骤包括以氮化硅填充该沟槽。

在一些实施例中，该第一氧化物层为一氧化硅层。

在一些实施例中，该氮化物层为一氮化硅层。

在一些实施例中，该第二氧化物层为一氧化硅层。

本公开的一实施例提供一种半导体存储器元件。该半导体存储器元件包括一基底，其具有一存储区以及一周围区，其中该存储区具有一接触栓塞、一位元线结构、一气隙、一阻障层以及一着陆垫，该位元线结构邻近该接触栓塞设置，该气隙设置在该位元线结构与该接触栓塞之间，该组照层共形地覆盖该位元线结构，该着陆垫设置在该阻障层上，其中该基底具有一沟槽，设置在该存储区与该周围区之间，该沟槽填充有一氮化物材料，而该基底还包括一第一氧化物层、一氮化物层以及一第二氧化物层，该第一氧化物层设置在该沟槽中以及在该着陆垫上的该氮化物材料上方，该氮化物层设置在该第一氧化物层上方，该第二氧化物层设置在该氮化物层上方。

在一些实施例中，该基底选自下列族群，包含一硅基底、一砷化镓基底、一硅锗基底、一陶瓷基底、一石英基底、用于显示的一玻璃基底以及一绝缘体上覆硅基底。

在一些实施例中，该位元线结构包括一位元线接触栓塞、一导电图案以及一位元线绝缘层，该导电图案设置在该位元线接触栓塞上，该位元线绝缘层设置在该导电图案上。

在一些实施例中，该基底还包括一对位元线间隙子，沿着该位元线结构的各侧壁设置。

在一些实施例中，该基底还包括一对接触栓塞间隙子，沿着该接触栓塞的各侧壁设置。

在一些实施例中，用于填充该沟槽的该氮化物材料为氮化硅。

在一些实施例中，该第一氧化物层为一氧化硅层。

在一些实施例中，该氮化物层为一氮化硅层。

在一些实施例中，该第二氧化物层为一氧化硅层。

由于上述半导体存储器元件的制备方法以及该半导体存储器元件的架构，所以可降低或避免晶圆允收测试(wafer acceptance test，WAT)的失败。在本公开中所公开的半导体存储器元件具有一第一氧化物层、一氮化物层以及一第二氧化物层，该第一氧化物层设置在该沟槽中与该着陆垫上的该氮化物材料上方，该氮化物层设置在该第一氧化物层上方，该第二氧化物层设置在该氮化物层上方。由于该第一氧化物层的存在，所以可以避免水、氧气等多个腐蚀性物质进入该沟槽的该缺陷。此外，因为该第一氧化物层可当作一蚀刻终止层或一阻障层，其保护该气隙的顶部避免被蚀刻剂蚀刻贯穿，以便维持该气隙所提供的介电特性。因此，可改善生产效率。

上文已相当广泛地概述本公开的技术特征及优点，从而使下文的本公开详细描述得以获得较佳了解。构成本公开的权利要求标的的其它技术特征及优点将描述于下文。本公开所属技术领域中技术人员应了解，可相当容易地利用下文揭示的概念与特定实施例可作为修改或设计其它结构或工艺而实现与本公开相同的目的。本公开所属技术领域中技术人员亦应了解，这类等效建构无法脱离权利要求所界定的本公开的构思和范围。

附图说明

参阅实施方式与权利要求合并考量附图时，可得以更全面了解本申请案的揭示内容，附图中相同的元件符号指相同的元件。

图1A、图1B及图1C是剖视示意图及顶视示意图，例示现有技术的半导体存储元件。

图2是流程示意图，例示本公开一实施例的半导体存储器元件的制备方法。

图3A、图3B及图3C是剖视示意图及顶视示意图，例示本公开一实施例的半导体存储器元件。

图4是图3B的部分放大示意图。

附图标记说明：

10：制备方法

20：半导体元件

101：着陆垫

103：氮化物层

105：氧化物层

107：接触栓塞

109：气隙

30：半导体存储器元件

301：基底

303：接触栓塞

305：位元线结构

305a：位元线接触栓塞

305b：导电图案

305c：位元线绝缘层

307：气隙

309：阻障层

311：着陆垫

313：沟槽

315：氮化物材料

317：第一氧化物层

319：氮化物层

321：第二氧化物

323a：位元线间隙子

323b：位元线间隙子

325a：接触栓塞间隙子

325b：接触栓塞间隙子

S201：步骤

S203：步骤

S205：步骤

S207：步骤

S209：步骤

S211：步骤

具体实施方式

现在使用特定语言描述附图中所示的本公开的实施例或例子。应当理解，本公开的范围无意由此受到限制。所描述的实施例的任何修改或改良，以及本文件中描述的原理的任何进一步应用，所属技术领域中技术人员都认为是通常会发生的。元件编号可以在整个实施例中重复，但这并不一定意味着一个实施例的特征适用于另一实施例，即使它们共享相同的元件编号。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所启示。

本文中使用的术语仅是为了实现描述特定实施例的目的，而非意欲限制本发明。如本文中所使用，单数形式“一(a)”、“一(an)”，及“该(the)”意欲亦包括多个形式，除非上下文中另作明确指示。将进一步理解，当术语“包括(comprises)”及/或“包括(comprising)”用于本说明书中时，该等术语规定所陈述的特征、整数、步骤、操作、元件，及/或组件的存在，但不排除存在或增添一或更多个其他特征、整数、步骤、操作、元件、组件，及/或上述各者的群组。

此外，为易于说明，本文中可能使用例如“之下(beneath)”、“下面(below)”、“下部的(lower)”、“上方(above)”、“上部的(upper)”等空间相对关系用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对关系用语旨在除图中所示出的取向外亦囊括元件在使用或操作中的不同取向。所述装置可具有其他取向(旋转90度或处于其他取向)且本文中所用的空间相对关系描述语可同样相应地进行解释。

术语“大致地(substantially)”可被使用在本文中，以表现出此意思。举例来说，如大致地相同的(substantially the same)、大致地相等的(substantially equal)，或是大致地平坦的(substantially planar)，为精确地相同的、相等的，或是平坦的，或者是其可为在可接受的差异内的相同的、相等的，或是平坦的，而举例来说，所述可接受的差异可因为制造流程而发生。

应当理解，虽然用语“第一(first)”、“第二(second)”、“第三(third)”等可用于本文中以描述不同的元件、部件、区域、层及/或部分，但是这些元件、部件、区域、层及/或部分不应受这些用语所限制。这些用语仅用于从另一元件、部件、区域、层或部分中区分一个元件、部件、区域、层或部分。因此，以下所讨论的“第一装置(first element)”、“部件(component)”、“区域(region)”、“层(layer)”或“部分(section)”可以被称为第二装置、部件、区域、层或部分，而不背离本文所启示。

本公开将参考带有编号元件的附图进行详细描述。应当理解，附图是大大地简化的形式，并未按照比例绘制。此外，为了提供对本公开的清楚说明与理解，已经将尺寸夸大。

图1A、图1B及图1C是剖视示意图及顶视示意图，例示现有技术的半导体存储元件。图2是流程示意图，例示本公开一实施例的半导体存储器元件10的制备方法20。图3A、图3B及图3C是剖视示意图及顶视示意图，例示本公开一实施例的半导体存储器元件。图4是图3B的部分放大示意图。

请参考图2，在步骤S201，提供一基底301，基底301包括一存储区以及一周围区，其中存储区具有一接触栓塞303、一位元线结构305、一气隙307、一阻障层309以及一着陆垫311，位元线结构305邻近接触栓塞303设置，气隙307设置在位元线结构305与接触栓塞303之间，阻障层309共形地覆盖位元线结构305，着陆垫311设置在阻障层309上。在本公开中，位元线结构305包括一位元线接触栓塞305a、一导电图案305b以及一位元线绝缘层305c，导电图案305b设置在位元线接触栓塞305a上，位元线绝缘层305c设置在导电图案305b上。在本公开中，术语基底(substrate)意指且包括一基础材料或架构，取决于所形成的材料。应当理解，基底可包括一单一材料、不同材料的多个层、在其中具有不同材料或不同结构的一层或多层，或是其他类似的配置。该等材料包括半导体、绝缘体、导体或其组合。举例来说，基底301可为一半导体基底、在一支撑结构上的一基础半导体、一金属电极或是具有形成在其上的一或多个层、结构或区域的一半导体基底。半导体基底301可为一半导体晶圆，例如一硅晶圆。此外，半导体基底301可包含元素(elementary)半导体材料、化合物(compound)半导体材料及/或合金半导体材料。元素半导体材料的例子可包括结晶硅(crystalsilicon)、多晶硅(polycrystalline silicon)、非晶硅(amorphous silicon)、锗及/或钻石，但并不以此为限。化合物半导体材料的例子可包括碳化硅(silicon carbide)、砷化镓(gallium arsenic)、磷化镓(gallium phosphide)、磷化铟(indium phosphide)、砷化铟(indium arsenide)及/或锑化铟(indium antimonide)，但并不以此为限。合金半导体材料的例子可包括硅锗(SiGe)、磷砷化镓(GaAsP)、砷化铝铟(AlInAs)、砷化铝镓(AlGaAs)、砷化镓铟(GaInAs)、磷化镓铟(GaInP)以及磷砷化镓铟(GaInAsP)，但并不以此为限。在一些实施例中，基底301可为一硅基底、一砷化镓(gallium arsenide)基底、一硅锗(silicongermanium)基底、一陶瓷基底(ceramic substrate)、一石英基底(quartz substrate)、用于显示的一玻璃基底、一绝缘体上覆硅(silicon-on-insulator，SOI)基底或类似物。

在步骤S203中，可执行一蚀刻工艺，例如一非等向性干蚀刻工艺或是一正反应离子蚀刻(RIE)工艺，以形成一沟槽313在基底301中。蚀刻工艺可连续执行，直到达到沟槽313的一预期深度为止。在蚀刻工艺之后，一下层(图未示)可对应形成并贴合到沟槽313的各侧壁与一底部。举例来说，该下层包含氧化硅、氮氧化硅、氧化氮化硅、氮化硅或类似物。应当理解，在本公开中，氮氧化硅表示一物质(substance)，其包含硅、氮以及氧，而其中的氧的比例大于氮的比例。氧化氮化硅表示一物质，其包含硅、氧以及氮，而其中的氮的比例大于氧的比例。选择地，可选择地执行使用一还原剂(reducing agent)的一清洗工艺，以移除在基底301的一上表面上的多个缺陷。还原剂可为四氯化钛(titanium tetrachloride)、四氯化钽(tantalum tetrachloride)或其组合。

在步骤S205中，以一氮化物材料315填充沟槽313的一步骤包括铺设一氮化物材料到沟槽313，而该氮化物材料例如氧化氮化物或氮化硅。较佳地，以一氮化物材料315填充沟槽313的步骤包括以氮化硅填充沟槽313。选择地，在以一氮化物材料315填充沟槽313的步骤之后，可执行一平坦化工艺，例如化学机械研磨，以移除多余的氮化物材料315并提供沟槽313的一大致平坦表面给接下来的处理步骤。在微电子元的制造中，一重要的步骤就是研磨(polishing)，尤其是用于移除一所选择的材料及/或平坦化一结构的各表面的化学机械研磨(CMP)。在更先进的节点CMP工艺中，例如一低介电常数或一超低介电常数层沉积在一氧化硅层或一氮化硅层上，以当作是一罩盖层。因此，低介电常数膜罩盖层的移除同时保持下层的氧化硅层或氮化硅层，在CMP工艺中示一个重要步骤。依据本公开的一较佳实施例，一CMP工艺使用一CMP研磨成分，其可快速移除低介电常数或超低介电常数膜罩盖层，并具有在一氧化硅或氮化硅膜上的研磨低介电常数膜的一高选择性。

在步骤S207中，可使用一工艺，例如原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、旋转涂布、喷溅或类似方法，以铺设一第一氧化物层317在沟槽313中以及在着陆垫311上的氮化物材料315上方。一般使用在半导体制造中的任何氧化物可用在本公开的步骤S207中。依据本公开的一较佳实施例，形成第一氧化物层317在沟槽313中以及在着陆垫311上的氮化物材料315上方的步骤，包括通过使用ALD形成一氧化硅层。选择地，在步骤S207之后，可执行一平坦化工艺，例如化学机械研磨。

在步骤S209中，可使用一工艺，例如原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、旋转涂布、喷溅或类似方法，以铺设一氮化物层319在第一氧化物层317上方。依据本公开的一较佳实施例，形成氮化物层319在第一氧化物层317上方的步骤，使用ALD所实现。一般使用在半导体制造中的任何氮化物可用在本公开的步骤S209中。依据本公开的一较佳实施例，形成氮化物层319在第一氧化物层317上方的步骤，包括形成一氮化硅层在第一氧化物层317上方。选择地，在步骤S209之后，可执行一平坦化工艺，例如化学机械研磨。

在步骤S211中，可使用一工艺，例如原子层沉积(ALD)、原子层外延(ALE)、原子层化学气相沉积(ALCVD)、旋转涂布、喷溅或类似方法，以铺设一第二氧化物层321在氮化物层319上方。一般使用在半导体制造中的任何氧化物可用在本公开的步骤S211中。举例来说，可使用例如氧化硅、氧化钛、氧化铝、氧化铪、氧化钇、氧化锆或类似物的氧化物，以执行步骤S211。依据本公开的一较佳实施例，形成第二氧化物层321在氮化物层319上方的步骤，包括铺设一氧化硅层在氮化硅层319上。选择地，在步骤S211之后，可执行一平坦化工艺，例如化学机械研磨。

图3A及图3B是剖视示意图，例示本公开一实施例的半导体存储器元件30。图3C是图3A及图3B的顶视示意图。请参考图3A及图3B，已经提供一半导体存储器元件30的多个剖面，而半导体存储器元件30具有一第一氧化物层317、一氮化物层319以及一氧化物层321，第一氧化物层317设置在沟槽313中以及在着陆垫311上的氮化物材料315上方，氮化物层319设置在第一氧化物层317上方，第二氧化物层321设置在氮化物层319上方。

请参考图4，是图3B的部分放大示意图，半导体存储器元件包括一基底301，基底301包括一存储区以及一周围区，其中存储区具有一接触栓塞303、一位元线结构305、一气隙307、一阻障层309以及一着陆垫311，位元线结构305邻近接触栓塞303设置，气隙307设置在位元线结构305与接触栓塞303之间，阻障层309共形地覆盖位元线结构305，着陆垫311设置在阻障层309上。基底301具有一沟槽313，设置在存储区与周围区之间，其中沟槽313以一氮化物材料315填充。基底301还包括一第一氧化物层317、一氮化物层319以及一第二氧化物层321，第一氧化物层317设置在沟槽313中以及在着陆垫311上的氮化物材料315上方，氮化物层319设置在第一氧化物层317上方，第二氧化物层321设置在氮化物层319上方。此外，基底301还包括一对位元线间隙子323a、323b以及一对接触栓塞间隙子325a、325b，该对位元线间隙子323a、323b沿着位元线结构305的各侧壁设置，而该对接触栓塞间隙子325a、325b沿着接触栓塞303的各侧壁设置。

在本公开中所公开的半导体存储器元件具有一第一氧化物层、一氮化物层以及一第二氧化物层，该第一氧化物层设置在该沟槽中与该着陆垫上的该氮化物材料上方，该氮化物层设置在该第一氧化物层上方，该第二氧化物层设置在该氮化物层上方。由于该第一氧化物层的存在，所以可以避免水、氧气等多个腐蚀性物质进入该沟槽的该缺陷。此外，因为该第一氧化物层可当作一蚀刻终止层或一阻障层，其保护该气隙的顶部避免被蚀刻剂蚀刻贯穿，以便维持该气隙所提供的介电特性。因此，可改善生产效率。

虽然已详述本公开及其优点，然而应理解可进行各种变化、取代与替代而不脱离权利要求所定义的本公开的构思与范围。例如，可用不同的方法实施上述的许多工艺，并且以其他工艺或其组合替代上述的许多工艺。

再者，本申请案的范围并不受限于说明书中所述的工艺、机械、制造、物质组成物、手段、方法与步骤的特定实施例。本领域技术人员可自本公开的揭示内容理解可根据本公开而使用与本文所述的对应实施例具有相同功能或是达到实质上相同结果的现存或是未来发展的工艺、机械、制造、物质组成物、手段、方法、或步骤。据此，这些工艺、机械、制造、物质组成物、手段、方法、或步骤包含于本申请案的权利要求范围内。

Claims (17)

1.一种半导体存储器元件的制备方法，包括：

提供一基底，具有一存储区以及一周围区，其中该存储区具有一接触栓塞、一位元线结构、一气隙、一阻障层以及一着陆垫，该位元线结构邻近该接触栓塞设置，该气隙设置在该位元线结构与该接触栓塞之间，该阻障层共形地覆盖该位元线结构，该着陆垫设置在该阻障层上；

形成一沟槽在该存储区与该周围区之间；

以一氮化物材料填充该沟槽；

形成一第一氧化物层在该沟槽中与该着陆垫上的该氮化物材料上方；

形成一氮化物层在该第一氧化物层上方；以及

形成一第二氧化物层在该氮化物层上方。

2.如权利要求1所述的制备方法，其中提供一基底，包括一存储区以及一周围区的步骤包括提供一基底，选自下列族群，包含一硅基底、一砷化镓基底、一硅锗基底、一陶瓷基底、一石英基底、用于显示的一玻璃基底以及一绝缘体上覆硅基底。

3.如权利要求1所述的制备方法，其中形成一沟槽在该存储区与该周围区之间的步骤包括蚀刻该着陆垫以形成一凹陷。

4.如权利要求1所述的制备方法，其中形成一沟槽在该存储区与该周围区之间的步骤通过使用一干蚀刻工艺而实现。

5.如权利要求1所述的制备方法，其中以一氮化物材料填充该沟槽的步骤包括以氮化硅填充该沟槽。

6.如权利要求1所述的制备方法，其中该第一氧化物层为一氧化硅层。

7.如权利要求1所述的制备方法，其中该氮化物层为一氮化硅层。

8.如权利要求1所述的制备方法，其中该第二氧化物层为一氧化硅层。

9.一种半导体存储器元件，包括一基底，其具有一存储区以及一周围区，其中该存储区具有一接触栓塞、一位元线结构、一气隙、一阻障层以及一着陆垫，该位元线结构邻近该接触栓塞设置，该气隙设置在该位元线结构与该接触栓塞之间，该组照层共形地覆盖该位元线结构，该着陆垫设置在该阻障层上，其中该基底具有一沟槽，设置在该存储区与该周围区之间，该沟槽填充有一氮化物材料，而该基底还包括一第一氧化物层、一氮化物层以及一第二氧化物层，该第一氧化物层设置在该沟槽中以及在该着陆垫上的该氮化物材料上方，该氮化物层设置在该第一氧化物层上方，该第二氧化物层设置在该氮化物层上方。

10.如权利要求9所述的半导体存储器元件，其中该基底选自下列族群，包含一硅基底、一砷化镓基底、一硅锗基底、一陶瓷基底、一石英基底、用于显示的一玻璃基底以及一绝缘体上覆硅基底。

11.如权利要求9所述的半导体存储器元件，其中该位元线结构包括一位元线接触栓塞、一导电图案以及一位元线绝缘层，该导电图案设置在该位元线接触栓塞上，该位元线绝缘层设置在该导电图案上。

12.如权利要求9所述的半导体存储器元件，其中该基底还包括一对位元线间隙子，沿着该位元线结构的各侧壁设置。

13.如权利要求9所述的半导体存储器元件，其中该基底还包括一对接触栓塞间隙子，沿着该接触栓塞的各侧壁设置。

14.如权利要求9所述的半导体存储器元件，其中用于填充该沟槽的该氮化物材料为氮化硅。

15.如权利要求9所述的半导体存储器元件，其中该第一氧化物层为一氧化硅层。

16.如权利要求9所述的半导体存储器元件，其中该氮化物层为一氮化硅层。

17.如权利要求9所述的半导体存储器元件，其中该第二氧化物层为一氧化硅层。

Images