CN110649034A - 三维存储器及其制造方法 - Google Patents

Abstract

本发明涉及一种三维存储器及其制造方法。该方法包括以下步骤：提供半导体结构，包括第一堆栈以及位于第一堆栈上的堆栈中间层和硬掩模层，且半导体结构具有垂直贯穿的第一沟道孔；在半导体结构表面和第一沟道孔内覆盖牺牲层；去除半导体结构表面的牺牲层，并去除第一沟道孔侧壁的部分牺牲层，使第一沟道孔侧壁的牺牲层顶部具有第一倒台形轮廓，第一倒台形轮廓从牺牲层顶部之下的垂直侧壁倾斜地延伸到堆栈中间层侧壁所在垂直面；以及按照预设的刻蚀比来刻蚀第一沟道孔处的硬掩模层、堆栈中间层和牺牲层的第一倒台形轮廓，形成第二倒台形轮廓，第二倒台形轮廓从牺牲层侧壁倾斜地延伸到堆栈中间层侧壁。

Description

三维存储器及其制造方法

技术领域

本发明主要涉及半导体制造方法，尤其是涉及一种三维存储器及其制造方法。

背景技术

为了克服二维存储器件的限制，业界已经研发了具有三维(3D)结构的存储器件，通过将存储器单元三维地布置在衬底之上来提高集成密度。

在例如3D NAND闪存的三维存储器件中，存储阵列可包括具有垂直沟道结构的核心(core)区。垂直沟道结构形成于垂直贯穿三维存储器件的堆叠层(stack)的沟道孔中。通常通过单次刻蚀来形成堆叠层的沟道孔。但是为了提高存储密度和容量，三维存储器的层数(tier)继续增大，例如从64层增长到96层、128层或更多层。在这种趋势下，单次刻蚀的方法在处理成本上越来越高，在处理能力上越来越没有效率。

一些改进的方法尝试将堆叠层分为多个相互堆叠的堆栈(deck)。在形成一个堆栈后，先刻蚀沟道孔，然后继续堆叠堆栈。沟道孔内的垂直沟道结构可使用SCF(SingleChannel Formation)的方法形成。这种方法为了缓解上、下沟道孔对准不良的问题，会将下沟道孔的顶部展宽(Enlarge)。然而在实现展宽的刻蚀过程中，会对下部沟道孔顶部侧壁造成损伤。

发明内容

本发明提供一种三维存储器及其制造方法，可以在展宽沟道孔顶部的同时降低对侧壁造成的损失。

本发明为解决上述技术问题而采用的技术方案是一种三维存储器的制造方法，包括以下步骤：提供半导体结构，所述半导体结构包括第一堆栈以及位于所述第一堆栈上的堆栈中间层和硬掩模层，所述第一堆栈包括交替堆叠的第一材料层和第二材料层，且所述半导体结构具有垂直贯穿的第一沟道孔；在所述半导体结构表面和所述第一沟道孔内覆盖牺牲层；去除所述半导体结构表面的牺牲层，并去除所述第一沟道孔侧壁的部分牺牲层，使所述第一沟道孔侧壁的牺牲层顶部具有第一倒台形轮廓，所述第一倒台形轮廓从所述牺牲层顶部之下的垂直侧壁倾斜地延伸到所述堆栈中间层侧壁所在垂直面；以及按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓，形成第二倒台形轮廓，所述第二倒台形轮廓从所述牺牲层侧壁倾斜地延伸到所述堆栈中间层侧壁。

在本发明的一实施例中，所述第二倒台形轮廓具有预设的倾斜度。

在本发明的一实施例中，所述第一倒台形轮廓的上端位于所述堆栈中间层侧壁上端。

在本发明的一实施例中，所述硬掩模层、堆栈中间层和所述牺牲层的预设的刻蚀比为N:O:P，其中N≥1，O在1-2之间，P在1-4之间。

在本发明的一实施例中，按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓前，所述硬掩模层的厚度为C，所述堆栈中间层向内刻蚀的最大深度为B，所述牺牲层顶部之下的厚度为A，其中根据A、B和C的相对关系选择所述刻蚀比。

在本发明的一实施例中，所述按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓的步骤，是使用气体刻蚀。

在本发明的一实施例中，所述气体刻蚀使用包含CF₄和O₂的气体，在2000-2500W的功率、300-600mTorr的气压和温度150±5℃的条件下进行，其中所述硬掩模层的材料是氮化硅，所述堆栈中间层的材料是氧化硅，所述牺牲层的材料是多晶硅。

在本发明的一实施例中，在形成第二倒台形轮廓之后还包括：在所述堆栈中间层上形成第二堆栈，所述第二堆栈包括交替堆叠的第一材料层和第二材料层；以及形成贯穿所述第二堆栈而到达所述第一沟道孔的第二沟道孔。

在本发明的一实施例中，所述第一材料层为栅极层或伪栅极层，所述第二材料层为介质层。

本发明还提出一种三维存储器，包括：第一堆栈，包括交替堆叠的第一材料层和第二材料层；堆栈中间层，覆盖所述第一堆栈；第二堆栈，位于所述堆栈中间层上且包括交替堆叠的第一材料层和第二材料层；以及沟道结构，垂直贯穿所述第二堆栈、所述堆栈中间层和所述第一堆栈，所述沟道结构在所述堆栈中间层内的部分具有倒台形外轮廓。

在本发明的一实施例中，所述倒台形外轮廓具有预设的倾斜度。

在本发明的一实施例中，所述第一材料层为栅极层，所述第二材料层为介质层。

本发明由于采用以上技术方案，使之与现有技术相比，通过将沟道孔内部的牺牲层的轮廓改成从牺牲层顶部之下的垂直侧壁倾斜地延伸到堆栈中间层侧壁第一倒台形轮廓，并按照预设的刻蚀比来刻蚀沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓，形成从牺牲层侧壁倾斜地延伸到堆栈中间层侧壁的第二倒台形轮廓，这种第二倒台形轮廓没有台阶，更不容易在后续的工艺中被损伤。本发明的三维存储器通过使第一堆栈和第二堆栈中间的堆栈中间层内的部分形成倒台形外轮廓，可以减小后续工艺中带电粒子轰击对沟道结构的破坏，避免三维存储器产生电性问题。

附图说明

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明，其中：

图1是本发明一实施例的三维存储器的制造方法流程图。

图2A-2E是本发明一实施例中的三维存储器的示例性制造过程中的剖面示意图。

图3是本发明一实施例的三维存储器的结构示意图。

图4A-4C是作为比较的一种三维存储器的示例性制造过程中的剖面示意图。

具体实施方式

为让本发明的上述目的、特征和优点能更明显易懂，以下结合附图对本发明的具体实施方式作详细说明。

在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其它不同于在此描述的其它方式来实施，因此本发明不受下面公开的具体实施例的限制。

如本申请和权利要求书中所示，除非上下文明确提示例外情形，“一”、“一个”、“一种”和/或“该”等词并非特指单数，也可包括复数。一般说来，术语“包括”与“包含”仅提示包括已明确标识的步骤和元素，而这些步骤和元素不构成一个排它性的罗列，方法或者设备也可能包含其他的步骤或元素。

在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。例如，如果翻转附图中的器件，则被描述为在其他元件或特征“下方”或“之下”或“下面”的元件的方向将改为在所述其他元件或特征的“上方”。因而，示例性的词语“下方”和“下面”能够包含上和下两个方向。器件也可能具有其他朝向(旋转90度或处于其他方向)，因此应相应地解释此处使用的空间关系描述词。此外，还将理解，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征之“上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

应当理解，当一个部件被称为“在另一个部件上”、“连接到另一个部件”、“耦合于另一个部件”或“接触另一个部件”时，它可以直接在该另一个部件之上、连接于或耦合于、或接触该另一个部件，或者可以存在插入部件。相比之下，当一个部件被称为“直接在另一个部件上”、“直接连接于”、“直接耦合于”或“直接接触”另一个部件时，不存在插入部件。同样的，当第一个部件被称为“电接触”或“电耦合于”第二个部件，在该第一部件和该第二部件之间存在允许电流流动的电路径。该电路径可以包括电容器、耦合的电感器和/或允许电流流动的其它部件，甚至在导电部件之间没有直接接触。

由于层(tier)数的继续增大，目前三维存储器的堆叠层(stack)由多个堆栈(deck)堆叠而成。在形成一个堆栈后，先刻蚀沟道孔，然后继续堆叠堆栈。沟道孔内的垂直沟道结构可使用SCF(Single Channel Formation)的方法一次形成。然而在为缓解上、下沟道孔对准不良而将下沟道孔的顶部展宽的刻蚀过程中，会对下部沟道孔顶部侧壁造成损伤。

本发明的实施例描述三维存储器的制作方法以及三维存储器，可以在展宽堆栈的沟道孔顶部的同时降低对侧壁造成的损失。

图1是根据本发明一实施例的三维存储器的制造方法流程图。图2A-2E是本发明一实施例的三维存储器的制造方法的示例性过程示意图。下面参考图1-2E所示描述本实施例的三维存储器的制作方法。

在步骤202，提供半导体结构。

此半导体结构是将被用于后续制程以最终形成三维存储器的至少一部分。半导体结构可包括阵列区，阵列区可包括核心区和字线连接区。从垂直方向看，核心区可具有衬底、位于衬底上的堆叠的第一堆栈、堆栈中间层和硬掩模层、以及穿过第一堆栈、堆栈中间层和硬掩模层的第一沟道孔。在图2A所示例的半导体结构中，半导体结构200a可包括衬底201、位于衬底201上的第一堆栈210、堆栈中间层215以及硬掩模层216。第一堆栈210可为第一材料层211和第二材料层212交替层叠的叠层。第一材料层211可为栅极层或伪栅极层。第一堆栈210、堆栈中间层215和硬掩模层216中设有垂直于衬底201表面穿过各层的第一沟道孔213。第一沟道孔213可用于形成作为存储串的沟道结构。需要指出的是，第一沟道孔213可用于形成仅用于支撑的虚拟(dummy)沟道结构，其内部结构可以与沟道结构相同或者有所差别。

在本发明的实施例中，衬底201的材料例如是硅。第一材料层211和第二材料层212例如是氮化硅和氧化硅的组合。以氮化硅和氧化硅的组合为例，可以采用化学气相沉积(CVD)、原子层沉积(ALD)或其他合适的沉积方法，依次在衬底201上交替沉积氮化硅和氧化硅，形成第一堆栈210。另外，堆栈中间层215的材料可以是一些与氮化硅具有极高刻蚀选择比的材料，例如氧化硅、碳化硅、碳氧化硅和氧化铝等。

第一堆栈210底部的底部选择栅211a与衬底201之间可以设置例如绝缘层202。

第一沟道孔213的底部可具有导电部214。导电部214的材料例如是硅。典型地，以选择性外延生长(SEG)的方式在在衬底201之上生长硅，作为导电部214。

尽管在此描述了初始的半导体结构的示例性构成，但可以理解，一个或多个特征可以从这一半导体结构中被省略、替代或者增加到这一半导体结构中。例如，衬底中可根据需要形成各种阱区；此外，所举例的各层的材料仅仅是示例性的，例如衬底201还可以是其他含硅的衬底，例如SOI(绝缘体上硅)、SiGe、Si:C等。

在步骤204，在半导体结构表面和第一沟道孔内覆盖牺牲层。

在此步骤中，通过覆盖牺牲层来保护第一沟道孔内壁，使之不受后续工艺的影响。在图2B的示例中，在半导体结构200b表面及第一沟道孔213的侧壁和底壁都形成了牺牲层217。牺牲层217的材料选择与堆栈的第一材料层和第二材料层有较高刻蚀选择比的材料。这样，在后续刻蚀第一堆栈之上的另一堆栈以形成沟道孔时，牺牲层217不容易被刻蚀。举例来说，第一材料层211和第二材料层212是氮化硅和氧化硅的组合时，牺牲层217可以是多晶硅。牺牲层217以共形(Conform)特性较佳的工艺，例如原子层沉积的方式形成，以在第一沟道孔217内部具有较好的形貌。为凸显其结构，在图2C的半导体结构200c中放大了第一沟道孔217顶部的局部示意图。后续的工艺将在局部放大图中示例，以凸显本申请的特点。

在步骤206中，去除半导体结构表面的牺牲层及第一沟道孔侧壁的部分牺牲层，使第一沟道孔侧壁的牺牲层顶部具有第一倒台形轮廓。第一倒台形轮廓从牺牲层顶部之下的垂直侧壁倾斜地延伸到堆栈中间层侧壁。

在此步骤中，对第一沟道孔侧壁的牺牲层的形貌进行修整，使其符合后续步骤的需求。希望此步骤可在牺牲层顶部形成第一倒台形轮廓。在此，“台形轮廓”是一个上底面小、下底面大的旋转曲面轮廓。台形轮廓典型地为圆台轮廓，但也可以是椭圆台轮廓或者多棱台轮廓，这取决于沟道孔的横截面形状是圆形、椭圆形或多边形。“倒台形轮廓”即是“台形轮廓”在垂直方向上180°翻转。

图2D的半导体结构200d包括具有第一倒台形轮廓S1的牺牲层217a。图2D中加入了虚线辅助线以更好地示意第一倒台形轮廓S1的纵截面所形成的梯形。参考图2D所示，第一倒台形轮廓S1从牺牲层顶部之下的垂直侧壁S0倾斜地延伸到堆栈中间层侧壁S2所在的垂直面。这样所形成的第一倒台形轮廓S1，使得第一沟道孔213的侧壁没有台阶。另外，大致地说，第一倒台形轮廓S1的起点为垂直侧壁S0上端P1，而终点为堆栈中间层侧壁S2上端(或换句话说为硬掩模层侧壁S3下端)。因此，牺牲层217a会基本上完全覆盖堆栈中间层侧壁S2。然而可以理解，由于制作的误差，第一倒台形轮廓S1的起点和终点会在所期望的位置附近有所变化。

第一倒台形轮廓S1的倾斜度可由其牺牲层217a的垂直侧壁处的厚度A和高度H共同界定。在一些示例中，高度H为堆栈中间层215侧壁的厚度。

可以通过干法刻蚀，通过控制干法刻蚀中刻蚀气体对不同材料的选择比，来形成本步骤所需的牺牲层的侧壁轮廓。例如，采用以CxFy为主的刻蚀气体，控制其对硅和氧化硅的选择比，即控制刻蚀气体对不同材料的刻蚀速率；并且通过控制施加给等离子体的偏压，使得等离子体在电场作用下有方向性刻蚀，可以形成侧壁顶部更多刻蚀，侧壁底部更少刻蚀的所需形状。

在步骤208，按照预设的刻蚀比来刻蚀第一沟道孔处的硬掩模层、堆栈中间层和牺牲层的第一倒台形轮廓，形成第二倒台形轮廓。第二倒台形轮廓从牺牲层侧壁倾斜地延伸到硬掩模层侧壁。

在此步骤中，可通过同一刻蚀工艺，按照预设的刻蚀比来一并刻蚀硬掩模层、堆栈中间层和牺牲层这三个层。这三个层的材料会有各自的刻蚀速率，因此被刻蚀的厚度也有所不同。通过设置三种材料合适的刻蚀比，可在沟道孔的顶部造成一个第二倒台形轮廓，它从牺牲层顶部之下的侧壁倾斜地延伸到掩模层侧壁。同样的，这一第二倒台形轮廓可使得第一沟道孔的侧壁没有台阶，从而不容易在后续的刻蚀步骤中受到损害。

图2E的半导体结构200e包括侧壁具有第二倒台形轮廓S3的沟道孔213。图2E中加入了虚线辅助线以更好地示意第二倒台形轮廓S3的纵截面所形成的大致为梯形的图形。参考图2E所示，第二倒台形轮廓S3从牺牲层侧壁(例如垂直侧壁S01)倾斜地延伸到堆栈中间层侧壁S31。这样所形成的第二倒台形轮廓S3，使得第一沟道孔213的侧壁没有台阶。另外，大致地说，第二倒台形轮廓S3的起点为牺牲层215的垂直侧壁S01与倾斜侧壁S02之间的交界处P3，而终点为堆栈中间层侧壁S11上端P4。然而可以理解，由于制作的误差，第二倒台形轮廓S11的起点和终点会在所期望的位置附近有所变化。

另外，如图2E所示，作为第二倒台形轮廓S3的一部分，牺牲层217b顶端的部分仍然是倒台形轮廓。在一些实施例中，牺牲层217b顶端的部分具有一定的厚度，并且可以是其他的形状。

第二倒台形轮廓S3的倾斜度可由角度α来表示，角度α可由堆栈中间层215被向内刻蚀的最大深度B和其厚度来决定。在一些实施例中，第二倒台形轮廓S3具有预设的倾斜度。这可通过堆栈中间层的厚度和最大刻蚀深度B来预设。最大刻蚀深度B与牺牲层217a的垂直侧壁处的厚度A以及硬掩模层的厚度为C有关。值得注意的是，第二倒台形轮廓S3各处的倾斜度可以是不一致的。例如，牺牲层217b的倾斜侧壁S02的倾斜度，与堆栈中间层215的倾斜侧壁的倾斜度可以不同。

此步骤的刻蚀选用各向同性刻蚀工艺，例如湿法刻蚀或者干法刻蚀中的气体刻蚀。设硬掩模层216的刻蚀率是N，堆栈中间层215的刻蚀率是O，牺牲层217的刻蚀率是P，三者刻蚀比为N:O:P，其中N≥1，O在1-2之间，P在1-4之间。N>1的前提是此步骤前硬掩模层216的厚度足够刻蚀或堆栈中间层215厚度允许刻蚀掉一定的高度。参考图2D和2E所示，根据前述参数A、B和C的相对关系选择刻蚀比，以得到所需的第二倒台型轮廓S3。概要地说，A/B/C对应的层厚度越大，某一层需要刻蚀的量越多，则对应的刻蚀率越大。A/B/C分别与N/O/P的刻蚀率的对应关系，简单总结几种情况：

A＝B＝C，则N<P＝O

A>B＝C，则N>O<P

A>B>C，则N<O<P

A＝B>C，则N<P＝O

A＝B<C，则N＝O＝P

在一个实施例中，当硬掩模层216的材料是氮化硅，堆栈中间层215的材料是氧化硅，牺牲层217的材料是多晶硅时，可使用包含CF₄和O₂的气体进行气体刻蚀。刻蚀可以在介于2000-2500W之间的功率、300-600mTorr之间的气压和150±5℃的温度条件下进行刻蚀。影响刻蚀选择比的因素主要包括气体成分比例、功率、压力和温度。气体流量则主要影响刻蚀率。在一些实施例中，CF₄和O₂的流量比例大约在5％:95％左右。

在步骤208之后，可去除硬掩模层216，并继续在堆栈中间层215上形成第二堆栈，并形成贯穿第二堆栈而到达第一沟道孔的第二沟道孔。然后在第一沟道孔和第二沟道孔中形成垂直的沟道结构，即可基本上完成核心区的存储阵列的制作。第二堆栈的结构与第一堆栈的结构可以是类似的。例如，第二堆栈包括相互堆叠的第一材料层和第二材料层。可以理解，第二堆栈与第一堆栈也可以在结构、材料等方面有所不同。这些过程并非本发明的重点，在此不展开。

另外，字线连接区的形成过程也并非本申请的重点，在此也不展开。

至此，三维存储器的沟道结构的工艺基本完成。在这些工艺完成后，再加上常规的工艺，即可得到本发明实施例的三维存储器，例如图3所示的三维存储器。图2A所示的半导体结构中的第一堆栈210可为伪栅极堆栈，第一材料层211为伪栅极层，则在步骤108之后，还包括将第一堆栈210的第一材料层211替换为栅极层。第一堆栈210也可为栅极堆栈，则第一堆栈210中的第一材料层211为栅极层，在步骤108之后不需经过材料替换的步骤。第二堆栈也是如此。

在此使用了流程图用来说明根据本申请的实施例的方法所执行的操作。应当理解的是，前面的操作不一定按照顺序来精确地执行。相反，可以按照倒序或同时处理各种步骤。同时，或将其他操作添加到这些过程中，或从这些过程移除某一步或数步操作。

作为上述实施例的比较，图4A-4C示出一种三维存储器的示例性制造过程中的剖面示意图。参考图4A，半导体结构400可包括第一材料层411、堆栈中间层415以及硬掩模层416。沟道孔413穿过半导体结构400。牺牲层417覆盖半导体结构400的表面及沟道孔413内壁。图4A的结构经过刻蚀后，会如图4B所示在牺牲层417的顶面形成台阶S4。这一台阶S4导致在刻蚀堆栈中间层415时造成另一台阶S5。台阶S5导致在后续工艺，例如刻蚀存储器层以露出底部的导电部时，沟道孔侧壁更容易被损坏。相比之下，本申请的实施例可以形成如图2E所示的轮廓，可以显著缓解这一问题。

本发明的实施例还提出一种三维存储器，可以克服上述已有一次形成(SCF)多层堆栈三维存储器中存在的问题。三维存储器可包括阵列区(array)，阵列区可包括核心区(core)和字线连接区。核心区是包括存储单元的区域，字线连接区是包括字线连接电路的区域。字线连接区典型为阶梯(stair step,SS)结构。但可以理解，这并非本发明的限制。字线连接区完全可以采用其他结构，例如平坦结构。从垂直方向看，阵列区可具有衬底和堆叠结构，在核心区的堆叠层上形成有沟道孔阵列。图3是根据本发明一实施例的三维存储器件的剖面示意图。如图3所示，三维存储器200可包括衬底201、第一堆栈210和第二堆栈220。第一堆栈210和第二堆栈220位于衬底201上且依次堆叠。衬底201和第一堆栈210之间具有绝缘层202。

第一堆栈210包括间隔的多个第一栅极层211。多个第一栅极层211中相邻的第一栅极层211之间例如可以由第一介质层212隔开。类似地，第二堆栈220包括间隔的第二栅极层221。多个第二栅极层221中相邻的第二栅极层221之间例如可以由第二介质层222隔开。第一栅极层211和第二栅极层221的层数与三维存储器200的层数有关。第一堆栈210和第二堆栈220间具有堆栈中间层215。

第一堆栈210中具有多个第一沟道孔，第二堆栈220中具有多个第二沟道孔，每个第二沟道孔对应一个第一沟道孔。每个第二沟道孔基本上与一个第一沟道孔对准。每对第一和第二沟道孔内有存储器层223。存储器层223可包括沿沟道孔的径向从外向内设置的阻挡层、电荷捕获层和隧穿层。每对第一和第二沟道孔内还有沟道层224。沟道层224通过导电部214电连接衬底201，且通过导电插塞226电连接外部互连线，例如位线(bit line)。每对第一和第二沟道孔内还可有填充层225，位于沟道层224内。然而可以理解，填充层225可以省略。例如沟道层224可以在沟道孔的径向扩展到填满目前填充层225所占据的空间。这些层223-225组成了沟道结构，垂直贯穿第二堆栈220、堆栈中间层215和第一堆栈210。并且，沟道结构在堆栈中间层215内的部分具有倒台形外轮廓S12。在此，倒台形外轮廓S12是由存储器层223所界定。这一倒台形外轮廓S12是在具有如图2E所示的具有第二倒台形轮廓S3(为内轮廓)一部分的堆栈中间层215上形成的。由于图2E的第二倒台形轮廓S3在堆栈中间层的部分被较好地保留而不容易被损坏，因此存储器层223的倒台形外轮廓S12较为平滑。在本发明的实施例中，倒台形外轮廓S12可具有预设的倾斜度，其倾斜度可由第二倒台形轮廓S3来决定。

在第一堆栈210上形成第二堆栈，并在第二沟道孔中沉积存储器层之后，可以利用具有较强功率的带电粒子轰击第二沟道孔的底部，使第二沟道孔的底部被打开并与第一沟道孔连通。在这一过程中，带电粒子容易对第二沟道孔以及下方的第一沟道孔的侧壁造成破坏，从而影响三维存储器的电学特性。根据本发明的三维存储器及其制造方法，在具有第二倒台形轮廓S3的堆栈中间层215形成了倒台形外轮廓S12，在受到带电粒子轰击时，该倒台形外轮廓S12受到带电粒子的破坏较小，可以保护沟道孔的侧壁不受到破坏，从而不会造成三维存储器的电性问题。

在本发明的实施例中，阻挡层和隧穿层的示例性材料为氧化硅、氮氧化硅或二者的混合物，电荷捕获层的示例性材料为氮化硅或者氮化硅与氮氧化硅的多层结构。阻挡层、电荷捕获层、隧穿层可以形成例如具有氮氧化硅-氮化硅-氧化硅(SiON/SiN/SiO)的多层结构；沟道层224示例性材料为多晶硅。但可以理解，这些层可以选择其他材料。例如，阻挡层的材料可以包括高K(介电常数)氧化层；沟道层的材料可以包括单晶硅、单晶锗、SiGe、Si:C、SiGe:C、SiGe:H等半导体材料。

三维存储器的其他细节，例如字线连接区、周边互连等，并非本发明的重点，在此不再展开描述。

在本发明的上下文中，三维存储器可以是3D闪存，例如3D NAND或者3D NOR闪存。

本申请使用了特定词语来描述本申请的实施例。如“一个实施例”、“一实施例”、和/或“一些实施例”意指与本申请至少一个实施例相关的某一特征、结构或特点。因此，应强调并注意的是，本说明书中在不同位置两次或多次提及的“一实施例”或“一个实施例”或“一替代性实施例”并不一定是指同一实施例。此外，本申请的一个或多个实施例中的某些特征、结构或特点可以进行适当的组合。

虽然本发明已参照当前的具体实施例来描述，但是本技术领域中的普通技术人员应当认识到，以上的实施例仅是用来说明本发明，在没有脱离本发明精神的情况下还可作出各种等效的变化或替换，因此，只要在本发明的实质精神范围内对上述实施例的变化、变型都将落在本申请的权利要求书的范围内。

Claims (12)

1.一种三维存储器的制造方法，包括以下步骤：

提供半导体结构，所述半导体结构包括第一堆栈以及位于所述第一堆栈上的堆栈中间层和硬掩模层，所述第一堆栈包括交替堆叠的第一材料层和第二材料层，且所述半导体结构具有垂直贯穿的第一沟道孔；

在所述半导体结构表面和所述第一沟道孔内覆盖牺牲层；

去除所述半导体结构表面的牺牲层，并去除所述第一沟道孔侧壁的部分牺牲层，使所述第一沟道孔侧壁的牺牲层顶部具有第一倒台形轮廓，所述第一倒台形轮廓从所述牺牲层顶部之下的垂直侧壁倾斜地延伸到所述堆栈中间层侧壁所在垂直面；以及

按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓，形成第二倒台形轮廓，所述第二倒台形轮廓从所述牺牲层侧壁倾斜地延伸到所述堆栈中间层侧壁。

2.如权利要求1所述的方法，其特征在于，所述第二倒台形轮廓具有预设的倾斜度。

3.如权利要求1所述的方法，其特征在于，所述第一倒台形轮廓的上端位于所述堆栈中间层侧壁上端。

4.如权利要求1所述的方法，其特征在于，所述硬掩模层、堆栈中间层和所述牺牲层的预设的刻蚀比为N:O:P，其中N≥1，O在1-2之间，P在1-4之间。

5.如权利要求1或4所述的方法，其特征在于，按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓前，所述硬掩模层的厚度为C，所述堆栈中间层向内刻蚀的最大深度为B，所述牺牲层顶部之下的厚度为A，其中根据A、B和C的相对关系选择所述刻蚀比。

6.如权利要求1所述的方法，其特征在于，所述按照预设的刻蚀比来刻蚀所述第一沟道孔处的硬掩模层、堆栈中间层和所述牺牲层的第一倒台形轮廓的步骤，是使用气体刻蚀。

7.如权利要求6所述的方法，其特征在于，所述气体刻蚀使用包含CF₄和O₂的气体，在2000-2500W的功率、300-600mTorr的气压和150±5℃的温度条件下进行，其中所述硬掩模层的材料是氮化硅，所述堆栈中间层的材料是氧化硅，所述牺牲层的材料是多晶硅。

8.如权利要求1所述的方法，其特征在于，在形成第二倒台形轮廓之后还包括：

在所述堆栈中间层上形成第二堆栈，所述第二堆栈包括交替堆叠的第一材料层和第二材料层；以及

形成贯穿所述第二堆栈而到达所述第一沟道孔的第二沟道孔。

9.如权利要求1或8所述的方法，其特征在于，所述第一材料层为栅极层或伪栅极层，所述第二材料层为介质层。

10.一种三维存储器，包括：

第一堆栈，包括交替堆叠的第一材料层和第二材料层；

堆栈中间层，覆盖所述第一堆栈；

第二堆栈，位于所述堆栈中间层上且包括交替堆叠的第一材料层和第二材料层；

沟道结构，垂直贯穿所述第二堆栈、所述堆栈中间层和所述第一堆栈，所述沟道结构在所述堆栈中间层内的部分具有倒台形外轮廓。

11.如权利要求10所述的三维存储器，其特征在于，所述倒台形外轮廓具有预设的倾斜度。

12.如权利要求10所述的三维存储器，其特征在于，所述第一材料层为栅极层，所述第二材料层为介质层。

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