JP3932345B2 - 象嵌技法を利用した微細金属パターン形成方法 - Google Patents
象嵌技法を利用した微細金属パターン形成方法 Download PDFInfo
- Publication number
- JP3932345B2 JP3932345B2 JP34687699A JP34687699A JP3932345B2 JP 3932345 B2 JP3932345 B2 JP 3932345B2 JP 34687699 A JP34687699 A JP 34687699A JP 34687699 A JP34687699 A JP 34687699A JP 3932345 B2 JP3932345 B2 JP 3932345B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- pattern
- forming
- metal
- insulating film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 238000000034 method Methods 0.000 title claims description 96
- 229910001111 Fine metal Inorganic materials 0.000 title claims description 47
- 239000002184 metal Substances 0.000 claims description 58
- 238000009792 diffusion process Methods 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 27
- 239000002313 adhesive film Substances 0.000 claims description 18
- 230000002265 prevention Effects 0.000 claims description 18
- 239000010410 layer Substances 0.000 claims description 15
- 125000006850 spacer group Chemical group 0.000 claims description 12
- 239000011810 insulating material Substances 0.000 claims description 5
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 5
- 239000012790 adhesive layer Substances 0.000 claims description 4
- 239000003292 glue Substances 0.000 claims description 3
- 230000003449 preventive effect Effects 0.000 claims description 2
- 230000007261 regionalization Effects 0.000 claims 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims 2
- 239000004020 conductor Substances 0.000 claims 2
- 238000005498 polishing Methods 0.000 claims 2
- 229910052681 coesite Inorganic materials 0.000 claims 1
- 229910052906 cristobalite Inorganic materials 0.000 claims 1
- 239000000377 silicon dioxide Substances 0.000 claims 1
- 235000012239 silicon dioxide Nutrition 0.000 claims 1
- 229910052682 stishovite Inorganic materials 0.000 claims 1
- 229910052905 tridymite Inorganic materials 0.000 claims 1
- 239000004065 semiconductor Substances 0.000 description 10
- 239000000758 substrate Substances 0.000 description 7
- 239000000463 material Substances 0.000 description 6
- 239000000853 adhesive Substances 0.000 description 3
- 230000001070 adhesive effect Effects 0.000 description 3
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000003993 interaction Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004886 process control Methods 0.000 description 1
- 238000011165 process development Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76831—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers in via holes or trenches, e.g. non-conductive sidewall liners
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76841—Barrier, adhesion or liner layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
- H01L21/76885—By forming conductive members before deposition of protective insulating material, e.g. pillars, studs
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【発明が属する技術分野】
本発明は半導体素子製造方法に関し、特にワードライン（word line）またはビットライン（bit line）のような微細パターン形成において、微細パターンを絶縁する絶縁膜パターンを形成し、絶縁膜パターン間に形成されたホール内に伝導膜材料を伝導膜パターンの高さより低く蒸着するかあるいはホール内に伝導膜材料を蒸着した後、この伝導膜を蝕刻して微細パターンを形成するようにした象嵌技法を利用した半導体素子の微細金属パターン形成方法に関するものである。
【０００２】
【従来の技術】
添付した図１ないし図７を参照し従来の象嵌技法を利用した微細金属パターン形成方法を説明する。
【０００３】
まず、図１に示したように半導体基板１０上に第１絶縁膜１１を形成して、第１絶縁膜１１を選択的に蝕刻し、金属パターンが形成される部分を露出させる。
【０００４】
次に、図２に示したように、全体構造上に第２絶縁膜を蒸着し、第２絶縁膜を全面蝕刻して、第１絶縁膜１１側壁に絶縁膜スペーサ１２を形成する。
【０００５】
次に、図３に示したように、全体構造上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜（glue layer）１３を形成し、接着膜１３上に接着膜１３と金属膜との間の相互反応を抑制するための拡散防止膜１４を蒸着した後、図４に示したように、拡散防止膜１４上に金属膜１５を形成する。
【０００６】
次に、図５に示したように、金属膜１５，拡散防止膜１４及び接着膜１３を蝕刻して絶縁膜１１及び絶縁膜スペーサ１２によって絶縁される金属パターンを形成する。
【０００７】
次に、図６に示したように、以後に実施される自己整列コンタクト（Self Align Contact）形成のための第１絶縁膜１１の蝕刻工程で、金属パターンを保護するための蝕刻停止膜（etch stop layer）１６を蒸着する。
【０００８】
次に、図７に示したように、絶縁膜１１が露出するまで蝕刻停止膜１６を化学的機械的に研磨（chemical mechanical polishing）または蝕刻して金属パターン上にのみ蝕刻停止膜１６が残るように平坦化させる。
【０００９】
前述のような従来の象嵌技法を利用した微細金属パターン形成方法は、微細金属パターンの主材料である金属膜１５を、拡散防止膜１４及び接着膜１３と共に一度に蝕刻することから工程制御が容易ではなく、拡散防止膜１４及び接着膜１３が金属膜１５の両側面及び底面を取り囲む構造で微細パターンが形成されることにより、金属パターンの主材料である金属膜１５の幅が意図したものより狭くなり、速い動作速度を得ることが難しいという問題がある。
【００１０】
このような従来の技術を０．１３μm以下の線幅を有する高集積素子製造に適用する場合には、金属膜の幅を広く確保するためにスペーサをなす第２絶縁膜１２、拡散防止膜１４及び接着膜１３の厚さをできるだけ減らす必要がある等の工程開発上の難しさがある。
【００１１】
【発明が解決しようとする課題】
本発明は上記問題点を解決するために創案されたものであり、微細パターンの主材料である金属膜の幅をさらに大きく確保することにより素子の動作速度を向上させ、従来の技術におけるような金属膜、拡散防止膜及び接着膜を同時に蝕刻せずに金属膜のみを蝕刻することにより、工程を容易に制御することができる、象嵌技法を利用した半導体素子の微細金属パターン形成方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明は、接着膜（ｇｌｕｅ ｌａｙｅｒ）及び拡散防止膜を順に形成するステップを含む構成とする。
【００１３】
また、上記目的を達成するために本発明は、上記拡散防止膜上に第１絶縁膜を形成し、上記第１絶縁膜を選択的に蝕刻して微細パターン領域を定義する開口部を形成するステップと、上記開口部内の側壁に絶縁膜スペーサを形成するステップと、 金属膜の高さが上記開口部の高さより低くなるように、上記微細パターン領域に金属膜を形成するステップと、上記金属膜上に蝕刻停止膜を形成するステップと、上記絶縁膜パターンを除去して上記拡散防止膜を露出させるステップと、上記蝕刻停止膜を蝕刻マスクとして上記拡散防止膜及び上記接着膜を選択的に蝕刻するステップとを含む構成とする。
【００１４】
本発明においては、金属膜と下部層との間の接着力を向上させるための接着膜及び金属膜と接着膜との間の相互反応を防止するための拡散防止膜をまず蒸着して、微細金属パターンの間を絶縁するための絶縁膜を形成し、絶縁膜を蝕刻して微細金属パターンと連結する拡散防止膜を露出させた後、金属膜を形成し、微細金属パターンを形成することにより、微細パターンの主材料である金属膜の幅を増加させて素子の動作速度を向上させるだけでなく金属膜のみを蝕刻することにより、工程を容易に制御可能である点に特徴がある。
【００１５】
【発明の実施の形態】
以下、本発明の一実施例にかかる象嵌技法を利用した微細金属パターン形成方法を図８ないし図１８を参照して説明する。
【００１６】
まず、図８に示したように、半導体基板２０上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜２１と、この接着膜２１と金属膜との間の相互反応を抑制するための拡散防止膜２２を順に形成する。この際、接着膜２１はＴｉ等で形成し、拡散防止膜２２をＴｉＮまたはＷＮｘ等で形成する。
【００１７】
次に、図９に示したように、拡散防止膜２２上にＳｉＯ2 系列の絶縁物質で第１絶縁膜２３を形成し、図１０に示したように、第１絶縁膜２３を選択的に蝕刻して金属パターンが形成される部分の拡散防止膜２２を露出させる第１絶縁膜２３パターンを形成した後、図１１に示したように、全体構造上にＳｉＮまたはＳｉＯＮ系列の絶縁物質で第２絶縁膜を蒸着し、この後、第２絶縁膜を全面蝕刻して第１絶縁膜２３パターンの側壁に絶縁膜スペーサ２４を形成する。上記絶縁膜スペーサ２４は、以後の第１絶縁膜２３パターンを除去する工程で微細金属パターンを保護するためのものである。
【００１８】
次に、図１２に示したように、金属膜２５を形成して金属パターンが形成される領域を埋め込み、図１３に示したように、第１絶縁膜２３パターンの表面が露出するまで金属膜２５を化学的機械的に研磨した後、図１４に示したように、金属膜２５を蝕刻して第１絶縁膜２３パターンより金属膜２５が低くなるようにする。
【００１９】
次に、図１５に示したように、以後に実施される自己整列コンタクト（Self Align Contact）形成のための第１絶縁膜２３パターンの除去工程で金属膜２５を保護するためにＳｉＮまたはＳｉＯＮ等で蝕刻停止膜（etch stop layer）２６を蒸着し、図１６に示したように、第１絶縁膜２３パターンの表面が露出される時まで蝕刻停止膜２６を化学的機械的に研磨または蝕刻して金属膜２５上にのみ蝕刻停止膜２６が残るように平坦化させる。
【００２０】
次に、図１７に示したように、第１絶縁膜２３のパターンを除去して拡散防止膜２２を露出させ、図１８に示したように、拡散防止膜２２及び接着膜２１を選択的に蝕刻して微細金属パターン形成工程を完了する。この際、拡散防止膜２２及び接着膜２１の蝕刻の際に、蝕刻停止膜２６を蝕刻マスクとして利用する。
【００２１】
本発明の他の実施例にかかる象嵌技法を利用した微細金属パターン形成方法を図１９ないし図２６を参照して説明する。
【００２２】
まず、図１９に示したように、半導体基板３０上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜３１及び接着膜３１と金属膜との間の相互反応を抑制するための拡散防止膜３２を順に形成する。この際、接着膜３１はＴｉ等で形成し、拡散防止膜３２はＴｉＮまたはＷＮｘ等で形成する。
【００２３】
次に、図２０に示したように、拡散防止膜３２上にＳｉＯ2 系列の絶縁物質で第１絶縁膜３３を形成し、この第１絶縁膜３３を選択的に蝕刻して金属パターンが形成される部分の拡散防止膜３２を露出させる第１絶縁膜３３パターンを形成した後、図２１に示したように、全体構造上にＳｉＮまたはＳｉＯＮ系列の絶縁物質で第２絶縁膜を蒸着し、この第２絶縁膜を全面蝕刻して第１絶縁膜３３のパターン側壁に絶縁膜スペーサ３４を形成する。上記絶縁膜スペーサ３４は、以後の第１絶縁膜３３パターンの除去工程で微細金属パターンを保護するためのものである。
【００２４】
次に、図２２に示したように微細金属パターンが形成される領域に選択的な蒸着方法で所望厚さの金属膜３５を形成する。この際、金属膜３５が第１絶縁膜３３パターンより高くならないようにする。
【００２５】
次に、図２３に示したように、以後に実施される自己整列コンタクト形成のための第１絶縁膜３３の蝕刻工程で金属膜３５を保護するために、ＳｉＮまたはＳｉＯＮ等で蝕刻停止膜３６を蒸着し、図２４に示したように第１絶縁膜３３パターン表面が露出するまで蝕刻停止膜３６を化学的機械的に研磨または蝕刻して、金属膜３５上のみに蝕刻停止膜３６が残るように平坦化させる。
【００２６】
次に、図２５に示したように、第１絶縁膜３３のパターンを除去して拡散防止膜３２を露出させ、図２６に示したように、拡散防止膜３２及び接着膜３１を選択的に蝕刻して微細金属パターン形成工程を完了する。この際、拡散防止膜３２及び接着膜３１の蝕刻の際に蝕刻停止膜３６を蝕刻マスクとして利用する。
【００２７】
以上説明した本発明は、前述の実施例及び添付した図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲で様々な置換，変形及び変更が可能であることは、本発明が属する技術分野における通常の知識を有する当業者においては自明である。
【００２８】
【発明の効果】
上記説明のように本発明においては、従来の象嵌技法を利用した微細金属パターン形成方法に比べて、容易な工程にて微細金属パターンを形成でき、また、金属パターンの幅を増加させることができることから、素子の動作速度を向上させることができる効果を奏する。
【図面の簡単な説明】
【図１】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図２】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図３】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図４】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図５】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図６】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図７】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図８】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図９】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１０】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１１】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１２】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１３】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１４】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１５】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１６】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１７】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１８】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１９】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２０】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２１】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２２】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２３】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２４】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２５】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２６】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【符号の説明】
２０、３０ 半導体基板
２１、３１ 接着膜
２２、３２ 拡散防止膜
２３、３３ 第１絶縁膜
２４、３４ 絶縁膜スペーサ
２５、３５ 金属膜
２６、３６ 蝕刻停止膜
【発明が属する技術分野】
本発明は半導体素子製造方法に関し、特にワードライン（word line）またはビットライン（bit line）のような微細パターン形成において、微細パターンを絶縁する絶縁膜パターンを形成し、絶縁膜パターン間に形成されたホール内に伝導膜材料を伝導膜パターンの高さより低く蒸着するかあるいはホール内に伝導膜材料を蒸着した後、この伝導膜を蝕刻して微細パターンを形成するようにした象嵌技法を利用した半導体素子の微細金属パターン形成方法に関するものである。
【０００２】
【従来の技術】
添付した図１ないし図７を参照し従来の象嵌技法を利用した微細金属パターン形成方法を説明する。
【０００３】
まず、図１に示したように半導体基板１０上に第１絶縁膜１１を形成して、第１絶縁膜１１を選択的に蝕刻し、金属パターンが形成される部分を露出させる。
【０００４】
次に、図２に示したように、全体構造上に第２絶縁膜を蒸着し、第２絶縁膜を全面蝕刻して、第１絶縁膜１１側壁に絶縁膜スペーサ１２を形成する。
【０００５】
次に、図３に示したように、全体構造上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜（glue layer）１３を形成し、接着膜１３上に接着膜１３と金属膜との間の相互反応を抑制するための拡散防止膜１４を蒸着した後、図４に示したように、拡散防止膜１４上に金属膜１５を形成する。
【０００６】
次に、図５に示したように、金属膜１５，拡散防止膜１４及び接着膜１３を蝕刻して絶縁膜１１及び絶縁膜スペーサ１２によって絶縁される金属パターンを形成する。
【０００７】
次に、図６に示したように、以後に実施される自己整列コンタクト（Self Align Contact）形成のための第１絶縁膜１１の蝕刻工程で、金属パターンを保護するための蝕刻停止膜（etch stop layer）１６を蒸着する。
【０００８】
次に、図７に示したように、絶縁膜１１が露出するまで蝕刻停止膜１６を化学的機械的に研磨（chemical mechanical polishing）または蝕刻して金属パターン上にのみ蝕刻停止膜１６が残るように平坦化させる。
【０００９】
前述のような従来の象嵌技法を利用した微細金属パターン形成方法は、微細金属パターンの主材料である金属膜１５を、拡散防止膜１４及び接着膜１３と共に一度に蝕刻することから工程制御が容易ではなく、拡散防止膜１４及び接着膜１３が金属膜１５の両側面及び底面を取り囲む構造で微細パターンが形成されることにより、金属パターンの主材料である金属膜１５の幅が意図したものより狭くなり、速い動作速度を得ることが難しいという問題がある。
【００１０】
このような従来の技術を０．１３μm以下の線幅を有する高集積素子製造に適用する場合には、金属膜の幅を広く確保するためにスペーサをなす第２絶縁膜１２、拡散防止膜１４及び接着膜１３の厚さをできるだけ減らす必要がある等の工程開発上の難しさがある。
【００１１】
【発明が解決しようとする課題】
本発明は上記問題点を解決するために創案されたものであり、微細パターンの主材料である金属膜の幅をさらに大きく確保することにより素子の動作速度を向上させ、従来の技術におけるような金属膜、拡散防止膜及び接着膜を同時に蝕刻せずに金属膜のみを蝕刻することにより、工程を容易に制御することができる、象嵌技法を利用した半導体素子の微細金属パターン形成方法を提供することにその目的がある。
【００１２】
【課題を解決するための手段】
上記目的を達成するために本発明は、接着膜（ｇｌｕｅ ｌａｙｅｒ）及び拡散防止膜を順に形成するステップを含む構成とする。
【００１３】
また、上記目的を達成するために本発明は、上記拡散防止膜上に第１絶縁膜を形成し、上記第１絶縁膜を選択的に蝕刻して微細パターン領域を定義する開口部を形成するステップと、上記開口部内の側壁に絶縁膜スペーサを形成するステップと、 金属膜の高さが上記開口部の高さより低くなるように、上記微細パターン領域に金属膜を形成するステップと、上記金属膜上に蝕刻停止膜を形成するステップと、上記絶縁膜パターンを除去して上記拡散防止膜を露出させるステップと、上記蝕刻停止膜を蝕刻マスクとして上記拡散防止膜及び上記接着膜を選択的に蝕刻するステップとを含む構成とする。
【００１４】
本発明においては、金属膜と下部層との間の接着力を向上させるための接着膜及び金属膜と接着膜との間の相互反応を防止するための拡散防止膜をまず蒸着して、微細金属パターンの間を絶縁するための絶縁膜を形成し、絶縁膜を蝕刻して微細金属パターンと連結する拡散防止膜を露出させた後、金属膜を形成し、微細金属パターンを形成することにより、微細パターンの主材料である金属膜の幅を増加させて素子の動作速度を向上させるだけでなく金属膜のみを蝕刻することにより、工程を容易に制御可能である点に特徴がある。
【００１５】
【発明の実施の形態】
以下、本発明の一実施例にかかる象嵌技法を利用した微細金属パターン形成方法を図８ないし図１８を参照して説明する。
【００１６】
まず、図８に示したように、半導体基板２０上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜２１と、この接着膜２１と金属膜との間の相互反応を抑制するための拡散防止膜２２を順に形成する。この際、接着膜２１はＴｉ等で形成し、拡散防止膜２２をＴｉＮまたはＷＮｘ等で形成する。
【００１７】
次に、図９に示したように、拡散防止膜２２上にＳｉＯ2 系列の絶縁物質で第１絶縁膜２３を形成し、図１０に示したように、第１絶縁膜２３を選択的に蝕刻して金属パターンが形成される部分の拡散防止膜２２を露出させる第１絶縁膜２３パターンを形成した後、図１１に示したように、全体構造上にＳｉＮまたはＳｉＯＮ系列の絶縁物質で第２絶縁膜を蒸着し、この後、第２絶縁膜を全面蝕刻して第１絶縁膜２３パターンの側壁に絶縁膜スペーサ２４を形成する。上記絶縁膜スペーサ２４は、以後の第１絶縁膜２３パターンを除去する工程で微細金属パターンを保護するためのものである。
【００１８】
次に、図１２に示したように、金属膜２５を形成して金属パターンが形成される領域を埋め込み、図１３に示したように、第１絶縁膜２３パターンの表面が露出するまで金属膜２５を化学的機械的に研磨した後、図１４に示したように、金属膜２５を蝕刻して第１絶縁膜２３パターンより金属膜２５が低くなるようにする。
【００１９】
次に、図１５に示したように、以後に実施される自己整列コンタクト（Self Align Contact）形成のための第１絶縁膜２３パターンの除去工程で金属膜２５を保護するためにＳｉＮまたはＳｉＯＮ等で蝕刻停止膜（etch stop layer）２６を蒸着し、図１６に示したように、第１絶縁膜２３パターンの表面が露出される時まで蝕刻停止膜２６を化学的機械的に研磨または蝕刻して金属膜２５上にのみ蝕刻停止膜２６が残るように平坦化させる。
【００２０】
次に、図１７に示したように、第１絶縁膜２３のパターンを除去して拡散防止膜２２を露出させ、図１８に示したように、拡散防止膜２２及び接着膜２１を選択的に蝕刻して微細金属パターン形成工程を完了する。この際、拡散防止膜２２及び接着膜２１の蝕刻の際に、蝕刻停止膜２６を蝕刻マスクとして利用する。
【００２１】
本発明の他の実施例にかかる象嵌技法を利用した微細金属パターン形成方法を図１９ないし図２６を参照して説明する。
【００２２】
まず、図１９に示したように、半導体基板３０上に金属膜と下部層（半導体基板）との間の接着力を向上させるための接着膜３１及び接着膜３１と金属膜との間の相互反応を抑制するための拡散防止膜３２を順に形成する。この際、接着膜３１はＴｉ等で形成し、拡散防止膜３２はＴｉＮまたはＷＮｘ等で形成する。
【００２３】
次に、図２０に示したように、拡散防止膜３２上にＳｉＯ2 系列の絶縁物質で第１絶縁膜３３を形成し、この第１絶縁膜３３を選択的に蝕刻して金属パターンが形成される部分の拡散防止膜３２を露出させる第１絶縁膜３３パターンを形成した後、図２１に示したように、全体構造上にＳｉＮまたはＳｉＯＮ系列の絶縁物質で第２絶縁膜を蒸着し、この第２絶縁膜を全面蝕刻して第１絶縁膜３３のパターン側壁に絶縁膜スペーサ３４を形成する。上記絶縁膜スペーサ３４は、以後の第１絶縁膜３３パターンの除去工程で微細金属パターンを保護するためのものである。
【００２４】
次に、図２２に示したように微細金属パターンが形成される領域に選択的な蒸着方法で所望厚さの金属膜３５を形成する。この際、金属膜３５が第１絶縁膜３３パターンより高くならないようにする。
【００２５】
次に、図２３に示したように、以後に実施される自己整列コンタクト形成のための第１絶縁膜３３の蝕刻工程で金属膜３５を保護するために、ＳｉＮまたはＳｉＯＮ等で蝕刻停止膜３６を蒸着し、図２４に示したように第１絶縁膜３３パターン表面が露出するまで蝕刻停止膜３６を化学的機械的に研磨または蝕刻して、金属膜３５上のみに蝕刻停止膜３６が残るように平坦化させる。
【００２６】
次に、図２５に示したように、第１絶縁膜３３のパターンを除去して拡散防止膜３２を露出させ、図２６に示したように、拡散防止膜３２及び接着膜３１を選択的に蝕刻して微細金属パターン形成工程を完了する。この際、拡散防止膜３２及び接着膜３１の蝕刻の際に蝕刻停止膜３６を蝕刻マスクとして利用する。
【００２７】
以上説明した本発明は、前述の実施例及び添付した図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲で様々な置換，変形及び変更が可能であることは、本発明が属する技術分野における通常の知識を有する当業者においては自明である。
【００２８】
【発明の効果】
上記説明のように本発明においては、従来の象嵌技法を利用した微細金属パターン形成方法に比べて、容易な工程にて微細金属パターンを形成でき、また、金属パターンの幅を増加させることができることから、素子の動作速度を向上させることができる効果を奏する。
【図面の簡単な説明】
【図１】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図２】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図３】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図４】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図５】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図６】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図７】従来の象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図８】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図９】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１０】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１１】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１２】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１３】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１４】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１５】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１６】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１７】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１８】本発明の一実施例にかかる象嵌技法を利用した微細金属パターンの形成工程を示す断面図である。
【図１９】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２０】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２１】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２２】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２３】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２４】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２５】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【図２６】本発明の他の実施例にかかる象嵌技法を利用した微細金属パターンの形成工程の断面図である。
【符号の説明】
２０、３０ 半導体基板
２１、３１ 接着膜
２２、３２ 拡散防止膜
２３、３３ 第１絶縁膜
２４、３４ 絶縁膜スペーサ
２５、３５ 金属膜
２６、３６ 蝕刻停止膜
Claims (7)
- 象嵌技法を利用した微細パターン形成方法において、
接着膜（ｇｌｕｅ ｌａｙｅｒ）及び拡散防止膜を順に形成するステップと、
上記拡散防止膜上に第１絶縁膜を形成し、上記第１絶縁膜を選択的に蝕刻して微細パターン領域を定義する開口部を形成するステップと、
上記開口部内の側壁に絶縁膜スペーサを形成するステップと、
金属膜の高さが上記開口部の高さより低くなるように、上記微細パターン領域に金属膜を形成するステップと、
上記金属膜上のみに蝕刻停止膜を形成するステップと、
上記絶縁膜パターンを除去して上記拡散防止膜を露出させるステップと、
上記蝕刻停止膜を蝕刻マスクとして上記拡散防止膜及び上記接着膜を選択的に蝕刻するステップと、
を含むことを特徴とする象嵌技法を利用した微細金属パターン形成方法。 - 上記金属膜を形成するステップは、
上記絶縁膜スペーサを形成された上記開口部内に金属膜を形成するステップと、
上記第１絶縁膜パターンの表面が露出される時まで上記金属膜を化学的機械的に研磨するステップと、
上記第１絶縁膜パターンの高さより上記金属膜の高さが低くなるようにするために上記金属膜を蝕刻するステップと
を含むことを特徴とする請求項１記載の象嵌技法を利用した微細金属パターン形成方法。 - 上記金属膜を形成するステップは、上記第１絶縁膜パターンの高さより上記金属膜の高さが低くなるように、選択的成長法により前記金属膜を形成することを特徴とする請求項１記載の象嵌技法を利用した微細金属パターン形成方法。
- 上記蝕刻停止膜を形成するステップは、
上記金属膜を形成するステップが完了した全体構造上に上記蝕刻停止膜を形成するステップと、
上記第１絶縁膜パターンの表面が露出される時まで上記蝕刻停止膜を化学的機械的に研磨するステップと、
を含むことを特徴とする請求項１記載の象嵌技法を利用した微細金属パターン形成方法。 - 上記第１絶縁膜はＳｉＯ２ の絶縁物質で形成されて、上記絶縁膜スペーサ及び上記蝕刻停止膜は各々ＳｉＮまたはＳｉＯＮの絶縁物質で形成されることを特徴とする請求項１記載の象嵌技法を利用した微細パターン形成方法。
- 上記接着膜はＴｉの導電物質で構成され、上記拡散防止膜はＴｉＮ，ＷＮ Ｘ （Ｘは任意の自然数）の導電物質で形成されることを特徴とする請求項１記載の象嵌技法を利用した微細パターン形成方法。
- 上記金属膜は上記開口部の一部を埋め込むように形成され、上記蝕刻停止膜は上記開口部を完全に埋め込むように形成されることを特徴とする請求項１記載の象嵌技法を利用した微細金属パターン形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980058559A KR100316017B1 (ko) | 1998-12-24 | 1998-12-24 | 상감기법을이용한미세금속패턴형성방법 |
| KR1998/P58559 | 1998-12-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000195867A JP2000195867A (ja) | 2000-07-14 |
| JP3932345B2 true JP3932345B2 (ja) | 2007-06-20 |
Family
ID=19565641
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34687699A Expired - Fee Related JP3932345B2 (ja) | 1998-12-24 | 1999-12-06 | 象嵌技法を利用した微細金属パターン形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6348414B1 (ja) |
| JP (1) | JP3932345B2 (ja) |
| KR (1) | KR100316017B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000216264A (ja) * | 1999-01-22 | 2000-08-04 | Mitsubishi Electric Corp | Ｃｍｏｓ論理回路素子、半導体装置とその製造方法およびその製造方法において用いる半導体回路設計方法 |
| US20090200668A1 (en) * | 2008-02-07 | 2009-08-13 | International Business Machines Corporation | Interconnect structure with high leakage resistance |
| KR102014197B1 (ko) | 2012-10-25 | 2019-08-26 | 삼성전자주식회사 | 반도체 장치 및 이의 형성 방법 |
| US9153483B2 (en) * | 2013-10-30 | 2015-10-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of semiconductor integrated circuit fabrication |
| US20160329213A1 (en) * | 2015-05-04 | 2016-11-10 | Lam Research Corporation | Highly selective deposition of amorphous carbon as a metal diffusion barrier layer |
| US10340141B2 (en) * | 2017-04-28 | 2019-07-02 | Taiwan Semiconductor Manufacturing Company, Ltd. | Patterning method for semiconductor device and structures resulting therefrom |
| US10170307B1 (en) * | 2017-06-30 | 2019-01-01 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for patterning semiconductor device using masking layer |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0827187A (ja) | 1994-07-22 | 1996-01-30 | Mitsui Toatsu Chem Inc | 糖タンパク質 |
| JPH095833A (ja) | 1995-06-22 | 1997-01-10 | Canon Inc | 光学機器 |
| JP3305921B2 (ja) | 1995-07-10 | 2002-07-24 | 日野自動車株式会社 | 自動車のピラー上部構造 |
| JP3161503B2 (ja) | 1995-08-25 | 2001-04-25 | 日本電信電話株式会社 | 音声メッセージの通信装置および通信システム |
| JPH0998284A (ja) | 1995-09-29 | 1997-04-08 | Nec Corp | ファクシミリ装置 |
| JPH09204408A (ja) | 1996-01-26 | 1997-08-05 | Nec Eng Ltd | コンピュータ診断処理システム |
| US5877075A (en) | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Dual damascene process using single photoresist process |
| US5935762A (en) | 1997-10-14 | 1999-08-10 | Industrial Technology Research Institute | Two-layered TSI process for dual damascene patterning |
| US5882996A (en) | 1997-10-14 | 1999-03-16 | Industrial Technology Research Institute | Method of self-aligned dual damascene patterning using developer soluble arc interstitial layer |
| US5877076A (en) | 1997-10-14 | 1999-03-02 | Industrial Technology Research Institute | Opposed two-layered photoresist process for dual damascene patterning |
| US5946567A (en) | 1998-03-20 | 1999-08-31 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method for making metal capacitors for deep submicrometer processes for semiconductor integrated circuits |
| TW396524B (en) * | 1998-06-26 | 2000-07-01 | United Microelectronics Corp | A method for fabricating dual damascene |
| TW430946B (en) * | 1998-07-22 | 2001-04-21 | United Microelectronics Corp | Dual damascene process |
-
1998
- 1998-12-24 KR KR1019980058559A patent/KR100316017B1/ko not_active IP Right Cessation
-
1999
- 1999-12-06 JP JP34687699A patent/JP3932345B2/ja not_active Expired - Fee Related
- 1999-12-21 US US09/471,575 patent/US6348414B1/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US6348414B1 (en) | 2002-02-19 |
| KR20000042394A (ko) | 2000-07-15 |
| KR100316017B1 (ko) | 2002-02-19 |
| JP2000195867A (ja) | 2000-07-14 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0779106B2 (ja) | 半導体集積回路の製造方法 | |
| JP2000077625A5 (ja) | ||
| JP3932345B2 (ja) | 象嵌技法を利用した微細金属パターン形成方法 | |
| JP3715480B2 (ja) | 半導体装置の素子分離膜形成方法 | |
| KR20000035246A (ko) | 반도체 구조물의 제조 방법 | |
| US20020090808A1 (en) | Method of manufacturing a self-aligned contact from a conductive layer that is free of voids | |
| KR100299379B1 (ko) | 반도체소자의금속배선형성방법 | |
| KR960011859B1 (ko) | 반도체 소자의 필드 산화막 형성방법 | |
| KR100289660B1 (ko) | 반도체 소자의 트렌치 형성방법 | |
| JP3897071B2 (ja) | 半導体装置の製造方法 | |
| GB2333644A (en) | A method of forming void free trench isolation | |
| US6060371A (en) | Process for forming a trench device isolation region on a semiconductor substrate | |
| JPH0653334A (ja) | 半導体装置の製造方法 | |
| JPH07335757A (ja) | 半導体装置およびその製造方法 | |
| JPH05299397A (ja) | 金属プラグの形成方法 | |
| JP2692918B2 (ja) | 半導体装置の製造方法 | |
| KR100674901B1 (ko) | 반도체 소자의 게이트 형성방법 | |
| KR100607331B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| JPH11233611A (ja) | 半導体デバイスの隔離領域形成方法 | |
| JP2997794B2 (ja) | コンタクトホールの形成方法 | |
| JPH0249017B2 (ja) | ||
| KR20070089524A (ko) | 반도체 소자의 플러그 형성 방법 | |
| JPH023228A (ja) | 平坦化せれた、選択的なタングステン金属処理層システム | |
| JPH0458538A (ja) | 半導体装置の製造方法 | |
| JPH0774173A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050601 |
|
| RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20050720 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060613 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060911 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20061003 |
|
| A601 | Written request for extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A601 Effective date: 20070104 |
|
| A602 | Written permission of extension of time |
Free format text: JAPANESE INTERMEDIATE CODE: A602 Effective date: 20070110 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20070112 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20070206 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20070222 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100330 Year of fee payment: 3 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110330 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120330 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130330 Year of fee payment: 6 |
|
| LAPS | Cancellation because of no payment of annual fees |