JPH11233611A - 半導体デバイスの隔離領域形成方法 - Google Patents
半導体デバイスの隔離領域形成方法Info
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- JPH11233611A JPH11233611A JP10309958A JP30995898A JPH11233611A JP H11233611 A JPH11233611 A JP H11233611A JP 10309958 A JP10309958 A JP 10309958A JP 30995898 A JP30995898 A JP 30995898A JP H11233611 A JPH11233611 A JP H11233611A
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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Abstract
(57)【要約】
【課題】 ボイドの発生を防止してデバイスの信頼性を
向上させることができる半導体デバイスの隔離領域形成
方法を提供する。 【解決手段】 半導体基板上に第１絶縁膜（２３ａ）を
形成して、その第１絶縁膜のトレンチ（２６）を形成さ
せる箇所を除去し、その除去された第１絶縁膜の側面に
側壁（２５ａ）を形成させ、その側壁をエッチングしな
がら同時に基板をエッチングしてトレンチを形成させる
ようにしたことを特徴とするものである。その際、側壁
は一部残る程度までエッチングを行う。
向上させることができる半導体デバイスの隔離領域形成
方法を提供する。 【解決手段】 半導体基板上に第１絶縁膜（２３ａ）を
形成して、その第１絶縁膜のトレンチ（２６）を形成さ
せる箇所を除去し、その除去された第１絶縁膜の側面に
側壁（２５ａ）を形成させ、その側壁をエッチングしな
がら同時に基板をエッチングしてトレンチを形成させる
ようにしたことを特徴とするものである。その際、側壁
は一部残る程度までエッチングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は半導体デバイスの製
造工程に関し、特にデバイスの信頼性を向上させること
ができる半導体デバイスの隔離領域形成方法に関する。
造工程に関し、特にデバイスの信頼性を向上させること
ができる半導体デバイスの隔離領域形成方法に関する。
【０００２】
【従来の技術】一般に、半導体デバイスの高集積化に伴
い、デバイス隔離領域とデバイス形成領域（つまり、活
性領域）のサイズを縮小する様々な方法が提案されてい
る。従来の一般的なデバイス隔離領域の形成技術はＬＯ
ＣＯＳである。このＬＯＣＯＳを用いた隔離領域形成工
程は、その工程が簡単で且つ再現性が優れているため多
く用いられている。しかしながら、ＬＯＣＯＳで隔離領
域を形成する場合、隔離酸化膜が活性領域へ拡張され
る、いわゆるバーズビークの発生のために活性領域の面
積が縮小され、６４ＭＢ級以上のＤＲＡＭデバイスには
適用し難いことが知られている。
い、デバイス隔離領域とデバイス形成領域（つまり、活
性領域）のサイズを縮小する様々な方法が提案されてい
る。従来の一般的なデバイス隔離領域の形成技術はＬＯ
ＣＯＳである。このＬＯＣＯＳを用いた隔離領域形成工
程は、その工程が簡単で且つ再現性が優れているため多
く用いられている。しかしながら、ＬＯＣＯＳで隔離領
域を形成する場合、隔離酸化膜が活性領域へ拡張され
る、いわゆるバーズビークの発生のために活性領域の面
積が縮小され、６４ＭＢ級以上のＤＲＡＭデバイスには
適用し難いことが知られている。
【０００３】このため、バーズビークの生成を防止し又
はバーズビークを除去して隔離領域を小さくして活性領
域を増大させる改良ＬＯＣＯＳ工程が提案されている。
この改良ＬＯＣＯＳ工程は６４ＭＢ又は２５６ＭＢ級の
ＤＲＡＭの製造工程で用いられる。しかし、セル領域の
面積に０．２μｍ2 以下を要求するギガ級以上のＤＲＡ
Ｍでは、このような改良ＬＯＣＯＳ工程を用いた隔離領
域形成工程でも、隔離領域の占める面積が大きいという
問題点と、ＬＯＣＯＳ工程によるフィールド酸化膜がシ
リコン基板との界面に形成され、シリコン基板の濃度が
フィールド酸化膜との結合により低くなり、ついに漏洩
電流が発生する等の問題があるため、隔離領域の特性が
悪くなる。このため、ギガ級以上のＤＲＡＭの隔離領域
形成方法として、隔離領域の厚さの調節が容易で且つ隔
離効果を高めることができるトレンチを用いた隔離領域
形成方法が提案されている。
はバーズビークを除去して隔離領域を小さくして活性領
域を増大させる改良ＬＯＣＯＳ工程が提案されている。
この改良ＬＯＣＯＳ工程は６４ＭＢ又は２５６ＭＢ級の
ＤＲＡＭの製造工程で用いられる。しかし、セル領域の
面積に０．２μｍ2 以下を要求するギガ級以上のＤＲＡ
Ｍでは、このような改良ＬＯＣＯＳ工程を用いた隔離領
域形成工程でも、隔離領域の占める面積が大きいという
問題点と、ＬＯＣＯＳ工程によるフィールド酸化膜がシ
リコン基板との界面に形成され、シリコン基板の濃度が
フィールド酸化膜との結合により低くなり、ついに漏洩
電流が発生する等の問題があるため、隔離領域の特性が
悪くなる。このため、ギガ級以上のＤＲＡＭの隔離領域
形成方法として、隔離領域の厚さの調節が容易で且つ隔
離効果を高めることができるトレンチを用いた隔離領域
形成方法が提案されている。
【０００４】以下、添付図面に基づき従来のトレンチを
用いた半導体デバイスの隔離領域形成方法を説明する。
図１は従来の半導体デバイスを示す平面図である。図１
に示すように、活性領域とフィールド領域とを有する半
導体基板１１のフィールド領域に一方向に一定の間隙を
おいて素子隔離膜１７ａが形成され、素子隔離膜１７ａ
に直交する方向に一定の間隙をおいてオーバーラップさ
れるようにゲート電極２０が形成される。しかし、素子
隔離膜１７ａを形成させる際に、その表面にボイド１８
が形成され、そのボイド１８にゲート電極用導電層が入
り込み、隣り合うゲート電極２０が互いに連結され、ゲ
ート電極２０の間に電流が流れるという問題が生じる。
用いた半導体デバイスの隔離領域形成方法を説明する。
図１は従来の半導体デバイスを示す平面図である。図１
に示すように、活性領域とフィールド領域とを有する半
導体基板１１のフィールド領域に一方向に一定の間隙を
おいて素子隔離膜１７ａが形成され、素子隔離膜１７ａ
に直交する方向に一定の間隙をおいてオーバーラップさ
れるようにゲート電極２０が形成される。しかし、素子
隔離膜１７ａを形成させる際に、その表面にボイド１８
が形成され、そのボイド１８にゲート電極用導電層が入
り込み、隣り合うゲート電極２０が互いに連結され、ゲ
ート電極２０の間に電流が流れるという問題が生じる。
【０００５】図２〜図４は図１のIV−IV線上の従来の半
導体デバイスの隔離領域形成方法を示す工程面図であ
る。図２ａに示すように、半導体基板１１の表面に第１
シリコン酸化膜１２を形成し、その上に窒化膜１３を形
成する。次いで、窒化膜１３上にフォトレジスト１４を
塗布した後、露光及び現像工程でパターニングする。図
２ｂに示すように、パターニングされたフォトレジスト
１４をマスクに用いて窒化膜１３及び第１シリコン酸化
膜１２を選択的にエッチングして、窒化膜パターン１３
ａ及び第１シリコン酸化膜パターン１２ａを形成するこ
とにより、フィールド領域と活性領域を定める。窒化膜
パターン１３ａ及び第１シリコン酸化膜パターン１２ａ
が残っている領域が活性領域であり、それらが除去され
た領域がフィールド領域である。
導体デバイスの隔離領域形成方法を示す工程面図であ
る。図２ａに示すように、半導体基板１１の表面に第１
シリコン酸化膜１２を形成し、その上に窒化膜１３を形
成する。次いで、窒化膜１３上にフォトレジスト１４を
塗布した後、露光及び現像工程でパターニングする。図
２ｂに示すように、パターニングされたフォトレジスト
１４をマスクに用いて窒化膜１３及び第１シリコン酸化
膜１２を選択的にエッチングして、窒化膜パターン１３
ａ及び第１シリコン酸化膜パターン１２ａを形成するこ
とにより、フィールド領域と活性領域を定める。窒化膜
パターン１３ａ及び第１シリコン酸化膜パターン１２ａ
が残っている領域が活性領域であり、それらが除去され
た領域がフィールド領域である。
【０００６】図２ｃに示すように、フォトレジスト１４
を除去し、窒化膜パターン１３ａをマスクに用いて異方
性エッチングでシリコン基板１１のフィールド領域を所
定の深さにエッチングしてトレンチ１５を形成する。こ
のエッチングは、異方性エッチングであるので、トレン
チ１５の側面の角度が急峻に、すなわち直角になるよう
に形成される。図３ｄに示すように、トレンチ１５の形
成された半導体基板１１を酸化させてトレンチ１５の表
面に第２シリコン酸化膜１６を形成する。
を除去し、窒化膜パターン１３ａをマスクに用いて異方
性エッチングでシリコン基板１１のフィールド領域を所
定の深さにエッチングしてトレンチ１５を形成する。こ
のエッチングは、異方性エッチングであるので、トレン
チ１５の側面の角度が急峻に、すなわち直角になるよう
に形成される。図３ｄに示すように、トレンチ１５の形
成された半導体基板１１を酸化させてトレンチ１５の表
面に第２シリコン酸化膜１６を形成する。
【０００７】図３ｅに示すように、トレンチ１５を含む
半導体基板１１の全面に高密度プラズマ（ＨＤＰ）酸化
膜１７を形成する。そのとき、トレンチ１５は、基板表
面に対する側面の角度が急峻であるため、ＨＤＰ酸化膜
１７の形成時にトレンチ１５内にボイド１８が発生す
る。図３ｆに示すように、窒化膜パターン１３ａの表面
が露出されるようにＨＤＰ酸化膜１７を化学機械的研磨
法（ＣＭＰ）で研磨することにより、トレンチ１５の内
部に素子隔離膜１７ａを形成する。そのとき、素子隔離
膜１７ａの表面にボイド１８が露出する。
半導体基板１１の全面に高密度プラズマ（ＨＤＰ）酸化
膜１７を形成する。そのとき、トレンチ１５は、基板表
面に対する側面の角度が急峻であるため、ＨＤＰ酸化膜
１７の形成時にトレンチ１５内にボイド１８が発生す
る。図３ｆに示すように、窒化膜パターン１３ａの表面
が露出されるようにＨＤＰ酸化膜１７を化学機械的研磨
法（ＣＭＰ）で研磨することにより、トレンチ１５の内
部に素子隔離膜１７ａを形成する。そのとき、素子隔離
膜１７ａの表面にボイド１８が露出する。
【０００８】図４ｇに示すように、窒化膜パターン１３
ａ及び第１シリコン酸化膜パターン１２ａを除去し、素
子隔離膜１７ａを含む半導体基板１１の全面にゲート絶
縁膜１９、ゲート電極用導電層２０を形成し、導電層２
０及びゲート絶縁膜１９を選択的に除去してゲート電極
２０を形成する。ゲート電極２０は素子隔離膜１７ａに
直交する方向に連続された形状に形成され、一部分が素
子隔離膜１７ａにオーバーラップする。その際、ボイド
１８の中にも導電層が入り込んで、平行に並ぶゲート電
極２０を短絡する。
ａ及び第１シリコン酸化膜パターン１２ａを除去し、素
子隔離膜１７ａを含む半導体基板１１の全面にゲート絶
縁膜１９、ゲート電極用導電層２０を形成し、導電層２
０及びゲート絶縁膜１９を選択的に除去してゲート電極
２０を形成する。ゲート電極２０は素子隔離膜１７ａに
直交する方向に連続された形状に形成され、一部分が素
子隔離膜１７ａにオーバーラップする。その際、ボイド
１８の中にも導電層が入り込んで、平行に並ぶゲート電
極２０を短絡する。
【０００９】
【発明が解決しようとする課題】上記の従来の半導体デ
バイスの隔離領域形成方法には以下の問題があった。第
１に、トレンチの側面の基板表面に対する角度が急峻で
あるので、ステップカバーレッジの問題から絶縁膜の堆
積時にトレンチの内部にボイドが発生するため、図１に
示すように互いに隔離されるべきゲート電極の間に電流
が流れる。このため、デバイスの不良が発生する。第２
に、ゲート電極を形成させた後洗浄しなければならない
が、その洗浄工程中に素子隔離膜がシリコン基板に接触
している箇所で、ゲート絶縁膜が除去され、シリコン基
板が露出され、ゲート絶縁膜の信頼性が低下する。本発
明は上記問題点を解決するためになされたものであり、
その目的とするところは、ボイドの発生を防止してデバ
イスの信頼性を向上させることができる半導体デバイス
の隔離領域形成方法を提供することである。さらに他の
目的は、ゲート絶縁膜の剥離を防止することができる半
導体デバイスの隔離領域形成方法を提供することであ
る。
バイスの隔離領域形成方法には以下の問題があった。第
１に、トレンチの側面の基板表面に対する角度が急峻で
あるので、ステップカバーレッジの問題から絶縁膜の堆
積時にトレンチの内部にボイドが発生するため、図１に
示すように互いに隔離されるべきゲート電極の間に電流
が流れる。このため、デバイスの不良が発生する。第２
に、ゲート電極を形成させた後洗浄しなければならない
が、その洗浄工程中に素子隔離膜がシリコン基板に接触
している箇所で、ゲート絶縁膜が除去され、シリコン基
板が露出され、ゲート絶縁膜の信頼性が低下する。本発
明は上記問題点を解決するためになされたものであり、
その目的とするところは、ボイドの発生を防止してデバ
イスの信頼性を向上させることができる半導体デバイス
の隔離領域形成方法を提供することである。さらに他の
目的は、ゲート絶縁膜の剥離を防止することができる半
導体デバイスの隔離領域形成方法を提供することであ
る。
【００１０】
【課題を解決するための手段】上記目的を達成するため
の本発明の半導体デバイスの隔離領域形成方法は、半導
体基板上に第１絶縁膜を形成して、その第１絶縁膜のト
レンチを形成させる箇所を除去し、除去された第１絶縁
膜の側面に側壁を形成させ、その側壁をエッチングしな
がら基板をエッチングしてトレンチを形成させるように
したことを特徴とするものである。そのトレンチ形成の
エッチングは、側壁と基板のエッチング選択比を１：１
または若干側壁のエッチング速度が速くなるようにして
異方性エッチングで行うことが望ましい。その際、側壁
はその全部を除去せず一部を残すようにする。
の本発明の半導体デバイスの隔離領域形成方法は、半導
体基板上に第１絶縁膜を形成して、その第１絶縁膜のト
レンチを形成させる箇所を除去し、除去された第１絶縁
膜の側面に側壁を形成させ、その側壁をエッチングしな
がら基板をエッチングしてトレンチを形成させるように
したことを特徴とするものである。そのトレンチ形成の
エッチングは、側壁と基板のエッチング選択比を１：１
または若干側壁のエッチング速度が速くなるようにして
異方性エッチングで行うことが望ましい。その際、側壁
はその全部を除去せず一部を残すようにする。
【００１１】
【発明の実施の形態】以下、添付図面に基づき本発明の
半導体デバイスの隔離領域形成方法を詳細に説明する。
図５は本発明実施形態の半導体デバイスを示す平面図で
ある。図５に示すように、シリコン基板２１のフィール
ド領域に一定の間隙をおいて一方向に複数の素子隔離膜
２８ａが形成される。素子隔離膜２８ａに直交する方向
にその一部分が素子隔離膜とオーバーラップされるよう
にゲート電極３０が形成される。本実施形態において
は、複数のゲート電極３０は互いに完全に隔離されて形
成される。
半導体デバイスの隔離領域形成方法を詳細に説明する。
図５は本発明実施形態の半導体デバイスを示す平面図で
ある。図５に示すように、シリコン基板２１のフィール
ド領域に一定の間隙をおいて一方向に複数の素子隔離膜
２８ａが形成される。素子隔離膜２８ａに直交する方向
にその一部分が素子隔離膜とオーバーラップされるよう
にゲート電極３０が形成される。本実施形態において
は、複数のゲート電極３０は互いに完全に隔離されて形
成される。
【００１２】図６〜図８は図５のVI−VI線上の本発明実
施形態の半導体デバイスの隔離領域形成方法を示す工程
断面図である。図６ａに示すように、半導体基板２１の
表面を酸化させて、後続工程における窒化膜の形成時に
半導体基板２１が反応ガスにより腐食されるのを防止す
るために、半導体基板２１の表面にシリコン酸化膜であ
る絶縁膜２２を形成する。次いで、後続工程の半導体基
板２１のエッチング時にマスキングの役割を果たし、且
つ化学機械的研磨法による絶縁膜２２のエッチング工程
中に半導体基板２１に加えられる損傷を防止するため
に、絶縁膜２２上に窒化膜の第１絶縁膜２３を形成す
る。そして、第１絶縁膜２３上にフォトレジスト２４を
塗布した後、露光及び現像工程でフォトレジスト２４を
パターニングする。図６ｂに示すように、パターニング
されたフォトレジスト２４をマスクに用いて第１絶縁膜
としての窒化膜２３及び絶縁膜２２を選択的にエッチン
グして第１絶縁膜パターン２３ａ及び絶縁膜パターン２
２ａを形成することにより、フィールド領域と活性領域
とを分ける。第１絶縁膜パターン２３ａ及び絶縁膜パタ
ーン２２ａが残っている領域が活性領域であり、それら
が除去された領域がフィールド領域である。
施形態の半導体デバイスの隔離領域形成方法を示す工程
断面図である。図６ａに示すように、半導体基板２１の
表面を酸化させて、後続工程における窒化膜の形成時に
半導体基板２１が反応ガスにより腐食されるのを防止す
るために、半導体基板２１の表面にシリコン酸化膜であ
る絶縁膜２２を形成する。次いで、後続工程の半導体基
板２１のエッチング時にマスキングの役割を果たし、且
つ化学機械的研磨法による絶縁膜２２のエッチング工程
中に半導体基板２１に加えられる損傷を防止するため
に、絶縁膜２２上に窒化膜の第１絶縁膜２３を形成す
る。そして、第１絶縁膜２３上にフォトレジスト２４を
塗布した後、露光及び現像工程でフォトレジスト２４を
パターニングする。図６ｂに示すように、パターニング
されたフォトレジスト２４をマスクに用いて第１絶縁膜
としての窒化膜２３及び絶縁膜２２を選択的にエッチン
グして第１絶縁膜パターン２３ａ及び絶縁膜パターン２
２ａを形成することにより、フィールド領域と活性領域
とを分ける。第１絶縁膜パターン２３ａ及び絶縁膜パタ
ーン２２ａが残っている領域が活性領域であり、それら
が除去された領域がフィールド領域である。
【００１３】図６ｃに示すように、フォトレジスト２４
を除去し、第１絶縁膜パターン２３ａを含む半導体基板
２１の全面に第１絶縁膜パターン２３ａとエッチング選
択比が異なるシリコン酸化膜又は多結晶シリコンで第２
絶縁膜２５を形成する。図７ｄに示すように、第２絶縁
膜２５を異方性エッチング法でエッチングして第１絶縁
膜パターン２３ａ及び絶縁膜パターン２２ａの両側面に
第２絶縁膜側壁２５ａを形成する。
を除去し、第１絶縁膜パターン２３ａを含む半導体基板
２１の全面に第１絶縁膜パターン２３ａとエッチング選
択比が異なるシリコン酸化膜又は多結晶シリコンで第２
絶縁膜２５を形成する。図７ｄに示すように、第２絶縁
膜２５を異方性エッチング法でエッチングして第１絶縁
膜パターン２３ａ及び絶縁膜パターン２２ａの両側面に
第２絶縁膜側壁２５ａを形成する。
【００１４】図７ｅに示すように、第１絶縁膜パターン
２３ａをマスクに用いて異方性エッチングで第２縁膜側
壁２５ａと半導体基板２１のフィールド領域を所定の深
さにエッチングしてトレンチ２６を形成する。ここで、
第２絶縁膜側壁２５ａのエッチング選択比と半導体基板
２１のエッチング選択比を１：１とする。すなわち、第
２絶縁膜側壁２５ａのエッチング速度が半導体基板２１
のエッチング速度に比べて同じか又は僅かに速いように
する。その結果、基板がエッチングされるに伴って側壁
２５ａもエッチングされる。最初に側壁２５ａの基板上
の間隔と同じ間隔に狭くエッチングされ、その側壁がエ
ッチングされるに伴って順次広くなりながら基板がエッ
チングされる。すなわち、基板の内部での幅が狭く表面
部での幅が広いトレンチ２６が形成される。それによっ
て、トレンチの側面の基板表面に対する角度を鈍く傾斜
するようにすることができる。このトレンチ形成のため
のエッチングの際に、側壁２５ａが完全に除去されるこ
となく、一部が残るようにする。
２３ａをマスクに用いて異方性エッチングで第２縁膜側
壁２５ａと半導体基板２１のフィールド領域を所定の深
さにエッチングしてトレンチ２６を形成する。ここで、
第２絶縁膜側壁２５ａのエッチング選択比と半導体基板
２１のエッチング選択比を１：１とする。すなわち、第
２絶縁膜側壁２５ａのエッチング速度が半導体基板２１
のエッチング速度に比べて同じか又は僅かに速いように
する。その結果、基板がエッチングされるに伴って側壁
２５ａもエッチングされる。最初に側壁２５ａの基板上
の間隔と同じ間隔に狭くエッチングされ、その側壁がエ
ッチングされるに伴って順次広くなりながら基板がエッ
チングされる。すなわち、基板の内部での幅が狭く表面
部での幅が広いトレンチ２６が形成される。それによっ
て、トレンチの側面の基板表面に対する角度を鈍く傾斜
するようにすることができる。このトレンチ形成のため
のエッチングの際に、側壁２５ａが完全に除去されるこ
となく、一部が残るようにする。
【００１５】図７ｆに示すように、トレンチ２６の形成
された半導体基板２１を酸化させてトレンチ２６の表面
にシリコン酸化膜２７を形成する。このシリコン酸化膜
２７はトレンチ２６形成工程中で発生した半導体基板２
１の損傷及び不純物を除去するためのものである。そし
て、トレンチ２６を形成された半導体基板２１の全面に
高密度のプラズマ酸化膜である第３絶縁膜２８をトレン
チを埋めるように形成する。その際、トレンチ２６の側
面が基板表面に対して傾斜するように形成されているの
で、第３絶縁膜２８にボイドが発生することがない。図
８ｇに示すように、化学機械的研磨法で第１絶縁膜パタ
ーン２３ａの表面が露出されるように第３絶縁膜２８を
研磨することにより、トレンチ２６の内部に素子隔離膜
２８ａを形成する。
された半導体基板２１を酸化させてトレンチ２６の表面
にシリコン酸化膜２７を形成する。このシリコン酸化膜
２７はトレンチ２６形成工程中で発生した半導体基板２
１の損傷及び不純物を除去するためのものである。そし
て、トレンチ２６を形成された半導体基板２１の全面に
高密度のプラズマ酸化膜である第３絶縁膜２８をトレン
チを埋めるように形成する。その際、トレンチ２６の側
面が基板表面に対して傾斜するように形成されているの
で、第３絶縁膜２８にボイドが発生することがない。図
８ｇに示すように、化学機械的研磨法で第１絶縁膜パタ
ーン２３ａの表面が露出されるように第３絶縁膜２８を
研磨することにより、トレンチ２６の内部に素子隔離膜
２８ａを形成する。
【００１６】図８ｈに示すように、第１絶縁膜パターン
２３ａ及び絶縁膜パターン２２ａを除去し、素子隔離膜
２８ａを含む半導体基板２１の全面にゲート絶縁膜２９
及びゲート電極用導電層（図示せず）を形成する。その
第１絶縁膜パターン２３ａ及び絶縁膜パターン２２ａを
除去するとき、前記したように残した第２絶縁膜側壁２
５ａがそのまま残るようにする。このように側壁２５ａ
を残すと、以後の洗浄工程時に素子隔離膜２８ａと半導
体基板２１との界面でゲート絶縁膜２９がエッチングさ
れるのを防止し、ゲート絶縁膜２９の信頼性を確保する
ことができる。その後、導電層及びゲート絶縁膜２９を
選択的に除去してゲート電極３０を形成する。
２３ａ及び絶縁膜パターン２２ａを除去し、素子隔離膜
２８ａを含む半導体基板２１の全面にゲート絶縁膜２９
及びゲート電極用導電層（図示せず）を形成する。その
第１絶縁膜パターン２３ａ及び絶縁膜パターン２２ａを
除去するとき、前記したように残した第２絶縁膜側壁２
５ａがそのまま残るようにする。このように側壁２５ａ
を残すと、以後の洗浄工程時に素子隔離膜２８ａと半導
体基板２１との界面でゲート絶縁膜２９がエッチングさ
れるのを防止し、ゲート絶縁膜２９の信頼性を確保する
ことができる。その後、導電層及びゲート絶縁膜２９を
選択的に除去してゲート電極３０を形成する。
【００１７】
【発明の効果】上述したように、本発明の半導体デバイ
スの隔離領域形成方法は次の効果がある。請求項１の発
明によれば、第１絶縁膜の除去された側面に形成させた
第２絶縁膜側壁をエッチングしながらトレンチをエッチ
ングするので、トレンチの側面の角度が緩慢に形成さ
れ、絶縁膜の堆積時にトレンチの内部にボイドの発生が
防止されるため、ボイドによるデバイスの不良を防止す
ることができる。請求項２の発明によれば、第２絶縁膜
側壁のエッチング速度が基板のエッチング速度に比べて
同じ又は僅かに速いため、異方性エッチングによって下
部よりも上部の幅が広いトレンチを形成することができ
る。すなわち、簡単に側面に傾斜を付けたトレンチを形
成することができる。請求項３、４の発明によれば、第
２絶縁膜側壁を完全に除去せずに残すので、洗浄時にゲ
ート絶縁膜が剥離することがなく、ゲート絶縁膜の信頼
性を向上させることができる。請求項５の発明によれ
ば、高密度プラズマ酸化膜を形成した後、化学機械的研
磨法で研磨することにより、表面のプロファイルを向上
させることができる。
スの隔離領域形成方法は次の効果がある。請求項１の発
明によれば、第１絶縁膜の除去された側面に形成させた
第２絶縁膜側壁をエッチングしながらトレンチをエッチ
ングするので、トレンチの側面の角度が緩慢に形成さ
れ、絶縁膜の堆積時にトレンチの内部にボイドの発生が
防止されるため、ボイドによるデバイスの不良を防止す
ることができる。請求項２の発明によれば、第２絶縁膜
側壁のエッチング速度が基板のエッチング速度に比べて
同じ又は僅かに速いため、異方性エッチングによって下
部よりも上部の幅が広いトレンチを形成することができ
る。すなわち、簡単に側面に傾斜を付けたトレンチを形
成することができる。請求項３、４の発明によれば、第
２絶縁膜側壁を完全に除去せずに残すので、洗浄時にゲ
ート絶縁膜が剥離することがなく、ゲート絶縁膜の信頼
性を向上させることができる。請求項５の発明によれ
ば、高密度プラズマ酸化膜を形成した後、化学機械的研
磨法で研磨することにより、表面のプロファイルを向上
させることができる。
【図１】 従来の半導体デバイスを示す平面図。
【図２】〜
【図４】 図１のIV−IV線上の従来の半導体デバイスの
隔離領域形成方法を示す工程断面図。
隔離領域形成方法を示す工程断面図。
【図５】 本発明実施形態の半導体デバイスを示す平面
図。
図。
【図６】〜
【図８】 図３のVI−VI線上の隔離領域形成方法を示す
工程断面図。
工程断面図。
２１ 半導体基板 ２３ 第１絶縁膜 ２３ａ 第１絶縁膜パターン ２４ フォトレジスト ２５ａ 第２絶縁膜側壁 ２６ トレンチ ２８ 第３絶縁膜 ２８ａ 素子隔離膜 ２９ ゲート絶縁膜 ３０ ゲート電極
フロントページの続き (72)発明者 ジン・ワン・パク 大韓民国・チュンチョンブク−ド・チョン ズ−シ・フンドク−ク・ガギョン−ドン・ 1516・タイアム スジョン アパートメン ト 104−1402
Claims (5)
- 【請求項１】 半導体基板上に第１絶縁膜を形成する段
階と、 半導体基板の所定の領域に開口部を形成するために第１
絶縁膜を選択的に除去して第１絶縁膜パターンを形成す
る段階と、 第１絶縁膜パターンの両側面に第２絶縁膜側壁を形成す
る段階と、 第１絶縁膜パターンをマスクに用いて第２絶縁膜側壁を
エッチングしながら半導体基板を同時にエッチングして
半導体基板にトレンチを形成する段階と、 トレンチの内部を埋めるようにして第１絶縁膜の表面に
第３絶縁膜を形成する段階と、 第１絶縁膜パターンの上側が露出されるように第３絶縁
膜を選択的にエッチングして素子隔離膜を形成する段階
と、を備えることを特徴とする半導体デバイスの隔離領
域形成方法。 - 【請求項２】 半導体基板のエッチング速度に比べて第
２絶縁膜側壁のエッチング速度が同じか又は速くして基
板と側壁とをエッチングしてトレンチを形成することを
特徴とする請求項１記載の半導体デバイスの隔離領域形
成方法。 - 【請求項３】 トレンチを形成させる際のエッチング
は、第２絶縁膜側壁が完全には除去されず、一部が残る
ようにエッチングすることを特徴とする請求項１記載の
半導体デバイスの隔離領域形成方法。 - 【請求項４】 さらに、第３絶縁膜をエッチングした
後、露出された第１絶縁膜を除去する工程を含み、その
工程では第２絶縁膜側壁を残すようにすることを特徴と
する請求項３記載の半導体デバイスの隔離領域形成方
法。 - 【請求項５】 素子隔離膜は、第１絶縁膜パターンの表
面が露出されるように第３絶縁膜を化学機械的研磨法で
研磨して形成することを特徴とする請求項１記載の半導
体デバイスの隔離領域形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR74390/1997 | 1997-12-26 | ||
| KR1019970074390A KR100244300B1 (ko) | 1997-12-26 | 1997-12-26 | 반도체 소자의 격리영역 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11233611A true JPH11233611A (ja) | 1999-08-27 |
Family
ID=19528750
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10309958A Pending JPH11233611A (ja) | 1997-12-26 | 1998-10-30 | 半導体デバイスの隔離領域形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US6180488B1 (ja) |
| JP (1) | JPH11233611A (ja) |
| KR (1) | KR100244300B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9653507B2 (en) * | 2014-06-25 | 2017-05-16 | Taiwan Semiconductor Manufacturing Co., Ltd. | Deep trench isolation shrinkage method for enhanced device performance |
| CN111933568B (zh) * | 2020-09-25 | 2021-02-09 | 晶芯成(北京)科技有限公司 | 一种浅沟槽隔离结构的制作方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5433794A (en) | 1992-12-10 | 1995-07-18 | Micron Technology, Inc. | Spacers used to form isolation trenches with improved corners |
| US5346584A (en) | 1993-07-28 | 1994-09-13 | Digital Equipment Corporation | Planarization process for IC trench isolation using oxidized polysilicon filler |
| US5972773A (en) * | 1995-03-23 | 1999-10-26 | Advanced Micro Devices, Inc. | High quality isolation for high density and high performance integrated circuits |
| KR0161430B1 (ko) * | 1995-08-31 | 1999-02-01 | 김광호 | 스페이서를 이용한 트렌치 형성방법 |
| US5960297A (en) * | 1997-07-02 | 1999-09-28 | Kabushiki Kaisha Toshiba | Shallow trench isolation structure and method of forming the same |
| US6051478A (en) * | 1997-12-18 | 2000-04-18 | Advanced Micro Devices, Inc. | Method of enhancing trench edge oxide quality |
| US5945352A (en) * | 1997-12-19 | 1999-08-31 | Advanced Micro Devices | Method for fabrication of shallow isolation trenches with sloped wall profiles |
-
1997
- 1997-12-26 KR KR1019970074390A patent/KR100244300B1/ko not_active IP Right Cessation
-
1998
- 1998-10-30 JP JP10309958A patent/JPH11233611A/ja active Pending
- 1998-11-20 US US09/196,766 patent/US6180488B1/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100484884B1 (ko) * | 2002-09-18 | 2005-04-22 | 동부아남반도체 주식회사 | 에스티아이 공정에서의 리키지 방지방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6180488B1 (en) | 2001-01-30 |
| KR100244300B1 (ko) | 2000-03-02 |
| KR19990054561A (ko) | 1999-07-15 |
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