TWI716852B - 積體扇出型封裝及其製造方法 - Google Patents

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TWI716852B
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dielectric
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王之妤
郭宏瑞
胡毓祥
廖思豪
朱永祺
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台灣積體電路製造股份有限公司
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Abstract

一種積體扇出型封裝包括包封體、晶粒、多個導電結構以及重佈線結構。所述晶粒及所述導電結構被所述包封體包封。所述導電結構環繞所述晶粒。所述重佈線結構設置在所述包封體上。所述重佈線結構包括多個佈線圖案、多個導通孔及多個對位標記。所述導通孔對佈線圖案進行內連。所述對位標記中的至少一者實體接觸所述包封體。

Description

積體扇出型封裝及其製造方法
本發明實施例是有關於一種積體扇出型封裝及其製造方法，且特別是有關於一種具有對位標記的積體扇出型封裝及其製造方法。
由於各種電子元件(例如，電晶體、二極體、電阻器、電容器等)的積體密度持續提高，半導體行業已經歷快速增長。在很大程度上，積體密度的此種提高源自於最小特徵大小(minimum feature size)的重複減小，此使得更多較小的元件能夠集成到給定區域中。這些較小的電子元件也需要與先前的封裝相比利用較小面積的較小的封裝。當前，積體扇出型封裝因其緊湊性而正變得日漸流行。然而，與積體扇出型封裝相關的技術依舊存在許多挑戰。
一種積體扇出型封裝包括包封體、晶粒、多個導電結構 及重佈線結構。所述晶粒及所述導電結構被所述包封體包封。所述導電結構環繞所述晶粒。所述重佈線結構設置在所述包封體上。所述重佈線結構包括多個佈線圖案、多個導通孔及多個對位標記。所述導通孔對所述佈線圖案進行內連。所述對位標記中的至少一者實體接觸(physical contact)所述包封體。
一種積體扇出型封裝包括包封體、晶粒、多個導電結構以及重佈線結構。所述晶粒及所述導電結構被所述包封體包封。所述導電結構環繞所述晶粒。所述重佈線結構設置在所述包封體上。所述重佈線結構包括第一介電層、第二介電層、第一對位標記及第二對位標記。所述第二介電層堆疊在所述第一介電層上。所述第一對位標記嵌置在所述第一介電層中，且所述第二對位標記嵌置在所述第二介電層中。所述第一對位標記包括第一晶種層及多個第一導電圖案。所述第一導電圖案堆疊在所述第一晶種層上。所述第二對位標記包括第二晶種層、第二導電圖案及多個第三導電圖案。所述第二導電圖案夾置在所述第二晶種層與所述第三導電圖案之間。
一種積體扇出型封裝的製造方法包括至少以下步驟。提供載板。在所述載板上形成晶粒及多個導電結構。所述導電結構環繞所述晶粒。使用包封體包封所述晶粒及所述導電結構。在所述包封體上形成重佈線結構。所述重佈線結構包括實體接觸所述包封體的第一對位標記。
10、20、30:積體扇出型封裝
20’:子封裝
100、500、500’:重佈線結構
102:重佈線導電層
104:介電層
106:重佈線導通孔
200:導電結構
300:晶粒
300a:後表面
300b:前表面
300c:主動表面
310:半導體基板
320:導電接墊
330:鈍化層
340:後鈍化層
350:通孔
360:保護層
400:包封體
400a:包封材料
510、512:晶種材料層
510a、510b、510c、512a、512b、514a、514b、514c、516a:晶種層
520a、520b、520c、522a、522b、540a、540b、542a、542b、542c、544a:導電圖案
530:第一介電層
530a、532a:介電材料層
532:第二介電層
534:第三介電層
600、700:導電端子
1000:疊層封裝結構
AD:黏合層
AM1:第一對位標記
AM2:第二對位標記
AM3:第三對位標記
AR:主動區
BR:邊界區
C:載板
CV1:第一導通孔
CV2:第二導通孔
DB:剝離層
OP1、OP1’、OP2、OP2’、OP3、OP4、OP5:開口
PR1、PR1’、PR2、PR3:光阻層
RP1、RP1’:第一佈線圖案
RP2、RP2’:第二佈線圖案
RP3:第三佈線圖案
T530、T532、TCV1、TCV2、TAM1、TAM2:頂表面
TP:膠帶
圖1A至圖1Y是根據本公開一些實施例的積體扇出型(integrated fan-out；InFO)封裝的製造流程的示意性剖面圖。
圖2A至圖2C是圖1H中的第一對位標記的各種配置的示意性俯視圖。
圖3A至圖3B是根據本公開一些替代實施例的積體扇出型封裝的製造流程的中間階段的示意性剖面圖。
圖4是疊層封裝(package-on-package；PoP)結構的示意性剖面圖。
圖5是根據本公開一些替代實施例的積體扇出型封裝的剖面圖。
圖6A至圖6I是根據本公開一些替代實施例的積體扇出型封裝的製造流程的中間階段的示意性剖面圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化本公開。當然，這些僅為實例而非旨在進行限制。舉例來說，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特 徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是為了簡明及清晰起見，且自身並不表示所討論的各個實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在…之下”、“在…下方”、“下部”、“在…上方”、“上部”等空間相對性用語來闡述圖中所示一個元件或特徵與另一(其他)元件或特徵的關係。除附圖中所繪示的取向外，所述空間相對性用語還旨在涵蓋裝置在使用或操作中的不同取向。設備可具有其他取向(旋轉90度或處於其他取向)，且本文所使用的空間相對性描述語可同樣相應地作出解釋。
本公開也可包括其他特徵及製程。舉例來說，可包括測試結構，以幫助對三維(three-dimensional；3D)封裝或三維積體電路(three-dimensional integrated circuit；3DIC)裝置進行驗證測試。所述測試結構可例如包括在重佈線層中或在基板上形成的測試接墊，以使得能夠對三維封裝或三維積體電路進行測試、對探針和/或探針卡(probe card)進行使用等。可對中間結構以及最終結構執行驗證測試。另外，本文中所公開的結構及方法可結合包括對已知良好晶粒(known good die)進行中間驗證的測試方法來使用，以提高良率並降低成本。
圖1A至圖1Y是根據本公開一些實施例的積體扇出型(InFO)封裝10的製造流程的示意性剖面圖。參照圖1A，提供 上面形成有剝離層DB的載板C。在一些實施例中，載板C是玻璃基板。然而，其他材料也可適合作為載板C的材料，只要所述材料能夠在支撐在其上面形成的元件的同時耐受以下製造流程即可。在一些實施例中，剝離層DB是形成在玻璃基板上的光熱轉換(light-to-heat conversion；LTHC)釋放層。剝離層DB使在後續製程中形成在載板C上的結構能夠從載板C剝落。
在載板C上形成重佈線結構100。在一些實施例中，重佈線結構100貼合到剝離層DB。在一些實施例中，重佈線結構100包括介電層104、重佈線導電層102及多個重佈線導通孔106。重佈線導電層102可由多個重佈線導電圖案構成。為簡明起見，在圖1A中介電層104被繪示為一個單層介電層且重佈線導電層102被繪示為嵌置在介電層104中。然而，從製造流程的角度看，介電層104是由兩個介電層構成且重佈線導電層102夾置在所述兩個相鄰的介電層之間。如圖1A所示，在介電層104中還嵌置有重佈線導通孔106。在一些實施例中，重佈線導電層102及重佈線導通孔106的材料包括鋁、鈦、銅、鎳、鎢及/或其合金。重佈線導電層102可通過例如電鍍、沉積及/或微影及蝕刻來形成。在一些實施例中，介電層104的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、苯並環丁烯(benzocyclobutene；BCB)、聚苯並噁唑(polybenzooxazole；PBO)或任何其他合適的聚合物系介電材料。可通過例如旋轉塗布(spin-on coating)、化學氣相沉積(chemical vapor deposition；CVD)、電漿增強型化學氣相沉積 (plasma-enhanced chemical vapor deposition；PECVD)等合適的製作技術來形成介電層104。
值得注意的是，圖1A中繪示的重佈線導電層102的數目及介電層104的數目僅出於說明目的，且本公開並非僅限於此。在一些替代實施例中，可根據電路設計來形成更多層的重佈線導電層及更多層的介電層。當使用更多層的重佈線導電層及更多層的介電層時，這些重佈線導電層與這些介電層交替地堆疊，且重佈線導電層通過重佈線導通孔彼此內連。在一些實施例中，重佈線結構100被稱為背側重佈線結構(back-side redistribution structure)。
在重佈線結構100上形成多個導電結構200。在一些實施例中，積體扇出型封裝10具有主動區AR以及環繞主動區AR的邊界區BR。導電結構200可形成在例如主動區AR中。在一些實施例中，導電結構200是通過微影製程、鍍覆製程、光阻剝除製程及/或任何其他合適的製程形成的導電柱。在一些實施例中，導電結構200形成在重佈線導通孔106上且與重佈線導通孔106接觸以形成與重佈線結構100的電性連接。在一些實施例中，導電結構200可與重佈線導通孔106在同一階段期間同時形成。舉例來說，可在介電層104中形成與重佈線導通孔106的指定位置對應的多個接觸開口。接著，可在介電層上形成延伸到接觸開口中的晶種材料層(未繪示)。可接著在晶種材料層上形成罩幕圖案(未繪示)。罩幕圖案具有暴露出位於接觸開口內的晶種材料層的開 口。在一些實施例中，罩幕圖案的開口還暴露出晶種材料層的位於接觸開口附近的部分。之後，通過電鍍或沉積將導電材料填充到開口及接觸開口中。接著，將罩幕圖案及位於罩幕圖案下的晶種層移除以獲得導電結構200及重佈線導通孔106。然而，本公開並非僅限於此。可利用其他合適的方法形成導電結構200及重佈線導通孔106。舉例來說，導電結構200與重佈線導通孔106可分別單獨地形成。在一些替代實施例中，可在重佈線導通孔106上形成多個導電接墊(未繪示)。在導電接墊上形成導電結構200以使得導電結構200通過導電接墊與重佈線結構100電性連接。
在一些實施例中，導電結構200的材料包括銅、銅合金等。值得注意的是，圖1A中繪示的導電結構200的數目僅作為示例性例示，且導電結構200的數目可根據需要而變化。
參照圖1B，在重佈線結構100上形成多個晶粒300。在一些實施例中，將晶粒300放置在主動區AR中的導電結構200之間。舉例來說，導電結構200可被排列成環繞晶粒300。在一些實施例中，晶粒300被拾取及放置(pick and placed)到重佈線結構100上。晶粒300中的每一者例如包括半導體基板310、多個導電接墊320、鈍化層330、後鈍化層(post passivation layer)340、多個通孔350及保護層360。在一些實施例中，導電接墊320設置在半導體基板310上。鈍化層330形成在半導體基板310上且具有局部地暴露出導電接墊320的接觸開口。半導體基板310可為矽基板，所述矽基板包括形成在所述矽基板中的主動元件(例如， 電晶體等)及被動元件(例如，電阻器、電容器、電感器等)。導電接墊320可為鋁接墊、銅接墊或其他合適的金屬接墊。鈍化層330可為氧化矽層、氮化矽層、氮氧化矽層、或由其他合適的介電材料形成的介電層。此外，後鈍化層340形成在鈍化層330上。後鈍化層340覆蓋鈍化層330且具有多個接觸開口。導電接墊320從後鈍化層340的接觸開口局部地暴露出。後鈍化層340可為聚醯亞胺(PI)層、PBO層或由其他合適的聚合物形成的介電層。在一些實施例中，後鈍化層340可為可選的。另外，通孔350形成在導電接墊320上。在一些實施例中，通孔350由導電材料製成且被鍍覆在導電接墊320上。保護層360形成在後鈍化層340上以覆蓋通孔350。
如圖1B所示，每一晶粒300具有後表面300a及與後表面300a相對的前表面300b。在一些實施例中，晶粒300的後表面300a通過黏合層AD貼合(或黏合)到重佈線結構100。在一些實施例中，黏合層AD可包括晶粒貼合膜(die attach film；DAF)。另一方面，晶粒300的前表面300b朝上。如圖1B所示，晶粒300的頂表面(前表面300b)與導電結構200的頂表面實質上共面。然而，本公開並非僅限於此。在一些替代實施例中，晶粒300的頂表面可位於低於或高於導電結構200的頂表面的水平高度處。儘管圖1B示出兩個晶粒300，然而所述配置僅用作示例性例示。在一些替代實施例中，可根據需求形成更多或更少數目個晶粒。
參照圖1C，在重佈線結構100上形成包封材料400a以包 封導電結構200及晶粒300。舉例來說，導電結構200及晶粒300的保護層360被包封材料400a包封。換句話說，導電結構200及晶粒300的保護層360不會被顯露出且被包封材料400a很好地保護。在一些實施例中，包封材料400a是模塑化合物、模塑底部填充膠(molding underfill)、樹脂(例如環氧樹脂)等。包封材料400a可通過模塑製程形成。舉例來說，包封材料400a可通過壓縮模塑製程(compression molding process)形成。
參照圖1C及圖1D，對包封材料400a及晶粒300的保護層360進行研磨直到暴露出通孔350的頂表面為止。在對包封材料400a進行研磨之後，包封體400形成在重佈線結構100上以包封導電結構200及晶粒300。在一些實施例中，通過機械研磨製程及/或化學機械拋光(chemicaL mechanicaL polishing，CMP)製程來對包封材料400a進行研磨。在一些實施例中，在包封材料400a的研磨製程期間，對保護層360進行研磨以顯露出通孔350。在一些實施例中，通孔350的一些部分及導電結構200的一些部分也會受到輕微的研磨。在研磨之後，每一晶粒300具有主動表面300c及與主動表面300c相對的後表面300a。通孔350被暴露出的部分位於晶粒300的主動表面300c上。值得注意的是，導電結構200的頂表面、保護層360的頂表面及通孔350的頂表面與包封體400的頂表面實質上共面。
參照圖1E，在包封體400、導電結構200及晶粒300上形成晶種材料層510。在一些實施例中，在包封體400、導電結構 200及晶粒300上以毯覆(blanketly)方式形成晶種材料層510。舉例來說，晶種材料層510形成為位於主動區AR及邊界區BR兩者中。在一些實施例中，晶種材料層510形成為直接接觸導電結構200、包封體400、保護層360及通孔350。晶種材料層510可通過例如濺鍍製程、物理氣相沉積(physical vapor deposition；PVD)製程等來形成。在一些實施例中，晶種材料層510可包含例如銅、鈦-銅合金或其他合適的材料選項。
參照圖1F，在晶種材料層510上形成光阻層PR1。在一些實施例中，光阻層PR1可通過旋轉塗布或其他合適的形成方法來形成。如圖1F所示，光阻層PR1具有多個開口OP1，所述多個開口OP1暴露出晶種材料層510的至少一部分。在一些實施例中，邊界區BR中的兩個相鄰的開口OP1可比主動區AR中的兩個相鄰的開口OP1近。舉例來說，邊界區BR中的兩個相鄰的開口OP1之間的距離可小於主動區AR中的兩個相鄰的開口OP1之間的距離。在一些實施例中，主動區AR中的一些開口OP1對應於導電結構200及通孔350的位置。舉例來說，一些開口OP1的沿著與晶粒300的主動表面300c垂直的方向的垂直投影與導電結構200交疊。類似地，一些開口OP1的沿著與晶粒300的主動表面300c垂直的方向的垂直投影與晶粒300的通孔350交疊。
參照圖1F及圖1G，在晶種材料層510上形成多個導電圖案520a、520b。在一些實施例中，將導電材料(未繪示)填充到光阻層PR1的開口OP1中。之後，將光阻層PR1移除以獲得導 電圖案520a、520b。當移除光阻層PR1時，晶種材料層510的未被導電圖案520a、520b覆蓋的部分便會被暴露出。在一些實施例中，導電材料可通過鍍覆製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍等。在一些實施例中，導電材料包括例如銅、銅合金等。光阻層PR1可通過例如蝕刻、灰化或其他合適的移除製程移除/剝除。在一些實施例中，導電圖案520a位於主動區AR中且導電圖案520b位於邊界區BR中。
參照圖1G及圖1H，將未被導電圖案520a、520b覆蓋的晶種材料層510移除以形成晶種層510a、510b。也就是說，將光阻層PR1下的晶種材料層510移除。晶種材料層510暴露出的部分可通過蝕刻製程移除。在一些實施例中，導電圖案520a、520b的材料可不同於晶種材料層510的材料，因此可通過選擇性蝕刻來將晶種材料層510暴露出的部分移除。晶種層510a位於主動區AR中且晶種層510b位於邊界區BR中。在一些實施例中，晶種層510a的一部分夾置在導電結構200與導電圖案520a之間，且晶種層510a的另一部分夾置在通孔350與導電圖案520a之間。另一方面，晶種層510b夾置在包封體400與導電圖案520b之間。在一些實施例中，導電圖案520a堆疊在晶種層510a上，且導電圖案520b堆疊在晶種層510b上。在一些實施例中，晶種層510b可包括多個晶種層圖案。如圖1H所示，晶種層圖案沿著與晶粒300的主動表面300c垂直的方向與導電圖案520b對齊。舉例來說，晶種層圖案的側壁與每一導電圖案520b的側壁對齊。
在一些實施例中，位於主動區AR中的導電圖案520a與晶種層510a被統稱為第一導通孔CV1。另一方面，位於邊界區BR中的導電圖案520b與晶種層510b可被統稱為第一對位標記AM1。在一些實施例中，第一導通孔CV1位於主動區AR中且第一對位標記AM1位於邊界區BR中。第一導通孔CV1可將導電結構200及/或晶粒300的通孔350與其他隨後形成的元件電性連接。另一方面，第一對位標記AM1可確保其他隨後形成的元件精確地形成在指定位置上。在一些實施例中，第一對位標記AM1是電性浮動(electrical floating)的。舉例來說，第一對位標記AM1與第一導通孔CV1、導電結構200、晶粒300的通孔350及重佈線結構100電性絕緣。在一些實施例中，第一對位標記AM1實體接觸(physical contact)包封體400。舉例來說，第一對位標記AM1的晶種層510b可直接接觸包封體400。
如上所述，邊界區BR中的光阻層PR1的兩個相鄰的開口OP1之間的距離可小於主動區AR中的光阻層PR1的兩個相鄰的開口OP1之間的距離。由於第一導通孔CV1及第一對位標記AM1是通過將導電材料填充到開口OP1中來形成的，因此第一導通孔CV1及第一對位標記AM1可具有與開口OP1的輪廓對應的形狀。舉例來說，第一導通孔CV1中的每一者從俯視圖看可為塊狀圖案(bulk pattern)，而第一對位標記AM1中的每一者從俯視圖看可為柵格圖案(grid pattern)。也就是說，一個第一導通孔CV1包括一個導電圖案520a，而一個第一對位標記AM1包括多個導電 圖案520b。以下將結合圖2A至圖2C來論述第一對位標記AM1的配置。
圖2A至圖2C是圖1H中的第一對位標記AM1的各種配置的示意性俯視圖。參照圖2A，導電圖案520b彼此平行地排列。此外，導電圖案520b彼此分隔開。也就是說，導電圖案520b被排列成形成L形柵格圖案。在一些實施例中，第一對位標記AM1具有為1μm到20μm的尺寸。在本文中，尺寸是指從俯視圖來看第一對位標記AM1的長度或寬度。通過使用具有柵格圖案的第一對位標記AM1，第一對位標記AM1上的信號雜訊(signal noise)可得到充分減小。也就是說，機器能夠精確地偵測到第一對位標記AM1，從而提高覆蓋準確性(overlay accuracy)並降低對準失敗率。舉例來說，在一些實施例中，可通過使用柵格圖案來實現處於0.5μm以內的覆蓋準確性。
在一些替代實施例中，第一對位標記AM1從俯視圖看可具有其他形狀。舉例來說，參照圖2B，導電圖案520b形成正方形柵格圖案。所述正方形柵格圖案具有L形中空部分。在一些實施例中，機器可基於導電圖案520b來偵測L形中空部分的輪廓以實現對準。圖2A及圖2B繪示第一對位標記AM1中的所有導電圖案520b均彼此分隔開，但本公開並非僅限於此。在一些替代實施例中，導電圖案520b的至少一部分可彼此接觸。舉例來說，參照圖2C，一部分導電圖案520b彼此連接以形成第一L形圖案。另一方面，另一部分導電圖案520b彼此連接以形成包圍第一L形 圖案的第二L形圖案。第一L形圖案中的導電圖案520b與第二L形圖案中的導電圖案520b分隔開。由於至少一部分導電圖案520b彼此分隔開來，因此在一些實施例中，圖2C中繪示的配置也可被視為柵格圖案。通過使用具有柵格圖案的第一對位標記AM1，第一對位標記AM1上的信號雜訊可得到充分減小且覆蓋準確率可得到充分提高。
值得注意的是，圖2A至圖2C中繪示的第一對位標記AM1的配置僅用作示例性例示，且本公開並非僅限於此。第一對位標記AM1還可具有其他形狀或採用其他形式，只要第一對位標記AM1包括柵格圖案即可。
參照圖1I，在包封體400、導電結構200及晶粒300上形成介電材料層530a以包封第一導通孔CV1及第一對位標記AM1。換句話說，第一導通孔CV1及第一對位標記AM1不會被顯露出且被介電材料層530a很好地保護。在一些實施例中，介電材料層530a的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。介電材料層530a可通過例如旋轉塗布、化學氣相沉積(CVD)、電漿增強型化學氣相沉積(PECVD)等合適的製作技術來形成。
參照圖1I及圖1J，將介電材料層530a的一部分移除以形成暴露出第一導通孔CV1的頂表面TCV1及第一對位標記AM1的頂表面TAM1的第一介電層530。舉例來說，可對介電材料層530a進行研磨直到暴露出第一導通孔CV1的頂表面TCV1及第一對位標 記AM1的頂表面TAM1為止。在一些實施例中，介電材料層530a是通過化學機械拋光(CMP)製程來進行研磨的。
在一些實施例中，對介電材料層530a進行研磨以使得第一介電層530的頂表面T530與第一導通孔CV1的頂表面TCV1及第一對位標記AM1的頂表面TAM1實質上共面。舉例來說，第一導通孔CV1的頂表面TCV1與第一對位標記AM1的導電圖案520b的頂表面實質上共面。在一些實施例中，第一介電層530、第一導通孔CV1及第一對位標記AM1可具有為2μm至10μm的實質上相同的厚度。在一些替代實施例中，基於不同材料之間的研磨選擇比，因此在第一介電層530的頂表面T530與第一導通孔CV1的頂表面TCV1之間以及在第一介電層530的頂表面T530與第一對位標記AM1的頂表面TAM1之間可存在高度差。以下將結合圖3A及圖3B來闡述所述高度差。
圖3A至圖3B是根據本公開一些替代實施例的積體扇出型封裝10的製造流程的中間階段的示意性剖面圖。參照圖3A，在一些實施例中，在研磨製程期間第一導通孔CV1及第一對位標記AM1被過度研磨(over-grind)以使得第一介電層530的頂表面T530位於比第一導通孔CV1的頂表面TCV1及第一對位標記AM1的頂表面TAM1高的水平高度處。舉例來說，第一導通孔CV1的厚度可小於第一介電層530的厚度。類似地，第一對位標記AM1的厚度也可小於第一介電層530的厚度。參照圖3B，在一些替代實施例中，在研磨製程期間第一介電層530被過度研磨以使得第一 導通孔CV1的頂表面TCV1及第一對位標記AM1的頂表面TAM1位於比第一介電層530的頂表面T530高的水平高度處。舉例來說，第一導通孔CV1的厚度及第一對位標記AM1的厚度二者均大於第一介電層530的厚度。在一些實施例中，第一導通孔CV1及第一對位標記AM1從第一介電層530的頂表面T530突出。
然而，由於第一介電層530是通過回研(grinding-back)方法形成，因此高度差可為微小的而被忽略不計。舉例來說，第一介電層530的頂表面T530與第一導通孔CV1的頂表面TCV1之間的距離(高度差)小於0.6μm。類似地，第一介電層530的頂表面T530與第一對位標記AM1的頂表面TAM1之間的距離(高度差)也小於0.6μm。
返回參照圖1J，在一些實施例中，在暴露出第一導通孔CV1的頂表面TCV1及第一對位標記AM1的頂表面TAM1之後，對這些表面進行進一步研磨以形成平滑的輪廓。舉例來說，第一導通孔CV1的頂表面TCV1的粗糙度介於0.04μm與0.09μm之間。類似地，第一對位標記AM1的頂表面TAM1的粗糙度也介於0.04μm與0.09μm之間。由於第一對位標記AM1具有平滑的頂表面TAM1且第一對位標記AM1的頂表面TAM1及與其相鄰的第一介電層530的頂表面T530實質上共面，因此在暴露/對準製程(exposure/alignment process)期間機器可獲得第一對位標記AM1的更好的解析度(resolution)。由此，可將隨後形成的元件準確地形成在指定位置上，從而提高積體扇出型封裝10的可靠性。
在一些實施例中，第一導通孔CV1、第一對位標記AM1及第一介電層530可構成隨後形成的重佈線結構500(在圖1T中繪示)的第一子層。如圖1J所示，第一子層形成在包封體400、晶粒300及導電結構200上。第一介電層530包繞在第一導通孔CV1及第一對位標記AM1周圍。也就是說，第一導通孔CV1及第一對位標記AM1嵌置在第一介電層530中。參照圖1J，由於第一介電層530包繞在第一對位標記AM1的側壁周圍，因此第一介電層530能夠保護第一對位標記AM1的側壁不受後續製程(即，蝕刻製程等)的損壞。也就是說，在一些實施例中，第一對位標記AM1中的每一者具有實質上筆直的側壁。舉例來說，形成在第一對位標記AM1的側壁與沿著與第一對位標記AM1的頂表面TAM1垂直的方向延伸的虛擬線之間的夾角可介於85°與90°之間。
參照圖1K，在第一子層上形成晶種材料層512。晶種材料層512可類似於晶種材料層510，因此在本文中將不再對其予以贅述。在一些實施例中，以毯覆方式將晶種材料層512形成為與第一介電層530、第一導通孔CV1及第一對位標記AM1直接接觸。晶種材料層512形成為位於主動區AR及邊界區BR兩者中。
參照圖1L，在晶種材料層512上形成光阻層PR2。在一些實施例中，光阻層PR2可通過旋轉塗布或其他合適的形成方法來形成。如圖1L所示，光阻層PR2具有多個開口OP2，所述多個開口OP2暴露出晶種材料層512的至少一部分。在一些實施例中，可通過利用第一對位標記AM1作為對準工具來確保開口OP2的位 置的精確度。在一些實施例中，主動區AR中的開口OP2對應於第一導通孔CV1的位置。舉例來說，主動區AR中的開口OP2的沿著與晶粒300的主動表面300c垂直的方向的垂直投影與第一導通孔CV1交疊。另一方面，邊界區BR中的開口OP2不對應於第一對位標記AM1的位置。舉例來說，邊界區BR中的開口OP2的沿著與晶粒300的主動表面300c垂直的方向的垂直投影不與第一對位標記AM1交疊。
參照圖1L及圖1M，在晶種材料層512上形成多個導電圖案540a、540b。在一些實施例中，將導電材料(未繪示)填充到光阻層PR2的開口OP2中。之後，將光阻層PR2移除以獲得導電圖案540a、540b。當移除光阻層PR2時，晶種材料層512的未被導電圖案540a、540b覆蓋的部分便會被暴露出。在一些實施例中，導電材料可通過鍍覆製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍等。在一些實施例中，導電材料包括例如銅、銅合金等。光阻層PR2可通過例如蝕刻、灰化或其他合適的移除製程移除/剝除。在一些實施例中，導電圖案540a位於主動區AR中且導電圖案540b位於邊界區BR中。
參照圖1N，在晶種材料層512及導電圖案540a、540b上形成光阻層PR3。在一些實施例中，光阻層PR3可通過旋轉塗布或其他合適的形成方法來形成。如圖1N所示，光阻層PR3具有多個開口OP3，所述多個開口OP3暴露出導電圖案540a、540b的至少一部分。在一些實施例中，可通過利用第一對位標記AM1 作為對準工具來確保開口OP3的位置的精確度。在一些實施例中，邊界區BR中的兩個相鄰的開口OP3可比主動區AR中的兩個相鄰的開口OP3近。舉例來說，導電圖案540b上方的兩個相鄰的開口OP3之間的距離可小於導電圖案540a上方的兩個相鄰的開口OP3之間的距離。在一些實施例中，邊界區BR中的多個開口OP3暴露出同一導電圖案540b，而主動區AR中的開口OP3中的每一個暴露出不同的導電圖案540a。
參照圖1N及圖1O，在導電圖案540a及導電圖案540b上分別形成多個導電圖案522a及多個導電圖案522b。在一些實施例中，將導電材料(未繪示)填充到光阻層PR3的開口OP3中。之後，將光阻層PR3移除以獲得導電圖案522a、522b。在一些實施例中，導電材料可通過鍍覆製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍等。在一些實施例中，導電材料包括例如銅、銅合金等。在一些實施例中，導電圖案522a、522b的鍍覆製程與導電圖案540a、540b的鍍覆製程共用同一晶種層。也就是說，晶種材料層512可用作用於對導電圖案540a、540b以及導電圖案522a、522b兩者進行鍍覆的晶種層。因此，導電圖案522a及導電圖案522b不含有晶種層。也就是說，在導電圖案522a與導電圖案540a之間不存在晶種層且在導電圖案522b與導電圖案540b之間不存在晶種層。光阻層PR3可通過例如蝕刻、灰化或其他合適的移除製程移除/剝除。在一些實施例中，導電圖案522a位於主動區AR中且導電圖案522b位於邊界區BR中。
參照圖1O及圖1P，將未被導電圖案540a、540b覆蓋的晶種材料層512移除以形成晶種層512a、512b。晶種層512a位於主動區AR中且晶種層512b位於邊界區BR中。在一些實施例中，晶種層512a夾置在第一導通孔CV1與導電圖案540a之間。另一方面，晶種層512b夾置在第一介電層530與導電圖案540b之間。此外，導電圖案540a夾置在導電圖案522a與晶種層512a之間，且導電圖案540b夾置在導電圖案522b與晶種層512b之間。晶種材料層512暴露出的部分可通過蝕刻製程移除。在一些實施例中，導電圖案522a、522b、540a、540b的材料可不同於晶種材料層512的材料，因此可通過選擇性蝕刻來將晶種材料層512暴露出的部分移除。
在一些實施例中，位於主動區AR中的導電圖案540a與晶種層512a被統稱為第一佈線圖案RP1。在一些實施例中，位於主動區AR中的導電圖案522a可被稱為第二導通孔CV2。另一方面，位於邊界區BR中的導電圖案522b、導電圖案540b及晶種層512b可被統稱為第二對位標記AM2。在一些實施例中，第一佈線圖案RP1及第二導通孔CV2位於主動區AR中。另一方面，第二對位標記AM2位於邊界區BR中。第一佈線圖案RP1可包括用於沿著水平平面進行信號傳輸的佈線跡線(routing trace)。第二導通孔CV2可將第一佈線圖案RP1與其他隨後形成的元件電性連接。另一方面，第二對位標記AM2可確保其他隨後形成的元件精確地形成在指定位置上。在一些實施例中，第二對位標記AM2是電性 浮動的。舉例來說，第二對位標記AM2與第一佈線圖案RP1、第二導通孔CV2、第一對位標記AM1、第一導通孔CV1、導電結構200、晶粒300的通孔350及重佈線結構100電性絕緣。在一些實施例中，第二對位標記AM2實體接觸第一介電層530。舉例來說，第二對位標記AM2的晶種層512b可直接接觸第一介電層530。在一些實施例中，第二對位標記AM2不與第一對位標記AM1交疊。舉例來說，第二對位標記AM2的沿著與晶粒300的主動表面300c垂直的方向的垂直投影不與第一對位標記AM1交疊。不同於為雙層式結構的第一對位標記AM1，第二對位標記AM2可為三層式結構。在一些實施例中，每一第一對位標記AM1包括堆疊在多個晶種層圖案(晶種層510b)上的多個導電圖案520b。如圖1P所示，導電圖案520b彼此分隔開，且晶種層圖案也彼此分隔開。另一方面，每一第二對位標記AM2包括堆疊在連續的導電圖案540b與連續的晶種層512b的頂部上的多個導電圖案522b。
如上所述，導電圖案540b上方的兩個相鄰的開口OP3之間的距離可小於導電圖案540a上方的兩個相鄰的開口OP3之間的距離。由於第二導通孔CV2及第二對位標記AM2是通過將導電材料填充到開口OP3中來形成的，因此第二導通孔CV2及第二對位標記AM2可具有與開口OP3的輪廓對應的形狀。舉例來說，第二導通孔CV2中的每一者從俯視圖看可為塊狀圖案，而第二對位標記AM2中的每一者從俯視圖看可為柵格圖案。也就是說，一個第二導通孔CV2包括一個導電圖案522a，而一個第二對位標記 AM2包括多個導電圖案522b。值得注意的是，第二對位標記AM2也可為圖2A至圖2C中繪示的配置。
參照圖1Q，在第一介電層530、第一導通孔CV1及第一對位標記AM1上形成介電材料層532a以包封第一佈線圖案RP1、第二導通孔CV2及第二對位標記AM2。換句話說，第一佈線圖案RP1、第二導通孔CV2及第二對位標記AM2不會被顯露出且被介電材料層532a很好地保護。介電材料層532a可類似於介電材料層530a，因此在本文中將不再對其予以贅述。
參照圖1Q及圖1R，將介電材料層532a的一部分移除以形成暴露出第二導通孔CV2的頂表面TCV2及第二對位標記AM2的頂表面TAM2的第二介電層532。舉例來說，可對介電材料層532a進行研磨直到暴露出第二導通孔CV2的頂表面TCV2及第二對位標記AM2的頂表面TAM2為止。在一些實施例中，介電材料層532a是通過化學機械拋光(CMP)製程來進行研磨的。如圖1R所示，第二介電層532堆疊在第一介電層530上。
在一些實施例中，對介電材料層532a進行研磨以使得第二介電層532的頂表面T532與第二導通孔CV2的頂表面TCV2及第二對位標記AM2的頂表面TAM2實質上共面。舉例來說，第二導通孔CV2的頂表面TCV2與導電圖案522b的頂表面實質上共面。在一些替代實施例中，基於不同材料之間的研磨選擇性比，因此在第二介電層532的頂表面T532與第二導通孔CV2的頂表面TCV2之間以及在第二介電層532的頂表面T532與第二對位標記AM2的 頂表面TAM2之間可存在高度差。然而，由於第二介電層532是通過回研方法形成，因此高度差可為微小的而被忽略不計。舉例來說，第二介電層532的頂表面T532與第二導通孔CV2的頂表面TCV2之間的距離(高度差)小於0.6μm。類似地，第二介電層532的頂表面T532與第二對位標記AM2的頂表面TAM2之間的距離(高度差)也小於0.6μm。
在一些實施例中，在暴露出第二導通孔CV2的頂表面TCV2及第二對位標記AM2的頂表面TAM2之後，對這些表面進行進一步研磨以形成平滑的輪廓。舉例來說，第二導通孔CV2的頂表面TCV2的粗糙度介於0.04μm與0.09μm之間。類似地，第二對位標記AM2的頂表面TAM2的粗糙度也介於0.04μm與0.09μm之間。由於第二對位標記AM2具有平滑的頂表面TAM2且第二對位標記AM2的頂表面TAM2及與其相鄰的第二介電層532的頂表面T532實質上共面，因此在暴露/對準製程期間機器可獲得第二對位標記AM2的更好的解析度。由此，可將隨後形成的元件準確地形成在指定位置上，從而提高積體扇出型封裝10的可靠性。
在一些實施例中，第一佈線圖案RP1、第二導通孔CV2、第二對位標記AM2及第二介電層532可構成隨後形成的重佈線結構500(在圖1T中繪示)的第二子層。在一些實施例中，第二子層形成在第一子層上。第二介電層532包繞在第一佈線圖案RP1、第二導通孔CV2及第二對位標記AM2周圍。也就是說，第一佈線圖案RP1、第二導通孔CV2及第二對位標記AM2嵌置在第二介 電層532中。在一些實施例中，第二導通孔CV2設置在第一佈線圖案RP1上。在一些實施例中，第一佈線圖案RP1夾置在第一導通孔CV1與第二導通孔CV2之間。在一些實施例中，第二導通孔CV2不含有晶種層。
參照圖1R，由於第二介電層532包繞在第二對位標記AM2的側壁周圍，因此第二介電層532能夠保護第二對位標記AM2的側壁不受後續製程(即，蝕刻製程等)的損壞。也就是說，在一些實施例中，第二對位標記AM2中的每一者具有實質上筆直的側壁。舉例來說，形成在第二對位標記AM2的側壁與沿著與第二對位標記AM2的頂表面TAM2垂直的方向延伸的虛擬線之間的夾角可介於85°與90°之間。
參照圖1S，在第二導通孔CV2及第二介電層532上分別形成多個第二佈線圖案RP2及多個第三對位標記AM3。第二佈線圖案RP2中的每一者包括晶種層514a及導電圖案542a。第三對位標記AM3中的每一者包括晶種層514b及導電圖案542b。在一些實施例中，第二佈線圖案RP2可通過與形成第一佈線圖案RP1或第一導通孔CV1的方法類似的方法形成，且第三對位標記AM3可通過與形成第一對位標記AM1的方法類似的方法形成。因此，在本文中不再對第二佈線圖案RP2及第三對位標記AM3予以贅述。在一些實施例中，可通過利用第二對位標記AM2作為對準工具來確保第二佈線圖案RP2及第三對位標記AM3的位置的精確度。在一些實施例中，第二佈線圖案RP2位於主動區AR中且第 三對位標記AM3位於邊界區BR中。第二佈線圖案RP2可包括用於沿著水平平面進行信號傳輸的佈線跡線。另一方面，第三對位標記AM3可確保其他隨後形成的元件精確地形成在指定位置上。類似於第一對位標記AM1及第二對位標記AM2，第三對位標記AM3可為電性浮動的且可包括柵格圖案。舉例來說，第三對位標記AM3中的每一者由多個導電圖案542b構成。值得注意的是，第三對位標記AM3也可為圖2A至圖2C中繪示的配置。
參照圖1T，在第二子層上形成第三介電層534。舉例來說，第三介電層534堆疊在第二介電層532上。第三介電層534具有多個開口OP4。在一些實施例中，可通過利用第三對位標記AM3作為對準工具來確保開口OP4的位置的精確度。在一些實施例中，開口OP4局部地暴露出第二佈線圖案RP2的導電圖案542a且完全暴露出第三對位標記AM3。然而，本公開並非僅限於此。在一些替代實施例中，第三介電層534可完全覆蓋第三對位標記AM3。第三介電層534可通過以下步驟形成。首先，在第二介電層532上形成介電材料層(未繪示)以覆蓋第二佈線圖案RP2及第三對位標記AM3。在一些實施例中，介電材料層的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。介電材料層可通過例如旋轉塗布、化學氣相沉積(CVD)、電漿增強型化學氣相沉積(PECVD)等合適的製作技術來形成。之後，可通過微影製程及蝕刻製程來將介電材料層圖案化以形成具有開口OP4的第三介電層534。
參照圖1U，在第二佈線圖案RP2上形成多個第三佈線圖案RP3以獲得重佈線結構500。在一些實施例中，第三佈線圖案RP3包括晶種層516a及多個導電圖案544a。在一些實施例中，第三佈線圖案RP3位於主動區AR中。第三佈線圖案RP3可通過以下步驟形成。首先，可使用第一罩幕圖案(未繪示)覆蓋/保護第三對位標記AM3。接著，可在第三介電層534上形成延伸到開口OP4中的晶種材料層(未繪示)。晶種材料層可通過例如濺鍍製程、物理氣相沉積(PVD)製程等來形成。在一些實施例中，晶種材料層可包含例如銅、鈦-銅合金或其他合適的材料選項。可接著在晶種材料層上形成第二罩幕圖案(未繪示)。第二罩幕圖案具有暴露出位於開口OP4內的晶種材料層的開口。在一些實施例中，第二罩幕圖案的開口還暴露出晶種材料層的位於開口OP4附近的部分。之後，通過電鍍或沉積將導電材料(未繪示)填充到第二罩幕圖案的開口及第三介電層534的開口OP4中。接著，將第二罩幕圖案以及位於第二罩幕圖案下的晶種材料層移除以獲得第三佈線圖案RP3。
在一些實施例中，第二佈線圖案RP2、第三佈線圖案RP3、第三對位標記AM3及第三介電層534可被視為重佈線結構500的第三子層。在一些實施例中，第三佈線圖案RP3可包括多個接墊。在一些實施例中，上述接墊包括用於進行球安裝的多個球下金屬(under-ball metallurgy；UBM)圖案。
如圖1U所示，重佈線結構500包括第一介電層530、第 二介電層532、第三介電層534、第一導通孔CV1、第二導通孔CV2、第一佈線圖案RP1、第二佈線圖案RP2、第三佈線圖案RP3、第一對位標記AM1、第二對位標記AM2及第三對位標記AM3。第一導通孔CV1及第一對位標記AM1嵌置在第一介電層530中。第二導通孔CV2、第一佈線圖案RP1及第二對位標記AM2嵌置在第二介電層532中。第二佈線圖案RP2嵌置在第三介電層534中，而第三佈線圖案RP3局部地嵌置在第三介電層534中。第一導通孔CV1的一部分實體接觸導電結構200及第一佈線圖案RP1。第一導通孔CV1的另一部分實體接觸晶粒300的通孔350及第一佈線圖案RP1。也就是說，第一導通孔CV1電性連接導電結構200、晶粒300及第一佈線圖案RP1。第二導通孔CV2實體接觸第一佈線圖案RP1及第二佈線圖案RP2。也就是說，第二導通孔電性內連第一佈線圖案RP1與第二佈線圖案RP2。第二佈線圖案RP2實體接觸第二導通孔CV2及第三佈線圖案RP3。也就是說，第二佈線圖案RP2與第二導通孔CV2及第三佈線圖案RP3電性連接。
在一些實施例中，重佈線結構500被稱為前側重佈線結構(front-side redistribution structure)。值得注意的是，儘管在圖1U中重佈線結構500被繪示為具有三個子層，然而本公開並非僅限於此。在一些替代實施例中，重佈線結構500可根據電路設計而由更多層或更少層的子層構成。
參照圖1V，在形成重佈線結構500之後，在重佈線結構500的第三佈線圖案RP3(UBM圖案)上放置多個導電端子600。 在一些實施例中，導電端子600與重佈線結構500電性連接。在一些實施例中，導電端子600包括焊料球。在一些實施例中，可通過植球製程(ball placement process)將導電端子600放置在UBM圖案上。
參照圖1V及圖1W，在重佈線結構500上形成導電端子600之後，將重佈線結構100與剝離層DB及載板C分離。在一些實施例中，可通過紫外雷射(Ultraviolet laser；UV laser)來輻照剝離層DB(例如，LTHC釋放層)，以使得載板C及剝離層DB可被剝落。然而，剝離製程並非僅限於此。在一些替代實施例中也可使用其他合適的去除載板(de-carrier)方法。在移除剝離層DB及載板C之後，將所述結構上下翻轉並放置在膠帶TP上。
參照圖1X，在介電層104中形成多個開口OP5以局部地暴露出重佈線導電層102。在一些實施例中，當存在多個重佈線導電層102時，開口OP5暴露出最底部重佈線導電層102。在一些實施例中，開口OP5是通過雷射鑽孔製程(laser drilling process)、機械鑽孔製程(mechanical drilling process)、微影製程或其他合適的製程形成的。之後，在重佈線結構100上形成多個導電端子700。在一些實施例中，導電端子700的至少一部分延伸到開口OP5中以與重佈線導電層102接觸，從而形成與重佈線結構100的電性連接。在一些實施例中，導電端子700是通過助焊劑(未繪示)貼合到重佈線導電層102。在一些實施例中，導電端子700例如為焊料球。在一些實施例中，導電端子700可通過植球製程 及/或回焊製程設置在重佈線導電層102上。
參照圖1X及圖1Y，對圖1X中繪示的結構進行分割或單體化。之後，將所分割的結構從膠帶TP移除以形成多個積體扇出型封裝10。在一些實施例中，分割流程或單體化流程通常涉及利用旋轉刀片或雷射光束進行切割。換句話說，分割製程或單體化製程是例如雷射切割製程、機械切割製程或其他合適的製程。
圖4是疊層封裝(PoP)結構1000的示意性剖面圖。參照圖4，在一些實施例中，在圖1Y中獲得的積體扇出型封裝10可具有雙側端子設計(dual-side terminal design)以容置其他電子元件。舉例來說，可在積體扇出型封裝10上堆疊子封裝20’。子封裝20’為例如積體電路(integrated circuit；IC)封裝。子封裝20’通過導電端子700與積體扇出型封裝10電性連接。在一些實施例中，在積體扇出型封裝10上堆疊子封裝20’之後，進一步執行回焊製程以提高積體扇出型封裝10與子封裝20’之間的黏合力。值得注意的是，圖4僅用作示例性例示，且本公開並非僅限於此。在一些替代實施例中，其他電子裝置(例如積體扇出型(InFO)封裝、記憶體裝置、球柵陣列(ball grid array；BGA)或晶圓(wafer))可代替子封裝20’堆疊在積體扇出型封裝10上。
圖5是根據本公開一些替代實施例的積體扇出型封裝20的剖面圖。參照圖5，積體扇出型封裝20類似於圖1Y中繪示的積體扇出型封裝10，因此在本文中將不再對其予以贅述。然而，在積體扇出型封裝20的製造流程期間，會在切割道(scribe line) 內形成對位標記。因此，在單體化製程之後，將從積體扇出型封裝20切出對位標記。
圖6A至圖6I是根據本公開一些替代實施例的積體扇出型封裝30的製造流程的中間階段的示意性剖面圖。在一些實施例中，積體扇出型封裝30可通過執行與圖1A至圖1Y中繪示的步驟類似的製程來製造，只是對形成重佈線結構500的步驟進行的變更以形成重佈線結構500’。也就是說，可由圖6A至圖6H中繪示的步驟來替換圖1F至圖1U中繪示的步驟。
參照圖6A，可執行圖1A至圖1E中繪示的步驟。之後，在晶種材料層510上形成光阻層PR1’。在一些實施例中，光阻層PR1’可通過旋轉塗布或其他合適的形成方法來形成。如圖6A所示，光阻層PR1’具有多個開口OP1，所述多個開口OP1’暴露出晶種材料層510的至少一部分。在一些實施例中，開口OP1’位於邊界區BR中。另一方面，主動區AR不含有開口OP1’。
參照圖6A及圖6B，在晶種材料層510上形成多個導電圖案520b。在一些實施例中，將導電材料(未繪示)填充到光阻層PR1’的開口OP1’中。之後，將光阻層PR1’移除以獲得位於邊界區BR中的導電圖案520b。當移除光阻層PR1’時，晶種材料層510的未被導電圖案520b覆蓋的部分便會被暴露出。在一些實施例中，導電材料可通過鍍覆製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍等。在一些實施例中，導電材料包括例如銅、銅合金等。光阻層PR1’可通過例如蝕刻、灰化或其他合適的移除製程 移除/剝除。
參照圖6B及圖6C，將未被導電圖案520b覆蓋的晶種材料層510移除以形成晶種層510b。也就是說，將光阻層PR1’下的晶種材料層510移除。晶種材料層510暴露出的部分可通過蝕刻製程移除。在一些實施例中，導電圖案520b的材料可不同於晶種材料層510的材料，因此可通過選擇性蝕刻來將晶種材料層510暴露出的部分移除。在一些實施例中，晶種層510b可包括多個晶種層圖案。如圖6C所示，晶種層圖案沿著與晶粒300的主動表面300c垂直的方向與導電圖案520b對齊。舉例來說，每一個晶種層圖案的側壁與每一個導電圖案520b的側壁對齊。
在一些實施例中，位於邊界區BR中的導電圖案520b與晶種層510b可被統稱為第一對位標記AM1。第一對位標記AM1可確保其他隨後形成的元件精確地形成在指定位置上。在一些實施例中，第一對位標記AM1是電性浮動的。舉例來說，第一對位標記AM1與導電結構200、晶粒300的通孔350及重佈線結構100電性絕緣。在一些實施例中，第一對位標記AM1實體接觸包封體400。舉例來說，第一對位標記AM1的晶種層510b可直接接觸包封體400。在一些實施例中，第一對位標記AM1中的每一者從俯視圖來看可為柵格圖案。也就是說，一個第一對位標記AM1包括多個導電圖案520b。
參照圖6D，在包封體400、導電結構200及晶粒300上形成介電材料層530a以包封第一對位標記AM1。換句話說，第一 對位標記AM1不會被顯露出且被介電材料層530a很好地保護。在一些實施例中，介電材料層530a的材料包括聚醯亞胺、環氧樹脂、丙烯酸樹脂、酚醛樹脂、BCB、PBO或任何其他合適的聚合物系介電材料。介電材料層530a可通過例如旋轉塗布、化學氣相沉積(CVD)、電漿增強型化學氣相沉積(PECVD)等合適的製作技術來形成。
參照圖6D及圖6E，將介電材料層530a的一部分移除以形成暴露出第一對位標記AM1的頂表面TAM1的第一介電層530。舉例來說，可對介電材料層530a進行研磨直到暴露出第一對位標記AM1的頂表面TAM1為止。在一些實施例中，介電材料層530a是通過化學機械拋光(CMP)製程來進行研磨的。
在一些實施例中，對介電材料層530a進行研磨以使得第一介電層530的頂表面T530與第一對位標記AM1的頂表面TAM1實質上共面。然而，本公開並非僅限於此。在一些替代實施例中，第一介電層530的頂表面T530可位於與第一對位標記AM1的頂表面TAM1不同的水平高度處。然而，高度差可為微小的而被忽略不計。在一些實施例中，在暴露出第一對位標記AM1的頂表面TAM1之後，對這些表面進行進一步研磨以形成平滑的輪廓。由於第一對位標記AM1具有平滑的頂表面TAM1且第一對位標記AM1的頂表面TAM1及與其相鄰的第一介電層530的頂表面T530實質上共面，因此在暴露/對準製程期間機器可獲得第一對位標記AM1的更好的解析度。由此，可將隨後形成的元件準確地形成在指定位置 上，從而提高積體扇出型封裝30的可靠性。
參照圖6F，將第一介電層530圖案化以在主動區AR中形成多個開口OP2’。在一些實施例中，開口OP2’暴露出位於第一介電層530下的導電結構200以及晶粒300的通孔350。換句話說，開口OP2’的位置對應於導電結構200及通孔350的位置。在一些實施例中，邊界區BR不含有開口OP2’。在一些實施例中，可通過利用第一對位標記AM1作為對準工具來確保開口OP2’的位置的精確度。可通過微影製程及蝕刻製程來將第一介電層530圖案化。
參照圖6G，在第一介電層530上形成多個第一佈線圖案RP1’。在一些實施例中，第一佈線圖案RP1’延伸到開口OP2’中以直接接觸導電結構200及晶粒300的通孔350。在一些實施例中，每一第一佈線圖案RP1’包括晶種層510c及導電圖案520c。在一些實施例中，第一佈線圖案RP1’可通過以下方式形成。首先，可在第一介電層530上形成晶種材料層(未繪示)。晶種材料層是以共形方式形成以使晶種材料層延伸到第一介電層530的開口OP2’中以覆蓋開口OP2’的底表面及側壁。晶種材料層可通過例如濺鍍製程、物理氣相沉積(PVD)製程等來形成。在一些實施例中，晶種材料層可包含例如銅、鈦-銅合金或其他合適的材料選項。
之後，在晶種材料層上形成光阻圖案層(未繪示)。在一些實施例中，光阻圖案層暴露出位於開口OP2’中的晶種材料層且暴露出位於第一介電層530上及位於開口OP2’周圍的晶種材料層 的至少一部分。接著，利用光阻圖案層作為罩幕將導電材料(未繪示)沉積到暴露出的晶種材料層上以形成導電圖案520c。在一些實施例中，導電材料可通過鍍覆製程形成。鍍覆製程為例如電鍍、無電鍍覆、浸鍍等。在一些實施例中，導電材料包括例如銅、銅合金等。在形成導電圖案520c之後，移除光阻圖案層以暴露出晶種材料層未被導電圖案520c覆蓋的部分。接著移除晶種材料層未被導電圖案520c覆蓋的部分以獲得第一佈線圖案RP1’的晶種層510c。如圖6A至圖6G所示，第一對位標記AM1形成在第一佈線圖案RP1’之前。
參照圖6H，可重複進行與圖1L至圖1R中繪示的步驟(只是未形成第一佈線圖案RP1及第二導通孔CV2)及圖6A至圖6G中繪示的步驟相似的製程以獲得第二佈線圖案RP2’、第二對位標記AM2及第二介電層532。類似於第一佈線圖案RP1’，每一第二佈線圖案RP2’也包括晶種層514c及導電圖案542c。在一些實施例中，可執行與圖1S至圖1U中繪示的步驟(只是未形成第二佈線圖案RP2)相似的製程以形成第三佈線圖案RP3、第三對位標記AM3及第三介電層534。在一些實施例中，每一第三佈線圖案RP3包括晶種層516a及導電圖案544a。在一些實施例中，第一佈線圖案RP1’、第二佈線圖案RP2’及第三佈線圖案RP3彼此電性連接。在一些實施例中，第一佈線圖案RP1’、第二佈線圖案RP2’及第三佈線圖案RP3也與導電結構200及晶粒300的通孔350電性連接。在一些實施例中，第二佈線圖案RP2’直接接觸第一佈線 圖案RP1’，且第三佈線圖案RP3直接接觸第二佈線圖案RP2’。如圖6H所示，一部分第一佈線圖案RP1’嵌置在第一介電層530中且另一部分第一佈線圖案RP1’嵌置在第二介電層532中。類似地，一部分第二佈線圖案RP2’嵌置在第二介電層532中且另一部分第二佈線圖案RP2’嵌置在第三介電層543中。
參照圖6I，可執行與圖1V至圖1Y中繪示的步驟類似的製程以獲得積體扇出型封裝30。
根據本公開的一些實施例，一種積體扇出型(integrated fan-out；InFO)封裝包括包封體、晶粒、多個導電結構及重佈線結構。所述晶粒及所述導電結構被所述包封體包封。所述導電結構環繞所述晶粒。所述重佈線結構設置在所述包封體上。所述重佈線結構包括多個佈線圖案、多個導通孔及多個對位標記。所述導通孔對所述佈線圖案進行內連。所述對位標記中的至少一者實體接觸(physical contact)所述包封體。
根據本公開的一些實施例，所述多個對位標記中的每一者包括柵格圖案。根據本公開的一些實施例，所述積體扇出型封裝更包括位於所述重佈線結構上的多個導電端子，且所述多個導電端子與所述重佈線結構電性連接。根據本公開的一些實施例，所述多個對位標記是電性浮動的。根據本公開的一些實施例，所述重佈線結構更包括彼此堆疊的多個介電層，所述多個介電層中的至少一者包繞在對應的所述佈線圖案、對應的所述導通孔及對應的所述對位標記周圍，且所述多個介電層中的所述至少一者的 頂表面與對應的所述導通孔的頂表面及對應的所述對位標記的頂表面實質上共面。根據本公開的一些實施例，所述重佈線結構更包括彼此堆疊的多個介電層，所述多個對位標記中的至少一者嵌置在所述多個介電層中的至少一者中，且所述多個介電層中的所述至少一者的頂表面與所述多個對位標記中的所述至少一者的頂表面之間的距離小於0.6μm。根據本公開的一些實施例，所述多個對位標記中的至少一者包括晶種層、第一導電圖案及多個第二導電圖案，且所述第一導電圖案夾置在所述多個第二導電圖案與所述晶種層之間。
根據本公開的一些實施例，一種積體扇出型(integrated fan-out；InFO)封裝包括包封體、晶粒、多個導電結構以及重佈線結構。所述晶粒及所述導電結構被所述包封體包封。所述導電結構環繞所述晶粒。所述重佈線結構設置在所述包封體上。所述重佈線結構包括第一介電層、第二介電層、第一對位標記及第二對位標記。所述第二介電層堆疊在所述第一介電層上。所述第一對位標記嵌置在所述第一介電層中，且所述第二對位標記嵌置在所述第二介電層中。所述第一對位標記包括第一晶種層及多個第一導電圖案。所述第一導電圖案堆疊在所述第一晶種層上。所述第二對位標記包括第二晶種層、第二導電圖案及多個第三導電圖案。所述第二導電圖案夾置在所述第二晶種層與所述第三導電圖案之間。
根據本公開的一些實施例，所述第一對位標記的所述第 一晶種層實體接觸所述包封體。根據本公開的一些實施例，所述第一晶種層包括多個第一晶種層圖案，且所述多個第一晶種層圖案中的每一者的側壁對齊所述多個第一導電圖案中的每一者的側壁。根據本公開的一些實施例，所述第一對位標記及所述第二對位標記是電性浮動的。根據本公開的一些實施例，所述重佈線結構更包括多個第一導通孔、多個第二導通孔及多個第一佈線圖案，所述多個第一導通孔嵌置在所述第一介電層中，所述多個第一佈線圖案及所述多個第二導通孔嵌置在所述第二介電層中，所述多個第一佈線圖案夾置在所述多個第一導通孔與所述多個第二導通孔之間，且所述多個第二導通孔不含有晶種層。根據本公開的一些實施例，所述多個第一導通孔及所述多個第一佈線圖案分別包括晶種層。根據本公開的一些實施例，所述多個第一導通孔的頂表面與所述第一對位標記的所述多個第一導電圖案的頂表面實質上共面，且所述多個第二導通孔的頂表面與所述第二對位標記的所述多個第三導電圖案的頂表面實質上共面。根據本公開的一些實施例，所述積體扇出型封裝更包括位於所述重佈線結構上的多個導電端子，其中所述多個導電端子與所述重佈線結構電性連接。
根據本公開的一些實施例，一種積體扇出型(integrated fan-out；InFO)封裝的製造方法包括至少以下步驟。提供載板。在所述載板上形成晶粒及多個導電結構。所述導電結構環繞所述晶粒。使用包封體包封所述晶粒及所述導電結構。在所述包封體 上形成重佈線結構。所述重佈線結構包括實體接觸所述包封體的第一對位標記。
根據本公開的一些實施例，所述形成所述重佈線結構的步驟包括在所述包封體、所述晶粒及所述多個導電結構上形成第一子層。形成第一子層包括至少以下步驟。在所述包封體、所述晶粒及所述多個導電結構上形成第一晶種材料層。在所述第一晶種材料層上形成第一光阻層，其中所述第一光阻層包括多個第一開口，所述多個第一開口暴露出所述第一晶種材料層的至少一部分。將第一導電材料填充到所述第一光阻層的所述多個第一開口中，以形成多個第一導電圖案。移除所述第一光阻層及所述第一晶種材料層的位於所述第一光阻層下的部分，以形成多個第一導通孔及所述第一對位標記。在所述包封體、所述晶粒及所述多個導電結構上形成第一介電材料層，以包封所述多個第一導通孔及所述第一對位標記。移除所述第一介電材料層的一部分，以形成暴露出所述多個第一導通孔的頂表面及所述第一對位標記的頂表面的第一介電層。根據本公開的一些實施例，所述第一介電層的頂表面與所述多個第一導通孔的所述頂表面及所述第一對位標記的所述頂表面實質上共面。根據本公開的一些實施例，所述形成所述重佈線結構的步驟更包括在所述第一子層上形成第二子層。形成第二子層包括至少以下步驟。在所述第一子層上形成第二晶種材料層。在所述第二晶種材料層上形成第二光阻層，其中所述第二光阻層包括多個第二開口，所述多個第二開口暴露出所述第 二晶種材料層的至少一部分。將第二導電材料填充到所述第二光阻層的所述多個第二開口中，以形成多個第二導電圖案。移除所述第二光阻層。在所述第二晶種材料層及所述多個第二導電圖案上形成第三光阻層，其中所述第三光阻層包括多個第三開口，所述多個第三開口暴露出所述多個第二導電圖案的至少一部分。將第三導電材料填充到所述第三光阻層的所述多個第三開口中，以形成多個第三導電圖案。移除所述第三光阻層及所述第二晶種材料層的被所述多個第二導電圖案暴露出的部分，以形成多個佈線圖案、多個第二導通孔及第二對位標記，其中所述多個第二導通孔設置在所述多個佈線圖案上。在所述第一子層上形成第二介電材料層以包封所述多個佈線圖案、所述多個第二導通孔及所述第二對位標記。移除所述第二介電材料層的一部分以形成暴露出所述多個第二導通孔的頂表面及所述第二對位標記的頂表面的第二介電層。根據本公開的一些實施例，所述第二介電層的頂表面與所述多個第二導通孔的所述頂表面及所述第二對位標記的所述頂表面實質上共面。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的各個方面。所屬領域中的技術人員應理解，他們可容易地使用本公開作為設計或修改其他流程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，這些等效構造並不背離本公開的精神及範圍，而且他們可 在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及變更。
10‧‧‧積體扇出型封裝
100、500‧‧‧重佈線結構
200‧‧‧導電結構
300‧‧‧晶粒
400‧‧‧包封體
600、700‧‧‧導電端子
AD‧‧‧黏合層
AR‧‧‧主動區
BR‧‧‧邊界區

Claims (9)

  1. 一種積體扇出型封裝，包括：包封體；晶粒及多個導電結構，被所述包封體包封，其中所述多個導電結構環繞所述晶粒；以及重佈線結構，設置在所述包封體上，其中所述重佈線結構包括多個佈線圖案、多個導通孔及多個對位標記，所述多個導通孔對所述多個佈線圖案進行內連，所述多個對位標記中的至少一者實體接觸所述包封體，且所述多個對位標記中的每一者包括柵格圖案。
  2. 如申請專利範圍第1項所述的積體扇出型封裝，其中所述重佈線結構更包括彼此堆疊的多個介電層，所述多個介電層中的至少一者包繞在對應的所述佈線圖案、對應的所述導通孔及對應的所述對位標記周圍，且所述多個介電層中的所述至少一者的頂表面與對應的所述導通孔的頂表面及對應的所述對位標記的頂表面實質上共面。
  3. 如申請專利範圍第1項所述的積體扇出型封裝，其中所述重佈線結構更包括彼此堆疊的多個介電層，所述多個對位標記中的至少一者嵌置在所述多個介電層中的至少一者中，且所述多個介電層中的所述至少一者的頂表面與所述多個對位標記中的所述至少一者的頂表面之間的距離小於0.6μm。
  4. 一種積體扇出型封裝，包括： 包封體；晶粒及多個導電結構，被所述包封體包封，其中所述多個導電結構環繞所述晶粒；以及重佈線結構，設置在所述包封體上，其中所述重佈線結構包括：第一介電層；第二介電層，堆疊在所述第一介電層上；第一對位標記，嵌置在所述第一介電層中，其中所述第一對位標記包括第一晶種層及多個第一導電圖案，所述多個第一導電圖案堆疊在所述第一晶種層上；以及第二對位標記，嵌置在所述第二介電層中，其中所述第二對位標記包括第二晶種層、第二導電圖案及多個第三導電圖案，且所述第二導電圖案夾置在所述第二晶種層與所述多個第三導電圖案之間。
  5. 如申請專利範圍第4項所述的積體扇出型封裝，其中所述重佈線結構更包括多個第一導通孔、多個第二導通孔及多個第一佈線圖案，所述多個第一導通孔嵌置在所述第一介電層中，所述多個第一佈線圖案及所述多個第二導通孔嵌置在所述第二介電層中，所述多個第一佈線圖案夾置在所述多個第一導通孔與所述多個第二導通孔之間，且所述多個第二導通孔不含有晶種層。
  6. 如申請專利範圍第5項所述的積體扇出型封裝，其中所述多個第一導通孔及所述多個第一佈線圖案分別包括晶種層。
  7. 一種積體扇出型封裝的製造方法，包括：提供載板；在所述載板上形成晶粒及多個導電結構，其中所述多個導電結構環繞所述晶粒；使用包封體包封所述晶粒及所述多個導電結構；以及在所述包封體上形成重佈線結構，包括：在所述包封體、所述晶粒及所述多個導電結構上形成第一子層，包括：在所述包封體、所述晶粒及所述多個導電結構上形成多個第一導通孔及第一對位標記，其中所述第一對位標記實體接觸所述包封體；在所述包封體、所述晶粒及所述多個導電結構上形成第一介電材料層，以包封所述多個第一導通孔及所述第一對位標記；以及移除所述第一介電材料層的一部分，以形成暴露出所述多個第一導通孔的頂表面及所述第一對位標記的頂表面的第一介電層。
  8. 如申請專利範圍第7項所述的方法，其中所述形成所述多個第一導通孔及所述第一對位標記的步驟包括：在所述包封體、所述晶粒及所述多個導電結構上形成第一晶種材料層；在所述第一晶種材料層上形成第一光阻層，其中所述第一 光阻層包括多個第一開口，所述多個第一開口暴露出所述第一晶種材料層的至少一部分；將第一導電材料填充到所述第一光阻層的所述多個第一開口中，以形成多個第一導電圖案；以及移除所述第一光阻層及所述第一晶種材料層的位於所述第一光阻層下的部分，以形成所述多個第一導通孔及所述第一對位標記。
  9. 如申請專利範圍第8項所述的方法，其中所述形成所述重佈線結構的步驟更包括：在所述第一子層上形成第二子層，包括：在所述第一子層上形成第二晶種材料層；在所述第二晶種材料層上形成第二光阻層，其中所述第二光阻層包括多個第二開口，所述多個第二開口暴露出所述第二晶種材料層的至少一部分；將第二導電材料填充到所述第二光阻層的所述多個第二開口中，以形成多個第二導電圖案；移除所述第二光阻層；在所述第二晶種材料層及所述多個第二導電圖案上形成第三光阻層，其中所述第三光阻層包括多個第三開口，所述多個第三開口暴露出所述多個第二導電圖案的至少一部分；將第三導電材料填充到所述第三光阻層的所述多個第三開口中，以形成多個第三導電圖案； 移除所述第三光阻層及所述第二晶種材料層的被所述多個第二導電圖案暴露出的部分，以形成多個佈線圖案、多個第二導通孔及第二對位標記，其中所述多個第二導通孔設置在所述多個佈線圖案上；在所述第一子層上形成第二介電材料層以包封所述多個佈線圖案、所述多個第二導通孔及所述第二對位標記；以及移除所述第二介電材料層的一部分以形成暴露出所述多個第二導通孔的頂表面及所述第二對位標記的頂表面的第二介電層。
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