KR101191492B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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미찌히로 가와시따
야스히로 요시무라
나오따까 다나까
다까히로 나이또
다까시 아까자와
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르네사스 일렉트로닉스 가부시키가이샤
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Abstract

3차원적으로 적층된 복수의 반도체 칩을 갖는 반도체 장치의 제조 수율을 향상할 수 있는 기술을 제공한다. 반도체 기판(1)의 제2 면(1b)으로부터 패드(3)에 도달하는 관통 전극(17)이 형성되어 있다. 관통 전극(17)의 내부에 있는 관통 공간은, 제1 구멍(7) 및 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)에 의해 구성되어 있다. 반도체 기판(1)의 제2 면(1b)으로부터 반도체 기판(1)을 관통하여 층간 절연막(2)의 도중까지 제1 구멍(7)이 형성되어 있다. 그리고, 제1 구멍(7)의 저부로부터 층간 절연막(2)을 관통하여 패드(3)에 도달하는 제2 구멍(11)이 형성되어 있다. 이 때, 반도체 기판(1)의 제1 면(1a)에 형성되어 있는 층간 절연막(2)은, 제1 구멍(7)의 저면과 반도체 기판(1)의 제1 면(1a)과의 단차를 반영하여 단차 형상으로 되어 있다. 즉, 제1 구멍(7)의 저면과 패드(3) 사이에 존재하는 층간 절연막(2)의 막 두께가 그 밖의 장소의 층간 절연막(2)의 막 두께보다도 얇게 되어 있다.
반도체 기판, 층간 절연막, 패드, 제1 구멍, 제2 구멍, 관통 전극, 스터드 범프 전극

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE, AND METHOD FOR MANUFACTURING THE SAME}
본 발명은, 반도체 장치 및 그 제조 기술에 관한 것으로, 특히, 3차원적으로 적층된 복수의 반도체 칩을 갖는 반도체 장치 및 그 제조 기술에 적용하는 데에 유효한 기술에 관한 것이다.
일본 특허 공개 평성11-204720호 공보(특허 문헌 1)에는, 3차원 적층형의 SiP(System in Package)에서, 적층된 반도체 칩 사이의 전기적인 접속을 와이어 본딩으로 실시하는 기술이 기재되어 있다.
일본 특허 공개 제2000-260934호 공보(특허 문헌 2)에는, 반도체 칩 내에 형성한 관통 구멍에 전해 도금법 또는 무전해 도금법에 의해 땜납 혹은 저융점 금속을 매립한 전극을 적층된 위 아래의 반도체 칩에 형성하는 기술이 기재되어 있다. 그리고, 가열후, 위 아래의 반도체 칩의 관통 구멍에 매립한 전극을 용융 접합에 의해 접속함으로써, 적층된 위 아래의 반도체 칩 사이의 전기적인 접속을 행하는 것으로 하고 있다.
일본 특허 공개 제2005-340389호 공보(특허 문헌 3)에는, 적층된 반도체 칩 중 상측에 배치된 반도체 칩에 스터드 범프 전극을 형성하고, 하측에 배치된 반도체 칩에 관통 전극을 형성하는 기술이 기재되어 있다. 그리고, 상측의 반도체 칩에 형성된 스터드 범프 전극을, 하측의 반도체 칩에 형성되어 있는 관통 전극에 압접에 의해 변형 주입하고, 스터드 범프 전극과 관통 전극을 기하학적으로, 코오킹하여 위 아래의 반도체 칩 사이의 전기적인 접속을 행하는 것으로 하고 있다.
일본 특허 공개 제2005-93486호 공보(특허 문헌 4)에는, 실리콘 기판의 표면에 층간 절연막을 개재하여 형성된 패드 전극으로부터 실리콘 기판의 이면에 인출하는 전극을 형성하는 기술이 기재되어 있다. 이 기술에서는, 실리콘 기판의 이면으로부터 하드 마스크를 마스크로 하여 실리콘 기판을 에칭함으로써, 층간 절연막을 저면으로 하는 개구부를 형성한다(특허 문헌 4의 도 4의 (C)). 그리고, 하드 마스크를 제거한 후(특허 문헌 4의 도 5의 (A)), 개구부 내를 포함하는 실리콘 기판의 이면 전체에 절연막을 형성한다(특허 문헌 4의 도 5의 (B)). 그 후, 개구부의 측벽과 개구부 이외를 덮는 레지스트막(특허 문헌 4의 도 5의 (C))을 마스크로 하여 층간 절연막을 에칭함으로써, 개구부의 저면에 패드 전극을 노출한다(특허 문헌 4의 도 6의 (A)). 이에 의해, 실리콘 기판의 이면으로부터 패드 전극에 도달하는 관통 구멍을 형성할 수 있다. 그리고, 관통 구멍에 금속 재료를 매립함으로써, 패드 전극에 전기적으로 접속하고, 또한, 실리콘 기판의 이면에 도달하는 전극을 형성할 수 있는 것으로 하고 있다. 여기에서, 실리콘 기판을 에칭할 때에 사용한 하드 마스크를 제거할 때, 개구부의 저면으로부터 노출되는 층간 절연막도 다소 에칭되어 막 감소하는 것으로 하고 있다.
일본 특허 공개 제2006-32699호 공보(특허 문헌 5)에는, 이하에 기재하는 반도체 장치의 제조 기술이 기재되어 있다. 즉, 반도체 기판의 표면 위에 제1 절연막을 형성하고, 반도체 기판의 표면측으로부터 제1 절연막의 일부의 개소를, 그 막 두께의 도중까지 선택적으로 에칭하여 박막화한다. 이 에칭에 의해, 제1 절연막이 박막화되어 이루어지는 저면을 갖는 오목부가 형성된다. 그 후, 오목부 내를 포함하는 제1 절연막 위에 패드 전극을 형성한다(특허 문헌 5의 도 16). 계속해서, 반도체 기판의 이면에 제2 절연막을 형성한 후, 제1 절연막의 오목부에 대응한 위치에서의 제2 절연막 및 반도체 기판을 오목부보다도 크게 개구하도록 에칭한다. 이 에칭에 의해, 오목부보다도 큰 개구 직경을 가지고，또한, 제2 절연막 및 반도체 기판을 관통하는 비어 홀이 형성된다(특허 문헌 5의 도 17). 다음으로, 비어 홀 내를 포함하는 제2 절연막 위에 제3 절연막을 형성한 후(특허 문헌 5의 도 18), 반도체 기판의 이면으로부터 에칭을 행한다. 이 에칭에 의해, 제2 절연막 위에 형성된 제3 절연막, 비어 홀의 저면에 형성된 제3 절연막과 박막화된 제1 절연막이 제거된다. 이에 의해, 비어 홀의 저면에 패드 전극이 노출된다(특허 문헌 5의 도 19). 그리고, 관통 구멍에 금속 재료를 매립함으로써, 패드 전극에 전기적으로 접속하고, 또한, 실리콘 기판의 이면에 도달하는 전극을 형성할 수 있는 것으로 하고 있다.
일본 특허 공개 제2007-53149호 공보(특허 문헌 6)에는, 복수의 반도체 칩을 적층하는 경우에, 패드에 접속하는 컨택트 전극(관통 전극)을 반도체 기판의 이면으로부터 가공하는 기술이 기재되어 있다. 구체적으로는, 반도체 기판의 이면으로 부터 개구부가 유발 형상의 관통 구멍을 형성한 후, 관통 구멍의 내부를 포함하는 반도체 기판의 이면에 절연막을 형성한다. 그리고, 관통 구멍의 저면의 절연막을 제거한 후, 관통 구멍의 벽면에 도체막을 형성하여 패터닝함으로써, 컨택트 전극을 형성하는 것으로 하고 있다.
일본 특허 공개 제2006-222138호 공보(특허 문헌 7)에는, 이하에 기재하는 반도체 장치의 제조 기술이 기재되어 있다. 구체적으로는, 반도체 기판의 두께 방향으로 관통하는 관통 전극의 형성 방법이 기재되어 있다. 이 기술에서는, 반도체 기판의 표면에 제1 절연막을 형성하고, 반도체 기판의 이면에 제2 절연막을 형성한다(특허 문헌 7의 도 1의 (a)). 그리고, 반도체 기판과는 에칭 레이트가 상이한 도전성 부재로 이루어지는 제1 에칭 스톱층을 제2 절연막 위에 형성한다(특허 문헌 7의 도 1의 (b)).다음으로, 관통 전극의 형성 개소에 대하여, 제1 절연막, 반도체 기판 및 제2 절연막을 관통하여 제1 에칭 스톱층에 도달하는 오목부를 형성한다(특허 문헌 7의 도 1의 (c)). 그 후, 제1 에칭 스톱층을 시드층으로 한 도금법에 의해 오목부 내에 도전 재료를 매립함으로써 관통 전극을 형성하는 것으로 하고 있다(특허 문헌 7의 도 1의 (d)~도 1의 (f)).
[특허 문헌 1] 일본 특허 공개 평성11-204720호 공보
[특허 문헌 2] 일본 특허 공개 제2000-260934호 공보
[특허 문헌 3] 일본 특허 공개 제2005-340389호 공보
[특허 문헌 4] 일본 특허 공개 제2005-93486호 공보
[특허 문헌 5] 일본 특허 공개 제2006-32699호 공보
[특허 문헌 6] 일본 특허 공개 제2007-53149호 공보
[특허 문헌 7] 일본 특허 공개 제2006-222138호 공보
최근, 복수의 반도체 칩을 고밀도로 실장하여 고기능의 시스템을 단기간에 실현하는 SiP(System in Package)의 개발이 진행되고, 각 사로부터 다양한 실장 구조가 제안되고 있다. 특히 복수의 칩을 3차원적으로 적층하는 SiP는 실장 면적의 점에서 우수하다.
일본 특허 공개 평성11-204720호 공보(특허 문헌 1)에 나타내는 바와 같이, 3차원 적층형의 SiP에서는, 와이어 본딩에 의한 반도체 칩간 접속이 일반적이다. 그러나, 와이어 본딩에 의한 반도체 칩간 접속은, 배선을 실장 기판에 떨어뜨려서 재배선을 행할 필요가 있다. 그 결과, 반도체 칩 사이의 배선이 길어지고, 실장 기판의 배선이 고밀도로 된다. 이에 의해, 배선 사이의 인덕턴스가 증가하여 고속 전송이 곤란해지는데다가, 실장 기판에 형성되는 배선의 고밀도화에 의해 수율이 악화되어, 반도체 장치의 코스트 상승을 야기하는 문제점이 있다.
이들 와이어 본딩 접속의 과제에 대하여, 반도체 칩 내부를 관통하는 전극을 형성하여 복수의 칩을 적층하는 방법이 제안되어 있다. 예를 들면, 일본 특허 공개 제2000-260934호 공보(특허 문헌 2)에는, 반도체 칩 내에 형성한 관통 구멍에 전해 도금법 또는 무전해 도금법에 의해 땜납 혹은 저융점 금속을 매립한 전극을 적층된 위 아래의 반도체 칩에 형성하는 기술이 기재되어 있다. 그리고, 가열 후, 위 아래의 반도체 칩의 관통 구멍에 매립한 전극을 용융 접합에 의해 접속함으로써, 적층된 위 아래의 반도체 칩 사이의 전기적인 접속을 행하는 것으로 하고 있다.
또한, 일본 특허 공개 제2005-340389호 공보(특허 문헌 3)에는, 적층된 반도체 칩 중 상측에 배치된 반도체 칩에 스터드 범프 전극을 형성하고, 하측에 배치된 반도체 칩에 관통 전극을 형성하는 기술이 기재되어 있다. 그리고, 상측의 반도체 칩에 형성된 스터드 범프 전극을, 하측의 반도체 칩에 형성되어 있는 관통 전극에 압접에 의해 변형 주입하고, 스터드 범프 전극과 관통 전극을 기하학적으로, 코오킹하여 위 아래의 반도체 칩 사이의 전기적인 접속을 행하는 것으로 하고 있다.
예를 들면, 일본 특허 공개 제2005-340389호 공보(특허 문헌 3)에 나타내는 기술에서는, 반도체 웨이퍼 이면으로부터 반도체 웨이퍼의 표면에 형성된 패드에 도달하는 관통 전극을 형성한다. 마이크로컴퓨터와 같은 고집적 회로를 탑재한 반도체 웨이퍼에서는, 배선층을 다층에 걸쳐 형성하고 있기 때문에, 반도체 웨이퍼의 표면에 두꺼운 층간 절연막이 있다. 따라서, 반도체 웨이퍼의 이면으로부터 반도체 웨이퍼의 표면에 형성된 패드에 도달하는 관통 전극을 형성하기 위해서는, 두꺼운 층간 절연막에 구멍을 통하여 가공해야만 한다. 일본 특허 공개 제2005-340389호 공보(특허 문헌 3)에서 제안되어 있는 프로세스와 같이 관통 전극과 동일 직경의 직경으로 패드에 도달하는 구멍을 형성하면, 패드의 대부분이 인접하는 층간 절연막의 지지를 잃어, 패드 강도가 저하하는 문제점이 발생한다.
따라서, 패드 강도 저하를 억제하기 위하여, 구멍의 가공 도중에 구멍 직경 을 변경하여, 패드에 인접하는 층간 절연막에 소직경의 구멍(제2 구멍)을 형성하는 기술이 생각된다. 이 기술에서는, 층간 절연막이 노출될 때까지 반도체 기판을 에칭함으로써, 대직경의 구멍(제1 구멍)을 형성하고, 계속해서, 층간 절연막을 가공하여 소직경의 구멍(제2 구멍)을 형성한다. 이 때, 대직경의 구멍(제1 구멍)의 내부에 레지스트 마스크를 형성할 필요가 있다. 이 때, 형성한 레지스트 마스크를 마스크로 하여 층간 절연막을 에칭하는데, 층간 절연막의 에칭에서는, 레지스트 마스크도 에칭되기 쉽다. 즉, 레지스트 마스크가 층간 절연막에 비하여 선택적으로 가공되게 되어, 층간 절연막의 가공 완료 전에 레지스트 마스크가 소실되게 된다. 그 결과, 층간 절연막에 소직경의 구멍(제2 구멍)을 형성 종료할 때까지 복수회의 레지스트 마스크의 형성이 필요하게 된다.
그러나, 구멍(제2 구멍)의 직경이 소직경이기 때문에 세정에 의해 구멍(제2 구멍) 내부의 레지스트 마스크를 완전히 제거할 수 없는 것, 또한, 복수회의 레지스트 마스크의 오정렬에 의해 층간 절연막의 가공 중에 구멍(제2 구멍)의 저면이 거칠어져, 리소그래피 공정의 노광이 잘 되지 않는 것이 원인으로 되어, 대직경의 구멍(제1 구멍)의 내부에 2회째 이후의 레지스트 마스크를 형성하는 것이 어렵다. 그 결과, 소직경의 구멍(제2 구멍)에서 층간 절연막의 가공 상태가 불균일하게 되어 반도체 장치의 제조 수율이 저하하는 문제점이 발생한다.
본 발명의 목적은, 3차원적으로 적층된 복수의 반도체 칩을 갖는 반도체 장치의 제조 수율을 향상할 수 있는 기술을 제공하는 데 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨 부 도면으로부터 밝혀질 것이다
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단하게 설명하면, 다음과 같다.
본 발명에 의한 반도체 장치의 제조 방법은, (a) 반도체 기판의 제1 면에 형성된 반도체 소자 위에 층간 절연막을 형성하고, 상기 층간 절연막의 내부에 형성된 배선을 통하여 상기 반도체 소자와 전기적으로 접속하는 패드를 상기 층간 절연막의 표면에 형성하는 공정과, (b) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 제2 면 위에 제1 레지스트막을 형성하는 공정과, (c) 상기 패드와 대향하는 위치에 제1 개구부를 갖도록 상기 제1 레지스트막을 패터닝하는 공정과, (d) 상기 제1 개구부를 형성한 상기 제1 레지스트막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 저면에 상기 층간 절연막을 노출하는 제1 구멍을 상기 반도체 기판에 형성하는 공정과, (e) 상기 제1 레지스트막을 제거하는 공정과, (f) 상기 제1 구멍의 저면에 노출되는 상기 층간 절연막을 에칭함으로써, 상기 제1 구멍의 저면을 상기 층간 절연막 위로서 상기 반도체 기판과 상기 층간 절연막의 경계보다도 상기 패드에 가까운 위치에 형성하는 공정과, (g) 상기 제1 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면 위에 절연막을 형성하는 공정과, (h) 상기 절연막 위에 제2 레지스트막을 형성하는 공정과, (i) 상기 제1 구멍의 저면에 상기 제1 구멍의 직경보다도 소직경의 제2 개구부를 갖도록 상기 제2 레지스트막을 패터닝하는 공정과, (j) 상기 제2 개구부를 형성한 상기 제2 레지스트막을 마스크로 하여 상기 절연막 및 상기 층간 절연막을 에칭함으로써, 저면에 상기 패드를 노출하는 제2 구멍을 형성하는 공정과, (k) 상기 제1 구멍의 내벽 및 상기 제2 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면에 도체막을 형성하고, 상기 도체막을 패터닝함으로써, 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면에 도달하고, 또한, 상기 패드에 전기적으로 접속하는 관통 전극을 형성하는 공정을 구비하고, 상기 층간 절연막의 상기 반도체 기판측의 면은, 상기 제1 구멍의 저면과 상기 반도체 기판의 상기 제1 면에 의한 단차를 반영하여 단차 형상으로 되어 있고, 상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 것이다.
또한, 본 발명에 의한 반도체 장치는, (a) 반도체 기판과, (b) 상기 반도체 기판의 제1 면에 형성된 반도체 소자와, (c) 상기 반도체 기판의 상기 제1 면 위에 형성된 층간 절연막과, (d) 상기 층간 절연막 위에 형성된 패드와, (e) 상기 패드 위에 형성된 범프 전극과, (f) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 제2 면으로부터 상기 패드에 도달하는 관통 전극을 구비하고, 상기 관통 전극은, (f1) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 상기 제2 면으로부터 상기 층간 절연막에 도달하는 제1 구멍으로서, 상기 제1 구멍의 저면이 상기 층간 절연막과 상기 반도체 기판의 경계보다도 상기 패드에 가까운 위치까지 형성되어 있는 상기 제1 구멍과, (f2) 상기 제1 구멍의 구멍 직경보다도 작고, 상기 제1 구멍의 저면으로부터 상기 패드에 도달하도록 형성된 제2 구멍과, (f3) 상기 제1 구멍의 저면 및 측면과 상기 반도체 기판의 상기 제2 면 위에 형성된 절연막과, (f4) 상기 제2 구멍의 저면 및 측면과, 상기 절연막을 개재한 상기 제1 구멍의 저면 및 측면과 상기 반도체 기판의 상기 제2 면 위에 형성되고, 상기 패드와 전기적으로 접속된 도체막을 가지며, 상기 층간 절연막의 상기 반도체 기판측의 면은, 상기 제1 구멍의 저면과 상기 반도체 기판의 상기 제1 면에 의한 단차를 반영하여 단차 형상으로 되어 있고, 상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단하게 설명하면 이하와 같다.
3차원적으로 적층된 복수의 반도체 칩을 갖는 반도체 장치의 제조 수율을 향상할 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그것들은 서로 무관한 것이 아니라, 한 쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한，이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명확하게 특정한 수에 한정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것은 아니며, 특정한 수 이 상이어도 이하이어도 된다.
또한，이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명확하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수적인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명확하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이것은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로서 동일한 부호를 붙이고, 그 반복 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위하여 평면도라도 해칭을 가하는 경우가 있다.
<실시 형태 1>
본 실시 형태 1에서는, 마이크로컴퓨터 칩과 같이 고집적 회로를 탑재한 반도체 장치를 예로 들어 도면을 참조하면서 설명한다.
도 1은 본 실시 형태 1에서의 반도체 칩을 도시하는 평면도이다. 이 도 1은, 반도체 칩의 일부를 반도체 기판(1)의 제2 면(이면)(1b) 측의 상방으로부터 보고 있는 도면이다. 도 1에 도시하는 바와 같이, 반도체 칩은 사각 형상의 반도체 기판(1)으로 구성되고, 반도체 기판(1)의 제2 면(1b)에는 복수의 관통 전극(17)이 형성되어 있다. 그리고, 복수의 관통 전극(17)은, 각각, 도체막(15)으로 이루어지는 배선에 접속되어 있고, 이들 배선에 의해 반도체 기판(1)의 제2 면(1b)에 배선 패턴이 형성되어 있다. 전술한 바와 같이, 본 실시 형태 1에서는, 반도체 칩에 복수의 관통 전극(17)이 형성되어 있지만, 도 1에 도시하는 바와 같이, 이 관통 전극(17)은, 평면적으로 2중 링을 형성하도록 구성되어 있다. 이것은, 후술하는 바와 같이, 관통 전극(17)에 의한 관통 공간을 대직경의 제1 구멍과 제1 구멍보다도 소직경의 제2 구멍에 의해 형성하고 있기 때문이다.
도 2는, 도 1의 A-A선에서 절단한 단면을 도시하는 단면도이다. 도 2에 도시하는 바와 같이, 반도체 기판(1)은 평판 형상을 하고 있고, 제1 면(표면)(1a)과 제2 면(이면)(1b)을 갖고 있다. 반도체 기판(1)의 제1 면(1a)에는, 고집적 회로를 구성하는 반도체 소자(MISFET(Metal Insulator Semiconductor Field Effect Transistor) 등)(도시하지 않음)가 형성되어 있고, 이 반도체 소자를 형성한 반도체 기판(1)의 제1 면(1a) 위에 층간 절연막(2)이 형성되어 있다. 층간 절연막(2)에는, 복수의 반도체 소자 사이를 접속하는 배선이 다층에 걸쳐 형성되어 있고, 반도체 기판(1)의 제1 면(1a)에 형성된 복수의 반도체 소자와 이들 반도체 소자를 접속하는 배선에 의해 고집적 회로가 반도체 기판(1)의 제1 면(1a)에 형성되어 있다. 여기에서, 본 실시 형태 1에서는, 반도체 칩으로서 마이크로컴퓨터 칩과 같은 고집적 회로가 형성되어 있는 것을 대상으로 하고 있는데, 그 특징은 배선층이 많아지는 점에 있다. 이 때문에, 다층에 걸친 배선층을 형성하는 층간 절연막(2)의 막 두께가 두꺼워진다고 하는 경향이 있다. 이와 같이, 본 실시 형태 1에서는, 층간 절연막(2)의 막 두께가 비교적 두꺼워지는 반도체 장치를 대상으로 하고 있다.
다음으로, 층간 절연막(2)의 최상층인 표면 위에는 패드(전극)(3)가 형성되 어 있다. 이 패드(3)는, 층간 절연막(2) 내에 형성된 배선을 통하여 반도체 소자와 전기적으로 접속되어 있고, 패드(3)는 반도체 기판(1)에 형성되어 있는 고집적 회로와 반도체 칩의 외부와의 인터페이스를 취하기 위한 외부 단자로서 기능한다. 그리고, 패드(3) 위에는 스터드 범프 전극(18)이 형성되어 있다.
한편, 반도체 기판(1)의 제2 면(1b)으로부터 반도체 기판(1)의 제1 면(1a)에 관통하고, 또한, 층간 절연막(2)을 관통하여 패드(3)와 전기적으로 접속하도록 관통 전극(17)이 형성되어 있다. 이 관통 전극(17)은, 복수의 반도체 칩을 3차원적으로 적층하여 패키지화할 때에 필요로 되는 것이다. 즉, 본 실시 형태 1에서는, 반도체 칩을 적층하여 패키지화하는 SiP 구조를 전제로 하고 있는 것이며, 반도체 칩을 적층할 때, 위 아래로 배치되는 반도체 칩 사이를 전기적으로 접속하기 위하여 사용되는 것이다. 이와 같이 개개의 반도체 칩에는, 패드(3)의 한 쪽측에 스터드 범프 전극(18)이 형성되고, 패드(3)의 다른 쪽측에는 관통 전극(17)이 형성되어 있다. 그리고, 복수의 반도체 칩을 적층할 때에는, 한 쪽의 반도체 칩의 관통 전극(17)에 다른 쪽의 반도체 칩의 스터드 범프 전극(18)을 압접에 의해 변형 주입하여 기하학적으로 코오킹함으로써, 양쪽의 반도체 칩을 위 아래로 적층하면서, 전기적으로 접속하도록 하고 있다. 이와 같이 본 실시 형태 1에서는, 관통 전극(17)과 스터드 범프 전극(18)을 이용하여 반도체 칩을 적층하는 것을 전제로 하고 있다. 또한, 관통 전극(17)이 형성되어 있는 영역에는, 고집적 회로를 구성하는 반도체 소자는 형성되어 있지 않다. 즉, 반도체 기판(1)의 제1 면(1a)에는 반도체 소자가 형성되어 있는데, 반도체 소자는 관통 전극(17)이 형성되어 있는 영역과는 분리되 어 있는 영역에 형성되어 있다.
다음으로, 관통 전극(17)의 구성에 대하여 설명한다. 도 2에 도시하는 바와 같이, 관통 전극(17)에 의한 관통 공간은, 제1 구멍(7)과 제2 구멍(11)으로 형성되어 있다. 즉, 반도체 기판(1)의 제2 면(1b)으로부터 제1 구멍(7)이 형성되고, 이 제1 구멍(7)의 저면에 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)이 형성되어 있다. 그리고, 제2 구멍(11)의 저면에 패드(3)가 노출되어 있다. 제1 구멍(7)의 저면 및 측면과 반도체 기판(1)의 제2 면(1b)에는 절연막(8)이 형성되어 있고, 또한, 제2 구멍(11)의 저면 및 측면, 절연막(8)을 개재한 제1 구멍(7)의 저면 및 측면, 및, 절연막(8)을 개재한 반도체 기판(1)의 제2 면(1b) 위에는, 시드층(12)과 도금층(14)이 적층되어 형성되어 있다. 이 시드층(12)과 도금층(14)을 합쳐서 도체막(15)이라고 부르기로 한다. 반도체 기판(1)의 제2 면(1b) 위에 형성된 도체막(15)이 도 1에 도시하는 배선 패턴을 형성하고 있다. 이와 같이 관통 전극(17)이 구성되어 있는데, 관통 전극(17)에는, 적층하는 다른 반도체 칩에 형성되어 있는 스터드 범프 전극(18)을 삽입하기 위하여, 내부가 공동으로 되어 있고 관통 공간이 형성되어 있다. 이 때문에, 관통 전극(17)을 구성하는 도체막(15)은, 반도체 기판(1)의 제2 면(1b)과 제1 구멍(7)의 저면에 의한 단차 및 제1 구멍(7)의 저면과 제2 구멍(11)의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있다. 바꿔 말하면, 본 실시 형태 1에 의한 관통 전극(17)에 의하면, 제1 구멍(7) 및 제2 구멍(11)의 내부를 도체막(15)으로 완전히 매립하도록 구성되어 있지 않고, 내부에 관통 공간이 형성되도록 구성되어 있다. 즉, 관통 전극(17)의 내부를 도체막(15) 으로 완전히 충전하면, 도체막(15)의 표면은, 반도체 기판(1)의 제2 면(1b)과 일치하여 단차가 생기지 않는다. 이에 대하여, 관통 전극(17)의 내부에 공동이 존재하는 구성을 취하는 결과, 관통 전극(17)을 구성하는 도체막(15)이 반도체 기판(1)의 제2 면(1b)과 제1 구멍(7)의 저면에 의한 단차 및 제1 구멍(7)의 저면과 제2 구멍(11)의 저면에 의한 단차를 반영하여 단차 형상으로 된다.
계속해서, 관통 전극(17)을 제1 구멍(7)과 이 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)으로 형성하는 이유에 대하여 설명한다. 예를 들면, 제1 구멍(7)의 구멍 직경은 내부에 삽입하는 스터드 범프 전극(18)의 크기에 맞춰서 형성되고 있는데, 관통 전극(17)을 구멍 직경이 큰 제1 구멍(7)만으로 구성하면 이하에 기재하는 문제점이 생긴다. 관통 전극(17)은 반도체 기판(1)의 제2 면(1b)으로부터 패드(3)에 관통하도록 구성되는데, 반도체 기판(1)의 제2 면(1b)으로부터 패드(3)에 관통하는 관통 공간을 제1 구멍(7)으로 형성하는 경우, 제1 구멍(7)을 형성함으로써 제거되는 반도체 기판(1) 및 층간 절연막(2)이 많아진다. 패드(3)는 층간 절연막(2)의 표면에 형성되어 있는데, 이 경우, 패드(3)의 대부분이 접하는 층간 절연막(2)이 제거되는 결과, 패드(3)가 층간 절연막(2)에 의한 지지를 잃어 패드(3)의 강도가 저하하는 문제가 표면화된다. 이 때문에, 관통 전극(17)을 구멍 직경이 큰 제1 구멍(7)만으로 구성하지 않고, 제1 구멍(7)과 패드(3) 사이에 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)을 형성하고 있다. 즉, 층간 절연막(2)에는 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)을 형성함으로써, 관통 전극(17)을 형성함으로써 제거되는 층간 절연막(2)을 적게 할 수 있다. 이에 의해, 패드(3)를 지지하는 층간 절연막(2)을 확보할 수 있어, 패드(3)의 강도 저하를 억제할 수 있는 것이다. 이와 같이 관통 전극(17)을 제1 구멍(7)과, 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)으로 구성함으로써 패드(3)의 강도 저하를 억제할 수 있다. 이 때, 관통 전극(17)을 형성함으로써 생기는 패드(3)의 강도 저하는, 특히, 관통 전극(17)의 내부에 공동이 존재하는 경우에 생기는 문제이다. 예를 들면, 관통 전극(17)의 내부를 도체막(15)으로 매립하는 경우에는, 관통 전극(17)의 내부에 매립된 도체막(15)에 의해 패드(3)가 지지되기 때문에, 구멍 직경이 상이한 구멍에 의해 관통 전극(17)을 형성할 필요는 없다. 즉, 관통 전극(17)을 구멍 직경이 큰 제1 구멍(7)과 이 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)에 의해 구성하고, 제2 구멍(11)의 저면에 패드(3)를 노출하는 구성은, 관통 전극(17)의 내부가 공동으로 되어 있는 구성일 때에 유용한 것을 알 수 있다. 바꿔 말하면, 관통 전극(17)의 내부를 도체막(15)으로 매립하는 구성의 경우에는, 관통 전극(17)을 구멍 직경이 큰 제1 구멍(7)과 이 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)에 의해 구성하는 유용성은 없다고 할 수 있다.
관통 전극(17)의 내부를 공동으로 함과 함께, 관통 전극(17)을 제1 구멍(7)과 제1 구멍(7)보다도 구멍 직경이 작은 제2 구멍(11)으로 형성하는 구성은, 본 발명의 전제로 되는 구성이다.
여기에서, 관통 전극(17)을 구성하는 제1 구멍(7)과 제2 구멍(11)을 어느 영역에서 절환할지가 문제로 된다. 실제로는, 반도체 기판(1)이 실리콘으로 형성되어 있고, 층간 절연막(2)이 산화 실리콘막으로 형성되어 있다. 이 점으로부터, 반 도체 기판(1)의 제2 면(1b)으로부터 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)까지, 실리콘을 에칭하여 제1 구멍(7)을 형성하고, 그 후, 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)으로부터 패드(3)가 노출될 때까지, 산화 실리콘막으로 형성되는 층간 절연막(2)을 에칭하여 제2 구멍(11)을 형성하는 것이 일반적이라고 생각된다. 또한, 제1 구멍(7)에는 다른 반도체 칩에 형성되어 있는 스터드 범프 전극(18)이 삽입된다. 그러나, 통상적으로, 반도체 기판(1)의 두께는, 스터드 범프 전극(18)의 높이보다도 두껍기 때문에, 제1 구멍(7)을 반도체 기판(1)의 제2 면(1b)으로부터 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)까지 형성하는 경우는 문제없다.
이와 같이, 반도체 기판(1)의 제2 면(1b)으로부터 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)까지, 실리콘을 에칭하여 제1 구멍(7)을 형성하고, 그 후, 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)으로부터 패드(3)가 노출될 때까지, 산화 실리콘막으로 형성되는 층간 절연막(2)을 에칭하여 제2 구멍(11)을 형성하는 경우에는, 이하에 기재하는 문제점이 생긴다. 본 실시 형태 1에서는, 반도체 칩으로서 마이크로컴퓨터 칩과 같은 고집적 회로가 형성되어 있는 것을 대상으로 하고 있는데, 그 특징은 배선층이 많아지는 점에 있다. 이 때문에, 다층에 걸친 배선층을 형성하는 층간 절연막(2)의 막 두께가 두꺼워진다고 하는 경향이 있다. 이와 같이 막 두께가 두꺼운 층간 절연막(2)에 제2 구멍(11)을 형성하는 것이 곤란한 것이다. 이 이유에 대하 여 설명한다.
제2 구멍(11)을 형성하기 위해서는, 우선, 실리콘으로 이루어지는 반도체 기판(1)을 에칭하여 제l 구멍(7)을 형성한 후, 이 제1 구멍(7)의 저면을 포함하는 반도체 기판(1)의 제2 면(1b) 위에 절연막(8)을 형성한다. 그 후, 절연막(8)을 개재하여 제1 구멍(7)의 저면을 포함하는 반도체 기판(1)의 제2 면(1b) 위에 레지스트막을 형성한다. 그리고, 레지스트막을 패터닝하여 제1 구멍(7)의 저면에 제1 구멍(7)의 구멍 직경보다도 작은 개구부를 형성한다. 그리고, 패터닝한 레지스트막을 마스크로 하여 절연막(8) 및 산화 실리콘막으로 이루어지는 층간 절연막(2)을 에칭하여 제2 구멍(11)을 형성한다. 여기에서, 절연막(8) 및 산화 실리콘막으로 이루어지는 층간 절연막(2)을 에칭할 때, 마스크로서 사용하고 있는 레지스트막도 에칭되기 쉽다. 따라서, 층간 절연막(2)의 막 두께가 두꺼우면, 층간 절연막(2)에 형성되는 제2 구멍(11)이 층간 절연막(2)을 관통하여 패드(3)에 도달하기 전에 레지스트막이 소실되게 된다. 이 때문에, 다시, 새로운 레지스트막의 형성 및 패터닝를 행한 후, 산화 실리콘막으로 이루어지는 층간 절연막(2)의 에칭을 행할 필요가 있다. 즉, 레지스트막도 제2 구멍(11)의 형성시 에칭되게 되므로, 층간 절연막(2)의 막 두께가 두꺼운 경우에는, 제2 구멍(11)이 층간 절연막(2)을 관통하여 패드(3)에 도달하기 전에, 복수회의 레지스트막에 의한 마스크의 형성이 필요하게 된다.
이 때, 제2 구멍(11)의 구멍 직경이 소직경이기 때문에 세정에 의해 제2 구멍(11)의 내부의 레지스트막을 완전히 제거할 수 없는 것, 또한, 복수회의 마스크 의 오정렬에 의해 층간 절연막(2)의 가공 중에 제2 구멍(11)의 저면이 거칠어져, 리소그래피 공정의 노광이 잘 되지 않는 것이 원인으로 되어, 제1 구멍(7)의 저면에 2회째 이후의 마스크를 형성하는 것이 어렵다. 그 결과, 제2 구멍(11)에서 층간 절연막(2)의 가공 상태가 불균일하게 되고, 제2 구멍(11)의 저면에 패드(3)가 정상적으로 노출되지 않는 경우가 생긴다. 이에 의해, 관통 전극(17)을 정상적으로 형성할 수 없게 되어 반도체 장치의 제조 수율이 저하하는 문제점이 발생한다.
따라서, 본 실시 형태 1에서는, 도 2에 도시하는 바와 같이, 제1 구멍(7)을 반도체 기판(1)과 층간 절연막(2)의 경계인 반도체 기판(1)의 제1 면(1a)보다도 깊은 위치까지 형성하고 있다. 즉, 제1 구멍(7)을 실리콘으로 이루어지는 반도체 기판(1)뿐만 아니라 층간 절연막(2)의 도중까지 형성하고 있다. 이에 의해, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께가 얇아진다. 그리고, 막 두께가 얇아진 층간 절연막(2)에 제2 구멍(11)을 형성하는 것이다. 즉, 본 실시 형태 1의 특징 중 하나는, 제1 구멍(7)을 형성할 때, 실리콘으로 이루어지는 반도체 기판(1)뿐만 아니라 층간 절연막(2)도 에칭함으로써, 제1 구멍(7)의 저면을 층간 절연막(2) 위로서 반도체 기판(1)과 층간 절연막(2)의 경계(반도체 기판(1)의 제1 면(1a))보다도 패드(3)에 가까운 위치까지 형성하는 점에 있다. 이에 의해, 예를 들면, 고집적 회로가 형성되어 있는 마이크로컴퓨터 칩과 같이 층간 절연막(2)의 막 두께가 두꺼운 반도체 장치이어도, 제2 구멍(11)을 형성하기 위하여 에칭하는 층간 절연막(2)의 막 두께를 얇게 할 수 있다.
제1 구멍(7)을 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저 면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 할 수 있기 때문에, 이 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 형성할 때, 레지스트막의 마스크를 1회 사용하는 것만으로 패드(3)에 도달하는 제2 구멍(11)을 형성할 수 있다. 즉, 제1 구멍(7)의 저면과 패드(3) 사이에 잔존하는 층간 절연막(2)과 제1 구멍(7)의 저면 위에 형성되어 있는 절연막(8)을 합친 막 두께를, 제2 구멍(11)을 형성할 때, 마스크로서 사용되는 1회째의 레지스트막이 소실되기 전에 제2 구멍(11)이 형성되는 막 두께로 할 수 있다. 이에 의해, 복수회의 마스크의 오정렬에 의해 층간 절연막(2)의 가공 중에 제2 구멍(11)의 저면이 거칠어져, 리소그래피 공정의 노광이 잘 되지 않는 것에 기인하는 제2 구멍(11)의 가공 불량을 개선할 수 있다. 따라서, 관통 전극(17)의 신뢰성을 향상할 수 있어, 반도체 장치의 제조 수율을 향상할 수 있다. 또한, 층간 절연막(2)의 가공 불량에 의한 제2 구멍(11)과 패드(3)의 접속 변동을 억제할 수 있기 때문에, 관통 전극(17)과 패드(3)의 접속 저항이 변동하는 것을 억제할 수 있다.
본 실시 형태 1의 특징 중 하나는, 제1 구멍(7)을 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 할 수 있는 것에 있고, 본 실시 형태 1에서의 반도체 장치의 구조로서는, 층간 절연막(2)의 반도체 기판(1)에 접하는 면이, 제1 구멍(7)의 저면과 반도체 기판(1)의 제1 면(1a)에 의한 단차를 반영하여 단차 형상으로 되는 구조로서 표면화된다. 즉, 제1 구멍(7)이 형성되어 있지 않은 영역에서는, 반도체 기판(1)의 제1 면(1a)이 반도체 기판(1)과 층간 절연막(2)의 경계로 되고, 제1 구멍(7)이 형 성되어 있는 영역에서는, 제1 구멍(7)의 저면이 층간 절연막(2)과의 경계로 된다. 지금의 경우, 제1 구멍(7)의 저면이 반도체 기판(1)의 제1 면(1a)을 넘어 층간 절연막(2)의 도중까지 형성되어 있기 때문에, 층간 절연막(2)의 반도체 기판(1)에 접하는 면은 단차 형상으로 되는 것이다.
본 실시 형태 1에서의 반도체 칩은 상기한 바와 같이 구성되어 있고, 이하에, 그 제조 방법에 대하여 도면을 참조하면서 설명한다.
우선, 반도체 기판(1)을 준비한다. 이 때, 반도체 기판(1)은 대략 원반 형상의 반도체 웨이퍼의 상태로 되어 있고, 이 반도체 웨이퍼에는 복수의 칩 영역이 형성되어 있다. 이하에 기재하는 공정에서는, 반도체 기판(1)을 반도체 웨이퍼의 상태로 가공한다.
도 3에 도시하는 바와 같이, 반도체 기판(1)의 제1 면(1a)에 통상의 MISFET 형성 기술을 이용하여 복수의 반도체 소자(도시하지 않음)를 형성하고, 이 반도체 소자를 형성한 반도체 기판(1)의 제1 면(1a) 위에 층간 절연막(2)을 형성한다. 층간 절연막(2)은, 예를 들면, 산화 실리콘막으로 형성된다. 이 층간 절연막(2)에 배선(도시하지 않음)을 다층에 걸쳐 형성하고 복수의 반도체 소자 사이를 배선으로 접속한다. 그리고, 층간 절연막(2)의 내부에 형성된 배선을 통하여 반도체 소자와 전기적으로 접속하는 패드(3)를 층간 절연막(2)의 표면에 형성한다. 패드(3)는, 예를 들면, 알루미늄막으로 형성된다.
반도체 기판(1)은, 예를 들면, 10㎛~50㎛ 정도까지 박형화하면, 후술하는 공정에서 형성하는 관통 전극의 깊이가 얕아져 가공 난이도가 낮아지지만, 반도체 기 판(1)의 박형화에 수반하는 반도체 기판(1)의 강도 저하 및 반도체 기판(1)의 휘어짐에 의한 수율 저하가 생긴다.
따라서, 본 실시 형태 1에서는, 도 4에 도시하는 바와 같이, 패드(3)를 형성하고 있는 층간 절연막(2)의 표면에 접착층(4)을 도포하고, 예를 들면, 석영이나 글래스, 실리콘 기판 등으로 이루어지는 지지 기판(5)과 반도체 기판(1)을 접합한다. 지지 기판(5)을 반도체 기판(1)에 접합함으로써, 반도체 기판(1)의 박형화에 의한 강도 저하 및 반도체 기판(1)의 휘어짐을 억제할 수 있다. 또한, 접착층(4)은, 지지 기판(5)과 반도체 기판(1)을 접착하는 기능을 가짐과 함께, 반도체 기판(1)에 형성되어 있는 집적 회로를 보호하는 기능을 갖고 있다.
다음으로, 도 5에 도시하는 바와 같이, 반도체 기판(1)의 제2 면(1b)에 백 그라인드 처리를 실시하고, 반도체 기판(1)의 두께를 얇게 한다. 백 그라인드 처리는, 연삭이나 연마에 의해 실시할 수 있다. 백 그라인드 처리 후의 평탄성이, 반도체 기판(1)의 제2 면(1b)에 형성하는 관통 전극의 정밀도에 영향을 주기 때문에, 백 그라인드 처리를 실시한 후에는, 드라이 폴리시나 에칭 혹은 CMP (Chemical Mechanical Polishing)법에 의한 연마를 실시하여 반도체 기판(1)의 제2 면(1b)을 평탄화하는 것이 바람직하다.
계속해서, 도 6에 도시하는 바와 같이, 반도체 기판(1)의 제2 면(1b) 위에 레지스트막(6)을 도포한다. 그리고, 포토리소그래피 기술을 사용함으로써, 레지스트막(6)을 패터닝한다. 패터닝은, 레지스트막(6)의 패드(3)와 마주 대하는 위치에 개구부(6a)를 형성하도록 행해진다. 레지스트막(6)을 반도체 기판(1)의 제2 면(1b) 위에 도포하는 방법으로서는, 예를 들면, 스피너 도포법을 사용할 수 있다. 또한, 레지스트막(6)의 패터닝 시에 개구부(6a)를 형성하는 위치는, 적외 현미경에 의해, 반도체 기판(1)의 제1 면(1a)에 형성되어 있는 반도체 소자의 패턴(디바이스 패턴)을 확인하여 결정한다. 그리고, 패터닝한 레지스트막(6)을 마스크로 하여 실리콘으로 이루어지는 반도체 기판(1)을 에칭한다.
즉, 도 7에 도시하는 바와 같이, 실리콘으로 이루어지는 반도체 기판(1)의 제2 면(1b)으로부터 층간 절연막(2)에 도달하는 제1 구멍(7)을 형성한다. 이 에칭은 이방성 에칭이며, 예를 들면 ICP-RIE(Inductively coupled plasma Reactive ion etching)에 의해 행해진다. 에칭 가스로서는, SF6과 C4H8이 사용된다. 통상적으로, 실리콘의 드라이 에칭에서는, 산화 실리콘막이 에칭 스토퍼로 된다. 그 때문에, SF6과 C4H8에 의한 에칭에서는, 산화 실리콘막을 주성분으로 하는 층간 절연막(2)에서 에칭이 정지한다. 이 때의 제1 구멍(7)의 깊이는 반도체 기판(1)의 두께에 따라 결정된다.
다음으로, 도 8에 도시하는 바와 같이, 패터닝한 레지스트막(6)을 제거한 후, 새로운 레지스트막에 의한 마스크를 형성하지 않고 에칭 가스를 SF6과 C4H8로부터 C3F8, Ar, CHF4의 혼합 가스를 이용하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 도중까지 에칭한다. 즉, 실리콘으로 이루어지는 반도체 기판(1) 및 반도체 기판(1)에 형성된 제1 구멍(7)을 마스크로 하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 에칭한다. 이에 의해, 제1 구멍(7)의 저면과 패드(3) 사이에 존재하는 층간 절연막(2)의 막 두께를 박막화할 수 있다. 즉, 의도적으로 실리콘으로 이루어지는 반도체 기판(1) 및 반도체 기판(1)에 형성된 제1 구멍(7)을 마스크로 하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 에칭하는 공정을 실시하는 점이 본 실시 형태 1의 특징 중 하나이다. 제1 구멍(7)을 마스크로 하여 층간 절연막(2)을 의도적으로 에칭함으로써, 실리콘으로 이루어지는 반도체 기판(1)에 형성한 제1 구멍(7)의 저면에서의 구멍 직경(도 7 참조)과 동등한 구멍 직경으로 층간 절연막(2)의 에칭이 진행된다. 이 때문에, 도 8에 도시하는 바와 같이, 층간 절연막(2)을 에칭하여 형성된 제1 구멍(7)의 저면은, 도 7에 도시하는 실리콘을 에칭하여 형성된 제1 구멍(7)의 저면과 거의 동등한 구멍 직경으로 된다. 또한, 이 공정을 실시함으로써, 제1 구멍(7)이 형성되어 있지 않은 영역에서는, 반도체 기판(1)의 제1 면(1a)이 반도체 기판(1)과 층간 절연막(2)의 경계로 되고, 제1 구멍(7)이 형성되어 있는 영역에서는, 제1 구멍(7)의 저면이 층간 절연막(2)과의 경계로 된다. 지금의 경우, 제1 구멍(7)의 저면이 반도체 기판(1)의 제1 면(1a)을 넘어 층간 절연막(2)의 도중까지 형성되어 있기 때문에, 층간 절연막(2)의 반도체 기판(1)에 접하는 면은 단차 형상으로 된다.
제1 구멍(7)으로부터 노출되는 층간 절연막(2)을 도중까지 의도적으로 에칭함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 존재하는 층간 절연막(2)의 막 두께를 박막화할 수 있는 효과가 얻어짐과 함께, 이하에 기재하는 효과도 얻어진다.
실리콘으로 이루어지는 반도체 기판(1)을 에칭하여 제1 구멍(7)을 형성하는 공정에서는, 제1 구멍(7)의 저면을 완전히 노출하기 위하여, 오버 에칭이 행해진 다. 즉, 반도체 기판(1)에는 복수의 제1 구멍(7)을 형성하는데, 이 때, 제1 구멍(7)을 형성하는 장소에 따라 에칭 레이트에 차가 생기는 경우가 있다. 예를 들면, 임의의 영역에 형성되어 있는 제1 구멍(7)에서는 에칭이 충분히 진행되어 제1 구멍(7)의 저면에 층간 절연막(2)이 노출되지만, 다른 임의의 영역에 형성되어 있는 제1 구멍(7)에서는 에칭이 불충분하여 층간 절연막(2)이 노출되지 않는 상황이 발생한다. 이 경우, 오버 에칭이 행해지지 않으면, 실리콘의 에칭이 불충분한 제1 구멍(7)의 저면에 실리콘이 잔존하게 된다. 그러면, 그 후, 정상적인 관통 전극을 형성할 수 없게 될 우려가 생긴다. 따라서, 오버 에칭을 행함으로써, 에칭이 불충분한 영역의 제1 구멍(7)의 저면에서도 실리콘을 완전히 제거하여 제1 구멍(7)의 저면에 층간 절연막(2)이 노출되도록 하고 있다.
그러나, 오버 에칭을 행하면, 에칭이 충분히 진행되고 있는 제1 구멍(7)에서 노치가 발생하는 문제점이 생긴다. 즉, 에칭이 충분히 진행되고 있는 제1 구멍(7)에서 실리콘의 에칭을 더 진행시키면, 제1 구멍(7)의 저면에서는 에칭 스토퍼로 되는 층간 절연막(2)이 노출되어 있기 때문에 깊이 방향으로는 에칭은 진행되지 않는다. 그런데, 제1 구멍(7)의 저면으로부터 가로 방향(사이드 방향)에서 실리콘이 침식되어 노치가 발생한다. 노치가 발생하면 반도체 장치의 불량을 초래하게 된다.
여기에서, 본 실시 형태 1에서는, 실리콘으로 이루어지는 반도체 기판(1)을 에칭하여 제1 구멍(7)을 형성한 후, 이 제1 구멍(7)을 마스크로 하여 층간 절연막(2)의 에칭을 행함으로써 동일 직경의 제1 구멍(7)을 형성하고 있다. 따라서, 실리콘으로 이루어지는 반도체 기판(1)의 오버 에칭이 행해지지 않아도, 제1 구멍(7)을 마스크로 한 층간 절연막(2)의 에칭에 의해, 실리콘의 에칭이 불충분한 제1 구멍(7)의 저면에 잔존하는 실리콘도 제거할 수 있다. 즉, 산화 실리콘막을 주성분으로 하는 층간 절연막(2)의 에칭 시, 제1 구멍(7)의 저면에 약간 잔존하는 실리콘도 제거되는 것이다. 이 점으로부터, 실리콘으로 이루어지는 반도체 기판(1)을 에칭하여 제1 구멍(7)을 형성하는 공정에서 오버 에칭을 하는 것을 억제할 수 있다. 이와 같이 본 실시 형태 1에 의하면, 오버 에칭을 억제할 수 있기 때문에, 에칭이 충분히 진행되고 있는 제1 구멍(7)에서 노치가 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태 1에 의하면, 다른 효과도 얻을 수 있다. 예를 들면, 반도체 기판(1)을 가공하면, 반도체 기판(1)에 응력이 발생하여 반도체 기판(1)에 휘어짐이 발생하는 등의 문제가 생기기 쉽다. 그러나, 본 실시 형태 1에서는, 레지스트막을 마스크로서 사용하지 않고 실리콘에 형성한 제1 구멍(7)을 마스크로 하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 에칭하는 공정을 의도적으로 실시하고 있다. 이와 같이 레지스트막을 사용하지 않고 실리콘이 노출된 상태에서 드라이 에칭을 하면, 반도체 기판(1)에 발생한 응력을 완화할 수 있는 것이다(스트레스 릴리프 효과).
계속해서, 도 9에 도시하는 바와 같이, 제1 구멍(7) 내를 포함하는 반도체 기판(1)의 제2 면(1b) 위에, 예를 들면, CVD(Chemical Vapor Deposition)법에 의해, 절연막(8)을 형성한다. 이 절연막(8)은, 제1 구멍(7)의 저면 및 측면과 반도 체 기판(1)의 제2 면(1b)을 따라서 이들 면을 덮도록 형성된다. 절연막(8)은, 후술하는 관통 전극과 반도체 기판(1)을 절연하는 기능을 갖고 있다. 절연막(8)으로서는, 예를 들면, 산화 실리콘막, 질화 실리콘막 혹은 폴리이미드 수지 등이 사용된다.
다음으로, 도 10에 도시하는 바와 같이, 제1 구멍(7) 내를 포함하는 반도체 기판(1)의 제2 면(1b) 위에 형성된 절연막(8) 위에 알루미늄막(9)을 형성한다. 이 알루미늄막(9)은, 절연막(8)을 보호하기 위하여 형성되는 막이며, 예를 들면, 스퍼터링법이나 증착법에 의해 형성할 수 있다.
계속해서, 도 11에 도시하는 바와 같이, 제1 구멍(7) 내를 포함하는 반도체 기판(1)의 제2 면(1b) 위에 형성된 알루미늄막(9) 위에 레지스트막(10)을 도포한다. 예를 들면, 레지스트막의 도포 방법으로서, 스피너에 의한 도포법과 스프레이에 의한 도포법이 있다. 스피너에 의한 도포법의 경우에는, 제1 구멍(7)의 저면 및 측면을 따라서 레지스트막(10)을 도포하기 때문에, 5㎛~30㎛의 막 두께로 도포할 수 있는 레지스트막(10)을 사용하는 것이 바람직하다. 또한, 레지스트막(10) 내에 기포가 남아 있으면, 포토리소그래피 기술에서의 노광 처리가 어렵게 되어 패터닝 불량이 발생한다. 그 때문에, 진공 탈포에 의해 레지스트막(10) 내에 있는 기포를 제거하는 것이 바람직하다. 스프레이에 의한 도포법의 경우에는, 스피너에 의한 도포법과 달리, 제1 구멍(7)을 따라서 레지스트막(10)을 도포한다.
그 후, 도 12에 도시하는 바와 같이, 포토리소그래피 기술을 이용하여 레지스트막(10)의 패터닝을 행하는, 레지스트막(10)의 패터닝은, 제1 구멍(7)의 저면에 개구부(10a)를 형성하도록 행해진다. 이 개구부(10a)의 직경은 제1 구멍(7)의 구멍 직경보다도 작아지도록 형성된다. 그리고, 개구부(10a)로부터는 알루미늄막(9)이 노출된다.
다음으로, 도 13에 도시하는 바와 같이, 레지스트막(10)에 형성된 개구부(10a)로부터 노출되는 알루미늄막(9)을 에칭함으로써 제거한다. 이에 의해, 개구부(10a)에는 알루미늄막(9)의 하층에 형성되어 있는 절연막(8)이 노출된다. 알루미늄막(9)의 에칭에는, 예를 들면, 인산을 주성분으로 하는 에칭액이나 희불산 등을 이용할 수 있다.
계속해서, 도 14에 도시하는 바와 같이, 개구부(10a)로부터 노출되는 절연막(8) 및 절연막(8)의 하층에 형성되어 있는 층간 절연막(2)을 모두 에칭함으로써 제거한다. 이에 의해, 제1 구멍(7)의 저면에 제1 구멍(7)의 구멍 직경보다도 작은 직경을 갖는 제2 구멍(11)을 형성할 수 있다. 이 제2 구멍(11)의 저면에는 패드(3)가 노출된다. 절연막(8) 및 층간 절연막(2)의 에칭에는, 에칭 가스로서 CHF3이나 C4H8을 주성분으로 한 혼합 가스가 이용된다. 이 에칭 공정에서는, 레지스트막(10)도 다소 에칭된다.
여기에서, 본 실시 형태 1에서는, 도 8에서 도시하는 바와 같이 제1 구멍(7)을 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하고 있다. 이 때문에, 이 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 형성할 때, 레지스트막(10)의 마스크를 1회 사용하는 것만으로 패드(3)에 도달하는 제2 구멍(11)을 형성할 수 있다. 즉, 제1 구멍(7)의 저부와 패드(3) 사이에 잔존하는 층간 절연막(2)과 제1 구멍(7)의 저면 위에 형성되어 있는 절연막(8)을 합친 막 두께를, 제2 구멍(11)을 형성할 때, 마스크로서 사용되는 1회째의 레지스트막(10)이 소실되기 전에 제2 구멍(11)을 형성할 수 있는 막 두께로 할 수 있다. 이에 의해, 복수회의 마스크의 오정렬에 의해 층간 절연막(2)의 가공 중에 제2 구멍(11)의 저면이 거칠어져, 리소그래피 공정의 노광이 잘 되지 않는 것에 기인하는 제2 구멍(11)의 가공 불량을 개선할 수 있다.
다음으로, 도 15에 도시하는 바와 같이, 패터닝한 레지스트막(10)을 제거한다. 레지스트막(10)의 제거는, 예를 들면, 유기 용매의 이용이나 산소 애싱에 의해 행해진다. 그리고, 도 16에 도시하는 바와 같이, 레지스트막(10)의 하층에 형성되어 있는 절연막 보호용의 알루미늄막(9)을 제거한다. 이 때, 제2 구멍(11)의 저부에는 알루미늄막으로 이루어지는 패드(3)가 형성되어 있는데, 패드(3)의 표면에는 통상 티탄/질화 티탄막 등의 배리어 도체막이 형성되어 있기 때문에, 패드(3)는 에칭되지 않는다.
계속해서, 도 17에 도시하는 바와 같이, 제2 구멍(11)의 저면 및 측면, 절연막(8)을 개재한 제1 구멍(7)의 저면 및 측면, 또한, 절연막(8)을 개재한 반도체 기판(1)의 제2 면(1b) 위에 시드층(12)을 형성한다. 시드층(12)은, 예를 들면, 스퍼터링법을 사용함으로써 형성할 수 있다. 시드층(12)으로서는, 예를 들면, 티탄막(Ti막)과 금막(Au막)으로 이루어지는 적층막이 생각된다. 이 때, 티탄막은 절연 막(8)과 금막의 밀착성을 확보하기 위하여, 0.02㎛~0.3㎛ 정도의 두께로 형성하고, 금막은 도금막의 기초막(전극막)으로서 0.3㎛~2㎛ 정도의 두께가 있으면 된다. 시드층(12)으로서, 티탄막과 금막의 적층막 외에, 예를 들면, 크롬막(Cr막)과 금막의 적층막을 사용하여도 된다.
다음으로, 도 18에 도시하는 바와 같이, 레지스트막(13)을 도포한 후, 포토리소그래피 기술을 사용함으로써, 레지스트막(13)을 패터닝한다. 패터닝은, 제1 구멍(7) 및 제2 구멍(11) 내, 또한, 반도체 기판(1)의 제2 면(1b) 위의 배선 형성 영역을 노출시키도록 행해진다.
계속해서, 도 19에 도시하는 바와 같이, 패터닝한 레지스트막(13)으로부터 노출되는 시드층(12) 위에 도금막(14)을 형성한다. 도금막(14)은, 예를 들면, 전해 도금법에 의해 형성할 수 있다. 이에 의해, 시드층(12)과 도금막(14)으로 이루어지는 도체막(15)을 제1 구멍(7) 및 제2 구멍(11) 내, 또한, 반도체 기판(1)의 제2 면(1b) 위의 배선 형성 영역에 형성할 수 있다. 도금막(14)의 막 두께는, 전기 저항을 고려하여 1㎛ 이상으로 하는 것이 바람직하지만, 도금막(14)의 막 두께로 관통 전극의 내부 직경이 결정되기 때문에, 관통 전극의 내부 직경이 소정의 직경으로 되도록 조정한다. 도금막(14)은, 예를 들면, 금막으로 형성되어 있고, 전해 도금법 외에 무전해 도금법이나 스퍼터링법에 의해서도 형성할 수 있다. 또한, 도금막(14)으로서 금막 외에 금막과 구리막(Cu막)의 적층막도 생각되지만, 반도체 칩을 적층하는 SiP 구조의 관점으로부터는, 도금막(14)의 표면은 금막으로 하는 것이 바람직하다.
그 후, 도 20에 도시하는 바와 같이, 유기 용제의 이용이나 산소 애싱에 의해 레지스트막(13)을 제거한다. 그리고, 도 21에 도시하는 바와 같이, 레지스트막(16)을 반도체 기판(1)의 제2 면(1b) 위에 도포한 후, 포토리소그래피 기술에 의해 레지스트막(16)을 패터닝한다. 레지스트막(16)의 패터닝은, 제1 구멍(7), 제2 구멍(11) 및 반도체 기판(1)의 제2 면(1b)에 형성되어 있는 배선 형성 영역을 덮도록 실시된다.
다음으로, 도 22에 도시하는 바와 같이, 패터닝한 레지스트막(16)으로부터 노출되어 있는 시드층(12)을 제거한다. 시드층(12)은, 티탄막과 금막의 적층막으로 구성되어 있기 때문에, 각각의 막을 티탄막용의 에칭 용액과 금막용의 에칭 용액을 이용하여 제거한다. 금막용의 에칭 용액으로서는, 예를 들면, 요오드와 요오드화 암모늄의 혼합액이 생각되고, 티탄막용의 에칭 용액으로서는, 예를 들면, 불산이 생각되지만, 에칭할 수 있는 것이면, 그 밖의 에칭 용액이어도 된다.
계속해서, 도 23에 도시하는 바와 같이, 패터닝한 레지스트막(16)을 제거함으로써, 반도체 기판(1)의 반도체 웨이퍼 상태에서의 가공이 완료된다. 이에 의해, 패드(3)에 접속하는 관통 전극(17)을 형성할 수 있다. 그리고, 도 24에 도시하는 바와 같이, 반도체 기판(1)을 지지하는 지지 기판(5)을 떼어낸다. 예를 들면, 반도체 기판(1)과 지지 기판(5)을 접착하고 있는 접착층(4)이 열가소성의 성질을 갖고 있는 것이면, 반도체 기판(1)을 가열함으로써 반도체 기판(1)과 지지 기판(5)을 떼어낸다. 반도체 기판(1)을 지지 기판(5)으로부터 떼어낸 후, 반도체 웨이퍼 상태에 있는 반도체 기판(1)을 다이싱에 의해 반도체 칩으로 개편화한다. 반 도체 칩에의 개편화는, 반도체 기판(1)을 지지 기판(5)에 접착한 상태에서 행할 수도 있지만, 지지 기판(5)마다 절단하게 되어, 지지 기판(5)의 재이용을 할 수 없게 된다. 따라서, 반도체 기판(1)을 지지 기판(5)으로부터 떼어내면 반도체 기판(1)이 얇기 때문에, 핸들링(반송)은 곤란하게 되지만, 지지 기판(5)을 떼어내서 다이싱함으로써, 지지 기판(5)의 재이용이 가능하게 된다.
마지막으로, 도 25에 도시하는 바와 같이, 개편화된 반도체 칩에서, 층간 절연막(2)의 표면에 형성된 패드(3) 위에 예를 들면, 스터드 범프법에 의해 스터드 범프 전극(18)을 형성한다. 범프 전극의 형성 방법으로서, 솔더 페이스트 범프법이나 도금법 혹은 증착법 등을 사용할 수도 있다.
이와 같이 하여 본 실시 형태 1에서의 반도체 칩을 형성할 수 있다. 본 실시 형태 1에 의하면, 제1 구멍(7)을 실리콘으로 이루어지는 반도체 기판(1)을 넘어 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하고 있다. 이 때문에, 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 형성할 때, 층간 절연막(2)의 막 두께가 얇게 되어 있기 때문에, 가공 공정이 용이하게 된다. 구체적으로는, 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 층간 절연막(2)에 형성할 때, 층간 절연막(2)을 개구하는 레지스트 마스크의 형성 횟수를 저감할 수 있다. 이 때문에, 복수회의 마스크의 오정렬에 의해 층간 절연막(2)의 가공 불량을 저감할 수 있어, 제1 구멍(7) 및 제2 구멍(11)을 관통 공간으로 하는 복수의 관통 전극(17)에서, 층간 절연막(2)의 박막화에 의해 관통 전극(17)의 균일 가공이 가능 하게 된다.
이 점으로부터, 관통 전극(17)의 신뢰성을 향상할 수 있어, 반도체 장치의 제조 수율을 향상할 수 있다. 또한, 층간 절연막(2)의 가공 불량에 의한 제2 구멍(11)과 패드(3)의 접속 변동을 억제할 수 있기 때문에, 관통 전극(17)과 패드(3)의 접속 저항이 변동하는 것을 억제할 수 있다.
또한, 관통 전극(17)의 형성 공정에서, 가공 변동을 저감할 수 있기 때문에, 프로세스 마진이 증가하여, 반도체 장치의 제조 수율이 향상된다.
또한, 대직경의 제1 구멍(7)을 패드(3)에 도달하도록 형성하지 않고 제1 구멍(7)의 구멍 직경보다도 작은 직경의 제2 구멍(11)을 형성하여 패드(3)와 접속하고 있기 때문에, 패드(3)를 지지하는 층간 절연막(2)도 많이 남길 수 있어, 패드(3)의 강도 저하를 억제할 수 있다. 즉, 패드(3) 위에 스터드 범프 전극(18)을 형성할 때의 신뢰성을 향상할 수 있다.
본 실시 형태 1에서는, 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 형성할 때, 층간 절연막(2)의 막 두께가 얇게 되어 있기 때문에, 가공 공정이 용이하게 된다. 이 때문에, 제2 구멍(11)의 형성 공정에서 제조 수율을 향상할 수 있는 이점이 얻어진다. 한편, 제1 구멍(7)과 패드(3) 사이에 존재하는 층간 절연막(2)의 막 두께가 얇게 되어 있기 때문에, 패드(3)를 지지하는 층간 절연막(2)의 강도가 저하하는 것이 염려된다. 그러나, 본 실시 형태 1과 같이 층간 절연막(2)의 막 두께를 얇게 하여도, 제2 구멍(11)의 저면 및 측면에 형성되는 도체막(15)의 막 두께, 층간 절연막(2)과 제1 구멍(7)의 저부 위에 형성된 절연막(8)을 합친 막 두께, 제2 구멍(11)의 구멍 직경이 소정의 관계를 충족함으로써 패드(3)의 강도 저하를 억제할 수 있어, 패드(3) 위에 정상적으로 스터드 범프 전극(18)을 형성할 수 있는 것에 대하여 설명한다.
도 26은, 본 실시 형태 1에서의 반도체 칩을 도시하는 단면도로서, 소정의 부위의 치수를 변수로서 나타내고 있다. 구체적으로는, 제2 구멍(11)의 저면 및 측면에 형성되어 있는 도체막(15)(도금막(14)과 시드층(12)을 합친 막)의 막 두께를 a, 제1 구멍(7)과 패드(3) 사이에 존재하는 층간 절연막(2)의 막 두께와 제1 구멍(7)의 저면 위에 형성되어 있는 절연막(8)의 막 두께를 합친 막(저부 절연막이라고 하기로 함)의 막 두께를 b로 하고 있다. 또한, 제2 구멍(11)의 구멍 직경을 c로 하고 있다.
도 27은, 도 26에 나타내는 변수 a, b, c의 관계를 나타내는 그래프이다. 도 27에서, 횡축은 전체 막 두께 (a+b)에 대한 도체막(15)의 막 두께 (a)를 나타내고 있다. 또한, 종축(좌측)은, 전체 막 두께 (a+b)에 대한 저부 절연막(층간 절연막(2)과 절연막(8))의 막 두께 (b)를 나타내고 있고, 종축(우측)은, 전체 막 두께 (a+b)에 대한 제2 구멍(11)의 구멍 직경 (c)를 나타내고 있다. 도 27에 도시하는 바와 같이, 변수 a, b, c의 값에 의해 패드(3) 위에 스터드 범프 전극(18)을 정상적으로 형성할 수 있는 영역과 패드(3) 위에 스터드 범프 전극(18)을 정상적으로 형성할 수 없는 영역을 포함하는 4개의 영역(영역 I~영역 IV)으로 분류할 수 있는 것을 알 수 있다. 또한, 도 27에서 패드(3)의 막 두께는, 디자인 룰에 의해 결정되기 때문에, 일정한 막 두께로서 고려하고 있다.
우선, 영역 I에 대하여 설명한다. 도 28은 변수 a, b, c의 관계가 영역 I에 포함되는 경우의 반도체 칩의 구성을 도시하는 도면이다. 도 28은, 제2 구멍(11)의 구멍 직경 c에 대하여 도체막(15)의 막 두께 a가 충분히 두껍고, 또한, 저부 절연막의 막 두께 b가 패드(3)의 강도를 유지하는 데에 충분한 것을 도시하고 있다. 따라서, 영역 I에 포함되는 구성에서는, 스터드 범프 전극(18)을 패드(3) 위에 정상적으로 형성할 수 있는 것을 알 수 있다.
계속해서, 영역 II에 대하여 설명한다. 도 29는 변수 a, b, c의 관계가 영역 II에 포함되는 경우의 반도체 칩의 구성을 도시하는 도면이다. 도 29에 도시하는 반도체 칩의 구성에서는, 저부 절연막의 막 두께 b가 패드(3)의 강도를 유지하기 위하여 충분한 막 두께로 되어 있는데, 제2 구멍(11)의 구멍 직경 c에 대하여 도체막(15)의 막 두께 a가 얇게 되어 있다. 이 때문에, 패드(3) 위에 스터드 범프 전극(18)을 가압할 때, 도체막(15)이 변형하여 스터드 범프 전극(18)과 도체막(15)의 전기적인 접속이 불량으로 되게 된다. 따라서, 영역 II에 포함되는 구성에서는, 스터드 범프 전극(18)을 패드(3) 위에 정상적으로 형성할 수 없는 것을 알 수 있다.
다음으로, 영역 III에 대하여 설명한다. 도 30은 변수 a, b, c의 관계가 영역 III에 포함되는 경우의 반도체 칩의 구성을 도시하는 도면이다. 도 30에 도시하는 반도체 칩의 구성에서는, 제2 구멍(11)의 구멍 직경 c에 대하여 도체막(15)의 막 두께 a가 충분히 두껍게 되어 있지만, 저부 절연막의 막 두께 b가 얇게 되어 있다. 이 때문에, 패드(3) 위에 스터드 범프 전극(18)을 가압할 때, 저부 절연막에 의한 패드(3)의 지지가 충분하지 않아, 저부 절연막을 구성하는 층간 절연막(2)에 크랙(19)이 발생한다. 따라서, 영역 III에 포함되는 구성에서는, 스터드 범프 전극(18)을 패드(3) 위에 정상적으로 형성할 수 없는 것을 알 수 있다.
계속해서, 영역 IV에 대하여 설명한다. 도 31은 변수 a, b, c의 관계가 영역 IV에 포함되는 경우의 반도체 칩의 구성을 도시하는 도면이다. 도 31에 도시하는 반도체 칩의 구성에서는, 제2 구멍(11)의 구멍 직경 c에 대하여 도체막(15)의 막 두께 a가 얇고, 또한, 저부 절연막의 막 두께 b도 얇게 되어 있다. 이 때문에, 패드(3) 위에 스터드 범프 전극(18)을 가압할 때, 도체막(15)이 변형되어 스터드 범프 전극(18)과 도체막(15)의 전기적인 접속이 불량으로 됨과 함께, 저부 절연막에 의한 패드(3)의 지지가 충분하지 않아, 저부 절연막을 구성하는 층간 절연막(2)에 크랙(19)이 발생한다. 따라서, 영역 IV에 포함되는 구성에서는, 스터드 범프 전극(18)을 패드(3) 위에 정상적으로 형성할 수 없는 것을 알 수 있다.
이상의 점으로부터, 패드(3) 위에 정상적으로 스터드 범프 전극(18)을 형성하기 위해서는, 변수 a, b, c의 관계가 영역 I에 포함되도록 할 필요가 있는 것을 알 수 있다. 이 때문에, 본 실시 형태 1에서는, 제1 구멍(7)을 실리콘으로 이루어지는 반도체 기판(1)을 넘어 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하는 구성을 취하는 한편, 변수 a, b, c의 관계가 영역 I에 포함되도록 각각의 부위의 치수를 규정한다. 이에 의해, 제2 구멍(11)의 형성 공정을 용이하게 할 수 있음과 함께, 패드(3)의 강도를 충분히 유지하여 패드(3) 위에 정상적으로 스터드 범프 전극(18)을 형성할 수 있다. 구체적으로, 도 27로부터 알 수 있는 바와 같이, 제2 구멍(11)의 저면인 패드(3) 위에 형성되어 있는 도체막(15)의 막 두께를 a로 하고, 제1 구멍(7)의 저면과 패드(3) 사이에 형성되어 있는 층간 절연막(2)의 막 두께 및 제1 구멍(7)의 저면 위에 형성되어 있는 절연막(8)의 막 두께를 합친 막 두께를 b로 할 때, 적어도 a/(a+b)의 값이 0.11 이상이도록 구성함으로써 패드(3)의 강도를 충분히 확보할 수 있는 것을 알 수 있다.
여기에서, 본 실시 형태 1에서는, 도 26에 도시하는 바와 같이, 제2 구멍(11)의 저면 및 측면에 도체막(15)이 형성되고, 또한, 제2 구멍(11)의 내부에 공동이 존재하는 구성에 대하여 설명하고 있다. 그러나, 도 32에 도시하는 바와 같이, 도체막(15)의 막 두께를 두껍게 하여 구멍 직경이 작은 제2 구멍(11)의 내부를 충전하도록 도체막(15)을 형성할 수 있다. 이 경우, 패드(3)는 층간 절연막(2)과 함께 제2 구멍(11)의 내부에 매립된 도체막(15)에 의해 지지되게 되기 때문에, 패드(3)의 강도 저하를 더 억제할 수 있다. 이 때, 제2 구멍(11)보다도 구멍 직경이 큰 제1 구멍(7)의 내부에는 다른 반도체 칩에 형성되어 있는 스터드 범프 전극(18)을 삽입하기 위하여 공동으로 되어 있는 것은 물론이다.
<실시 형태 2>
상기 실시 형태 1에서는, 마이크로컴퓨터 칩과 같이 고집적 회로를 형성한 반도체 칩에 대하여 설명하였지만, 본 실시 형태 2에서는 인터포저 칩과 같이 재배선을 행하기 위한 반도체 칩에 대하여 설명한다.
예를 들면, 복수의 반도체 칩을 3차원적으로 적층하는 경우, 아래에 배치되 는 반도체 칩에 형성된 관통 전극 내에, 위에 배치되는 다른 반도체 칩에 형성된 스터드 범프 전극을 변형 삽입함으로써 위 아래의 반도체 칩을 전기적으로 접속한다. 이 때, 위에 배치되는 반도체 칩과 아래에 배치되는 반도체 칩은 각각 별개의 집적 회로가 형성된 상이한 기능을 갖는 것이 많다. 따라서, 위 아래의 반도체 칩은 각각 상이한 레이아웃 패턴을 갖게 된다. 이 점으로부터, 아래에 배치되는 반도체 칩의 관통 전극의 위치와, 위에 배치되는 반도체 칩의 스터드 범프 전극의 위치가 일치하고 있다고는 할 수 없다. 이 경우, 위 아래의 반도체 칩 사이에 삽입되는 반도체 칩이 인터포저 칩이다. 즉, 인터포저 칩은, 위에 배치되는 반도체 칩의 스터드 범프 전극의 형성 위치에 맞추도록 관통 전극이 형성되고, 위에 배치되는 반도체 칩과 인터포저 칩을 접속한다. 그리고, 인터포저 칩 내에서, 전술한 관통 전극과 접속하는 배선을 형성하고, 이 배선과 접속하는 스터드 범프 전극을 아래의 반도체 칩의 관통 전극이 형성되어 있는 위치에 맞추도록 형성한다. 이에 의해，인터포저 칩에 형성된 스터드 범프 전극과 아래의 반도체 칩에 형성된 관통 전극을 접속한다. 이와 같이 하여, 위에 배치되는 반도체 칩에 형성되어 있는 스터드 범프 전극의 배치 위치와, 아래에 배치되는 반도체 칩에 형성되어 있는 관통 전극의 배치 위치가 어긋나 있는 경우라도, 위 아래의 반도체 칩 사이에 인터포저 칩을 끼움으로써 위 아래의 반도체 칩을 전기적으로 접속할 수 있다.
다음으로 인터포저 칩의 구성에 대하여 도면을 참조하면서 설명한다. 본 실시 형태 2에서의 인터포저 칩과, 상기 실시 형태 1에서의 반도체 칩은 거의 마찬가지의 구성을 하고 있다. 도 33은, 본 실시 형태 2에서의 반도체 칩을 도시하는 평 면도이다. 이 도 33은, 반도체 칩의 일부를 반도체 기판(1)의 제2 면(이면)(1b) 측의 상방으로부터 보고 있는 도면이다. 도 33에 도시하는 바와 같이, 반도체 칩는 사각 형상의 반도체 기판(1)으로 구성되고, 반도체 기판(1)의 제2 면(1b)에는 복수의 관통 전극(17)이 형성되어 있다. 그리고, 복수의 관통 전극(17)은, 각각, 도체막(15)으로 이루어지는 배선에 접속되어 있고, 이들 배선에 의해 반도체 기판(1)의 제2 면(1b)에 배선 패턴이 형성되어 있다.
도 34는 도 33의 A-A선에서 절단한 단면을 도시하는 단면도이다. 도 34에 도시하는 바와 같이 본 실시 형태 2에서의 반도체 칩과, 도 2에 도시하는 상기 실시 형태 1에서의 반도체 칩의 상위점은, 본 실시 형태 2에서는, 관통 전극(17)의 형성 위치와 스터드 범프 전극(18)의 형성 위치가 마주 대하는 위치와는 상이하게 되어 있는 점이다. 이것은, 위에 배치되는 반도체 칩에 형성되어 있는 스터드 범프 전극의 배치 위치와, 아래에 배치되는 반도체 칩에 형성되어 있는 관통 전극의 배치 위치가 어긋나 있는 경우라도, 위 아래의 반도체 칩 사이에 본 실시 형태 2에서의 인터포저 칩을 끼움으로써 위 아래의 반도체 칩을 전기적으로 접속할 수 있도록 한 것이다. 관통 전극(17)과 스터드 범프 전극(18)은 패드(3) 및 배선에 의해 전기적으로 접속되어 있다. 단, 관통 전극(17)의 형성 위치와 스터드 범프 전극(18)의 형성 위치가 동등한 경우도 있다.
또한, 마이크로컴퓨터 칩과 같이 고집적 회로가 형성된 반도체 칩과 인터포저 칩의 상위점은, 층간 절연막(2)의 막 두께이다. 마이크로컴퓨터 칩과 같이 고집적 회로가 형성된 반도체 칩은, 배선이 많고 층간 절연막(2)의 막 두께가 두꺼워 진다. 이에 대하여, 본 실시 형태 2에서의 인터포저 칩은, 재배선을 목적으로 하고 있기 때문에, 층간 절연막(2)의 내부에 형성되어 있는 배선이 단층이며, 층간 절연막(2)의 막 두께는 비교적 얇아지는 특징이 있다. 그 밖의 구성은 상기 실시 형태 1과 거의 마찬가지이다.
본 실시 형태 2에서의 인터포저 칩은 상기한 바와 같이 구성되어 있으며, 이하에 그 제조 방법에 대하여 설명한다. 본 실시 형태 2에서의 제조 방법도 상기 실시 형태 1과 마찬가지이며, 주로 특징점에 대하여 설명한다. 도 3~도 7에 도시하는 바와 같이 하여 반도체 기판(1)의 제2 면(1b)으로부터 층간 절연막(2)에 도달하는 제1 구멍(7)을 형성한다. 그 후, 도 35에 도시하는 바와 같이, 반도체 기판(1)의 제2 면(1b)에 형성되어 있는 레지스트막(6)을 제거한다. 여기에서, 본 실시 형태 2에서는, 상기 실시 형태 1에 비하여 층간 절연막(2)의 막 두께가 얇지만, 또한 제2 구멍의 가공 공정을 용이하게 하는 관점으로부터, 예를 들면, 도 36에 도시하는 바와 같이, 실리콘으로 이루어지는 반도체 기판(1) 및 반도체 기판(1)에 형성된 제1 구멍(7)을 마스크로 하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 도중까지 에칭하여도 된다. 즉, 본 실시 형태 2에서도 상기 실시 형태 1과 마찬가지의 공정을 갖도록 하여도 된다.
한편, 본 실시 형태 2에서는, 층간 절연막(2)의 막 두께가 충분히 얇고, 제2 구멍의 가공 공정에서도 문제가 없는 정도이면, 도 37에 도시하는 바와 같이, 층간 절연막(2)의 에칭을 행하지 않아도 된다.
그 후, 도 9 내지 도 24에 도시하는 공정을 실시한다. 그리고, 도 34에 도 시하는 바와 같이, 관통 전극(17)과 마주 대하는 위치와는 상이한 위치에 스터드 범프 전극(18)을 형성한다. 단, 관통 전극(17)과 마주 대하는 위치에 스터드 범프 전극(18)을 형성하는 경우도 있다. 이와 같이 하여, 본 실시 형태 2에서의 인터포저 칩을 형성할 수 있다. 본 실시 형태 2에 의하면, 층간 절연막(2)의 막 두께가 충분히 얇기 때문에, 실리콘으로 이루어지는 반도체 기판(1)에 제1 구멍(7)을 형성한 후, 이 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 반드시 에칭할 필요는 없다. 단, 제2 구멍(11)의 가공을 용이하게 하는 관점, 즉, 1회의 포토리소그래피 기술로 제2 구멍(11)을 형성할 수 없을 정도의 막 두께를 층간 절연막이 갖고 있는 경우에는, 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 도중까지 에칭함으로써, 층간 절연막(2)의 막 두께를 더욱 얇게 하는 것이 바람직하다. 이상과 같이, 본원 발명은, 반도체 기판(1)에 형성되는 층간 절연막(2)의 막 두께에 따라서 유연하게 대응할 수 있다. 또한, 본 실시 형태 2에서도 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
<실시 형태 3>
상기 실시 형태 1에서는 절연막(8)을 사용하는 예에 대하여 설명하고 있지만, 본 실시 형태 3에서는 절연막(8) 대신에 감광성 절연막을 이용하는 예에 대하여 설명한다. 이하에, 본 실시 형태 3에서의 반도체 칩의 제조 방법에 대하여 설명한다.
도 3 내지 도 7에 도시하는 공정을 실시함으로써, 반도체 기판(1)의 제2 면(1b)으로부터 층간 절연막(2)에 도달하는 제1 구멍(7)을 형성한다. 그리고, 도 38에 도시하는 바와 같이, 레지스트막(6)을 제거한 후, 실리콘으로 이루어지는 반도체 기판(1) 및 반도체 기판(1)에 형성된 제1 구멍(7)을 마스크로 하여 제1 구멍(7)의 저면에 노출되는 층간 절연막(2)을 도중까지 에칭한다.
다음으로, 도 39에 도시하는 바와 같이, 제1 구멍(7) 내를 포함하는 반도체 기판(1)의 제2 면(1b) 위에, 감광성 절연막(8a)을 형성한다. 이 감광성 절연막(8a)은, 제1 구멍(7)의 저면 및 측면과 반도체 기판(1)의 제2 면(1b)을 따라서 이들 면을 덮도록 형성된다. 감광성 절연막(8a)은, 후술하는 관통 전극과 반도체 기판(1)을 절연하는 기능을 갖고 있다.
계속해서, 도 40에 도시하는 바와 같이, 포토리소그래피 기술을 사용함으로써, 감광성 절연막(8a)을 패터닝한다. 패터닝은, 제1 구멍(7)의 저면에 개구부(10a)를 형성하도록 행해진다. 포토리소그래피 기술에서의 노광 장치로서는, 스테퍼 장치나 레이저 노광 장치 등이 사용된다.
그 후, 도 41에 도시하는 바와 같이, 개구부(10a)로부터 노출되는 층간 절연막(2)을 모두 에칭함으로써 제거한다. 이에 의해, 제1 구멍(7)의 저면에 제1 구멍(7)의 구멍 직경보다도 작은 직경을 갖는 제2 구멍(11)을 형성할 수 있다. 이 제2 구멍(11)의 저면에는 패드(3)가 노출된다.
여기에서, 본 실시 형태 3에서는, 도 38에서 도시하는 바와 같이 제1 구멍(7)을 층간 절연막(2)의 도중까지 형성함으로써, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하고 있다. 이 때문에, 이 제1 구멍(7)의 저면으로부터 패드(3)에 도달하는 제2 구멍(11)을 형성할 때, 감광성 절연 막(8a)의 마스크를 1회 사용하는 것만으로 패드(3)에 도달하는 제2 구멍(11)을 형성할 수 있다. 즉, 제1 구멍(7)의 저부와 패드(3) 사이에 잔존하는 층간 절연막(2)의 막 두께를, 제2 구멍(11)을 형성할 때, 마스크로서 사용되는 감광성 절연막(8a)이 소실되기 전에 제2 구멍(11)을 형성할 수 있는 막 두께로 할 수 있다.
그 후, 도 17~도 25에 도시하는 공정을 실시함으로써, 본 실시 형태 3에서의 반도체 칩을 제조할 수 있다.
본 실시 형태 3의 특징은, 감광성 절연막(8a)을 사용한 점에 있다. 상기 실시 형태 1에서는, 제1 구멍(7)의 내부에 절연막(8) 및 알루미늄막(9)을 형성한 후, 알루미늄막(9) 위에 레지스트막(10)을 형성하고 있다. 그리고, 레지스트막(10)에 개구부(10a)를 형성한 후, 개구부(10a)로부터 노출되는 알루미늄막(9), 절연막(8) 및 층간 절연막(2)을 에칭함으로써, 제1 구멍(7)의 저면으로부터 패드(3)까지 도달하는 제2 구멍(11)을 형성하고 있다. 여기에서, 절연막(8)은, 관통 전극(17)과 반도체 기판(1)을 절연하는 기능을 갖고 있으며, 레지스트막(10)은, 개구부(10a)를 형성하는 기능을 갖고 있다. 따라서, 본 실시 형태 3에서는, 전술한 절연막(8)의 기능과 레지스트막(10)의 기능을 더불어 갖는 막으로서 감광성 절연막(8a)을 사용하고 있다. 상기 실시 형태 1에서는, 절연막(8)과 레지스트막(10)을 형성하는 공정이 필요하게 되지만, 본 실시 형태 3에서는, 이들 공정을 감광성 절연막(8a)의 형성 공정으로서 치환할 수 있다. 즉, 본 실시 형태 3에 의하면, 반도체 칩의 제조 공정을 간략화할 수 있는 이점이 있다. 감광성 절연막(8a)을 사용함으로써 공정을 간략화할 수 있는 이점은, 본원 발명의 특징 중 하나인 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하는 공정과 병용함으로써 실현 가능하게 된다.
즉, 감광성 절연막(8a)은 에칭 내성이 낮지만, 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하고 있기 때문에, 감광성 절연막(8a)이 소실되기 전에 층간 절연막(2)에 제2 구멍(11)을 형성할 수 있는 것이다.
감광성 절연막(8a)은, 절연막(8) 대신으로 되는 막이며, 제2 구멍(11)을 형성한 후에도 반도체 기판(1) 위에 잔존시킬 필요가 있다. 즉, 감광성 절연막(8a) 을 마스크로 한 층간 절연막(2)의 에칭으로 감광성 절연막(8a)이 소실되지 않는 것이 필요하다. 이 점을 고려하면, 본원 발명의 특징 중 하나인 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하는 공정을 추가함으로써, 감광성 절연막(8a)을 사용하는 유용성이 생긴다. 예를 들면, 공정을 간략화하기 위하여 감광성 절연막(8a)을 사용하는 경우, 본원 발명의 특징 중 하나인 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하는 공정을 실시하지 않으면, 두꺼운 층간 절연막(2)을 에칭하게 되어, 이 두꺼운 층간 절연막(2)을 에칭하는 도중에 에칭 내성이 낮은 감광성 절연막(8a)이 소실되게 되어, 감광성 절연막(8a)을 사용하는 이점이 없어지는 것이다.
이상의 점으로부터, 감광성 절연막(8a)을 사용함으로써 생기는 공정의 간략화라고 하는 이점은, 본원 발명의 특징 중 하나인 제1 구멍(7)의 저면과 패드(3) 사이에 있는 층간 절연막(2)의 막 두께를 얇게 하는 공정을 실시함으로써 얻어지는 것이다. 또한 감광성 절연막(8a)을 사용하는 이점은, 제2 구멍(11)을 형성할 때에, 층간 절연막(2)만을 에칭하면 되는 점에 있다. 즉, 상기 실시 형태 1의 경우에는, 레지스트막(10)의 하층에 존재하는 절연막(8)과 층간 절연막(2)을 합친 막의 분을 에칭할 필요가 있지만, 본 실시 형태 3에서는, 감광성 절연막(8a) 자체가 마스크로 되기 때문에, 제2 구멍(11)을 형성할 때, 감광성 절연막(8a)의 하층에 형성되어 있는 층간 절연막(2)만을 에칭하면 된다. 따라서, 제2 구멍(11)을 가공할 때에 제거하는 막의 막 두께가 얇아지기 때문에, 제2 구멍(11)의 가공 공정이 더욱 용이하게 된다. 또한, 본 실시 형태 3에서도 상기 실시 형태 1과 마찬가지의 효과를 얻을 수 있다.
<실시 형태 4>
본 실시 형태 4에서는, 예를 들면, 상기 실시 형태 1~3에서 제조한 반도체 칩을 3차원적으로 적층 형성한 SiP 구조의 반도체 장치에 대하여 설명한다.
도 42는, 본 실시 형태 4에서의 반도체 장치를 도시하는 단면도이다. 도 42에 도시하는 바와 같이, 예를 들면, 마이크로컴퓨터 칩으로 구성되는 반도체 칩(20a)과 SDRAM으로 구성되는 반도체 칩(20c)을, 재배선을 행하는 인터포저 칩으로 되는 반도체 칩(20b)을 개재하여 3차원적으로 적층하고 있다. 그리고, 적층한 3개의 반도체 칩(20a~20c)은 배선 기판(21)에 탑재되어 있다.
마이크로 칩으로 구성되는 반도체 칩(20a)은, 고집적 회로가 형성되어 있는 반도체 칩이며, 관통 전극(17a)과 스터드 범프 전극(18a)이 형성되어 있다. 마찬가지로, SDRAM으로 구성되는 반도체 칩(20c)은, 고집적 회로가 형성되어 있는 반도 체 칩이며, 관통 전극(17c)과 스터드 범프 전극(18c)이 형성되어 있다. 한편, 반도체 칩(20b)은 인터포저 칩이며, 관통 전극(17b)과 스터드 범프 전극(18b)이 형성되어 있다. 그리고, 반도체 칩(20a)에 형성되어 있는 스터드 범프 전극(18a)과 배선 기판(21)에 형성되어 있는 전극(22)을 전기적으로 접속하도록, 배선 기판(21) 위에 반도체 칩(20a)이 탑재되어 있다. 또한, 반도체 칩(20a) 위에는, 반도체 칩(20b)이 탑재되어 있다. 이 때, 반도체 칩(20a)과 반도체 칩(20b)의 전기적인 접속은, 반도체 칩(20a)에 형성되어 있는 관통 전극(17a)에, 반도체 칩(20b)에 형성되어 있는 스터드 범프 전극(18b)을 삽입함으로써 행해지고 있다. 또한, 반도체 칩(20b) 위에는, 반도체 칩(20c)이 탑재되어 있다. 그리고, 반도체 칩(20b)과 반도체 칩(20c)의 전기적인 접속은, 반도체 칩(20b)에 형성되어 있는 관통 전극(17b)에, 반도체 칩(20c)에 형성되어 있는 스터드 범프 전극(18c)을 삽입함으로써 행해지고 있다.
배선 기판(21)의 반도체 칩(20a~20c)을 탑재한 면과는 반대측의 면에는, 땜납 범프 전극(23)이 형성되어 있다. 이 땜납 범프 전극(23)은 배선 기판의 내부를 통하여 전극(22)과 전기적으로 접속되어 있다. 땜납 범프 전극(23)은, 반도체 장치의 외부와의 전기적 접속을 행하기 위한 외부 단자로서의 기능을 갖고 있다.
또한, 배선 기판(21) 및 반도체 칩(20a~20c)의 간극을 매립하도록 밀봉용 접착재(24)가 형성되어 있다. 밀봉용 접착재(24)는 반도체 장치의 기계적 강도를 높이고, 반도체 장치의 조립 공정에서의 핸들링성을 높임과 함께, 반도체 장치를 외부 환경으로부터 보호하는 기능을 갖고 있다.
본 실시 형태 4에서의 반도체 장치는 상기와 같이 구성되어 있으며, 이하에, 반도체 칩(20a~20c)의 적층 방법에 대하여 설명한다.
예를 들면, 반도체 기판으로서 제1 반도체 웨이퍼를 이용하고, 제1 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 실시 형태 1에서 설명한 처리를 실시함으로써 제1 반도체 웨이퍼의 개개의 칩 영역에 형성된 제1 패드에 전기적으로 접속하는 관통 전극(17a)(제1 관통 전극)을 형성한다. 그 후, 제1 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하여 반도체 칩(20a)(제1 반도체 칩)을 취득한다. 그리고, 반도체 칩(20a)에서, 관통 전극(17a)과 접속하는 측과는 반대측의 제1 패드 위에 스터드 범프 전극(18a)을 형성한다.
마찬가지로, 반도체 기판으로서 제2 반도체 웨이퍼를 이용하고, 제2 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 실시 형태 2에서 설명한 처리를 실시함으로써 제2 반도체 웨이퍼의 개개의 칩 영역에 형성된 제2 패드에 전기적으로 접속하는 관통 전극(17b)(제2 관통 전극)을 형성한다. 그 후, 제2 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하여 반도체 칩(20b)(제2 반도체 칩)을 취득한다. 그리고, 반도체 칩(20b)에서, 관통 전극(17b)과 접속하는 측과는 반대측의 제2 패드 위에 스터드 범프 전극(18b)을 형성한다.
계속해서, 반도체 칩(20a) 위에 반도체 칩(20b)을 적층하여 전기적으로 접속한다. 이 공정은, 반도체 칩(20b)에 형성되어 있는 스터드 범프 전극(18b)을 반도체 칩(20a)에 형성한 관통 전극(17a)에 압접에 의해 변형 주입함으로써 행해진다. 이와 같이 반도체 칩(20a) 및 반도체 칩(20b)을 각각 형성한 후, 적층함으로써 반 도체 장치를 형성할 수 있다. 또한, 반도체 칩(20b) 위에 반도체 칩(20c)을 적층하는 경우도 마찬가지이다.
다음으로, 반도체 칩(20a~20c)을 적층하는 다른 방법에 대하여 설명한다. 예를 들면, 제1 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 실시 형태 1에서 설명한 처리를 실시함으로써 제1 반도체 웨이퍼의 개개의 칩 영역에 형성된 제1 패드에 전기적으로 접속하는 관통 전극(17a)을 형성한 후, 관통 전극(17a)과 접속하는 측과는 반대측의 상기 제1 패드 위에 스터드 범프 전극(18a)을 형성한다. 이와 같이 반도체 웨이퍼의 상태에서 스터드 범프 전극(18a)을 형성할 수도 있다.
마찬가지로, 제2 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 실시 형태 2에서 설명한 처리를 실시함으로써 제2 반도체 웨이퍼의 개개의 칩 영역에 형성된 제2 패드에 전기적으로 접속하는 관통 전극(17b)을 형성한 후, 관통 전극(17b)과 접속하는 측과는 반대측의 제2 패드 위에 스터드 범프 전극(18b)을 형성한다.
그 후, 제1 반도체 웨이퍼 위에 상기 제2 반도체 웨이퍼를 적층하여 전기적으로 접속한다. 이 공정은, 제2 반도체 웨이퍼에 형성되어 있는 스터드 범프 전극(18b)을 제1 반도체 웨이퍼에 형성한 관통 전극(17a)에 압접에 의해 변형 주입함으로써 행해진다. 이와 같이 반도체 웨이퍼의 상태에서 적층할 수도 있다.
다음으로, 제1 반도체 웨이퍼와 제2 반도체 웨이퍼를 적층화 상태에서 반도체 칩으로 개편화한다. 이에 의해, 반도체 칩(20a)과 반도체 칩(20b)의 적층 구조를 얻을 수 있다. 또한, 반도체 칩(20b) 위에 반도체 칩(20c)을 적층하는 경우도 마찬가지이다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것은 아니며, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경 가능한 것은 물론이다.
마지막으로, 특허 문헌 4(일본 특허 공개 제2005-93486호 공보)와 본원 발명을 비교해 본다. 특허 문헌 4와 본원 발명에서는, 관통 전극을 제1 구멍과 제1 구멍보다도 소직경의 제2 구멍에 의해 형성하고 있는 점과, 제1 구멍의 저면에 노출되는 층간 절연막을 에칭하고 있는 점이 유사하다고 생각된다. 그러나, 특허 문헌 4에서는, 관통 전극의 내부를 완전히 도체막으로 충전하고 있는 것에 대해, 본원 발명에서는 관통 전극의 내부에 공동이 형성되어 있는 점이 상위하다. 이 상위점은 큰 상위점이다. 즉, 본원 발명에서는, 관통 전극의 내부에 스터드 범프 전극을 변형 주입함으로써 복수의 반도체 칩을 적층하는 구조를 채용하고 있다. 이 때문에, 관통 전극의 내부에는 스터드 범프 전극을 주입하는 공간이 필요한 것이다. 따라서, 관통 전극에 스터드 범프 전극을 삽입하는 제1 구멍을 형성하고 있다. 이 때, 관통 전극으로부터 패드에 도달하도록 제1 구멍을 형성하는 것도 가능하다. 그러나, 구멍 직경이 큰 제1 구멍을 패드에 도달하도록 형성하면, 패드를 지지하고 있는 층간 절연막이 제거되어 패드의 강도 저하가 표면화된다. 따라서, 본원 발명에서는, 제1 구멍을 반도체 기판의 도중까지 형성하고, 이 제1 구멍의 저면으로부터 패드에 도달하는 구멍으로서 제1 구멍보다도 구멍 직경이 작은 제2 구멍을 형성하고 있다. 이에 의해, 제2 구멍의 주위에 층간 절연막을 충분히 남길 수 있어, 패드의 강도 저하를 방지할 수 있는 것이다. 이와 같이 관통 전극을 제1 구멍과 제2 구멍으로 형성하는 기술적 사상은, 관통 전극의 내부가 공동이기 때문에 발생하는 패드 강도의 저하라고 하는 문제를 해결하는 것으로서 효과가 있다. 또한 패드 강도의 저하의 문제는 패드 위에 스터드 범프 전극을 형성할 때에 문제로 된다. 즉, 본원 발명의 구성은, 패드 위에 스터드 범프 전극을 형성하는 구성을 전제로 하는 것이다.
이에 대하여, 특허 문헌 4에서는, 관통 전극을 제1 구멍과 제1 구멍보다도 구멍 직경이 작은 제2 구멍으로 형성하고 있는데, 관통 전극의 내부는 도체막으로 충전되어 있다. 따라서, 패드의 강도는 관통 전극의 내부에 충전되어 있는 도체막으로 지지되기 때문에, 애당초 패드의 강도 저하라고 하는 문제는 발생하지 않는다. 또한, 패드 위에 스터드 범프 전극을 형성하는 구성도 아니기 때문에 패드 강도의 문제는 없다. 즉, 관통 전극을 제1 구멍과 제1 구멍보다도 구멍 직경이 작은 제2 구멍으로 형성하고 있지만, 그 목적과 효과에 대하여 특허 문헌 4에는 기재도 시사도 없다. 특허 문헌 4에서는, 제1 구멍의 측면에 절연막을 형성하고 있고, 이 후, 제2 구멍을 가공하고 있기 때문에, 제1 구멍의 측면에 형성되어 있는 절연막의 막 두께분만큼 제2 구멍의 구멍 직경이 작아지는 것에 불과하다고 생각된다. 즉, 본원 발명은, 제1 구멍의 측면에 형성되어 있는 절연막의 막 두께에 관계없이, 의도적으로 제1 구멍의 저면으로부터 패드에 도달하는 구멍으로서 제1 구멍의 구멍 직경보다도 작은 제2 구멍을 형성하고 있는 것이다. 이 점으로부터, 특허 문헌 4에는 본원 발명을 용이하게 상도하는 동기 부여로 되는 기재는 존재하고 있지 않다 고 생각된다.
계속해서, 본원 발명의 특징은, 제1 구멍의 저면에 노출되는 층간 절연막을 에칭하여 의도적으로 층간 절연막의 막 두께를 감소시키도록 제어하는 점에 있다. 이와 같이 제1 구멍과 패드 사이에 존재하는 층간 절연막의 막 두께를 감소하도록 제어함으로써, 층간 절연막을 에칭하여 형성되는 제2 구멍의 가공 공정을 용이하게 하여 제2 구멍을 형성하는 신뢰성을 향상할 수 있는 이점이 얻어진다.
이에 대하여, 특허 문헌 4에서는, 제1 구멍의 저면에 노출되는 층간 절연막이 에칭되는 점은 유사하지만, 특허 문헌 4에서는, 제1 구멍을 형성할 때에 사용하는 하드 마스크를 제거할 때에 부수적으로 제1 구멍의 저면에 노출되는 층간 절연막도 에칭되는 것이다. 즉, 특허 문헌 4에서는, 제1 구멍의 저면에 노출되는 층간 절연막을 의도적으로 에칭하여 막 두께를 제어한다고 하는 기술적 사상은 기재도 시사도 되어 있지 않아, 본원 발명을 용이하게 상도하는 동기 부여로 되는 기재는 존재하지 않다고 생각된다.
이상과 같이, 특허 문헌 4에는 본원 발명과 일견 유사한 구성이 개시되어 있다고 생각되지만, 상세하게 검토하면, 본원 발명과 특허 문헌 4는 완전히 상이한 기술적 사상이며, 특허 문헌 4에는 본원 발명을 용이하게 상도하는 동기 부여로 되는 기재는 존재하지 않는 것은 명확하다. 따라서, 당업자라고 할지라도, 특허 문헌 4의 기재로부터 본원 발명을 용이하게 상도하는 것은 곤란하다고 생각된다.
[산업상 이용가능성]
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 본 발명의 실시 형태 1에서의 반도체 칩의 일부를 도시하는 평면도.
도 2는 도 1의 A-A선에서 절단한 단면을 도시하는 단면도.
도 3은 실시 형태 1에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 4는 도 3에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 5는 도 4에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 6은 도 5에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 7은 도 6에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 8은 도 7에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 9는 도 8에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 10은 도 9에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 도 15에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 17은 도 16에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 18은 도 17에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 19는 도 18에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 20은 도 19에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 21은 도 20에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 22는 도 21에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 23은 도 22에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 24는 도 23에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 25는 도 24에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 26은 실시 형태 1에서의 반도체 칩을 도시하는 단면도로서, 소정의 부위의 치수를 변수로서 나타내고 있는 도면.
도 27은 도 26에 나타내는 치수를 이용한 소정의 관계를 나타내는 그래프.
도 28은 도 27에 나타내는 영역 I에 포함되는 경우의 반도체 칩의 구성을 도시하는 단면도.
도 29는 도 27에 나타내는 영역 II에 포함되는 경우의 반도체 칩의 구성을 도시하는 단면도.
도 30은 도 27에 나타내는 영역 III에 포함되는 경우의 반도체 칩의 구성을 도시하는 단면도.
도 31은 도 27에 나타내는 영역 IV에 포함되는 경우의 반도체 칩의 구성을 도시하는 단면도.
도 32는 실시 형태 1의 변형예에서의 반도체 장치를 도시하는 단면도.
도 33은 실시 형태 2에서의 반도체 칩의 일부를 도시하는 평면도.
도 34는 도 33의 A-A선에서 절단한 단면을 도시하는 단면도.
도 35는 실시 형태 2에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 36은 도 35에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 37은 실시 형태 2의 변형예에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 38은 실시 형태 3에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 39는 도 38에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 40은 도 39에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 41은 도 40에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 42는 실시 형태 4에서의 반도체 장치를 도시하는 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1: 반도체 기판
1a: 제1 면
1b: 제2 면
2: 층간 절연막
3: 패드
4: 접착층
5: 지지 기판
6: 레지스트막
6a: 개구부
7: 제1 구멍
8: 절연막
8a: 감광성 절연막
9: 알루미늄막
10: 레지스트막
10a: 개구부
11: 제2 구멍
12: 시드층
13: 레지스트막
14: 도금막
15: 도체막
16: 레지스트막
17: 관통 전극
17a: 관통 전극
17b: 관통 전극
17c: 관통 전극
18: 스터드 범프 전극
18a: 스터드 범프 전극
18b: 스터드 범프 전극
18c: 스터드 범프 전극
19: 크랙
20a: 반도체 칩
20b: 반도체 칩
20c: 반도체 칩
21: 배선 기판
22: 전극
23: 땜납 범프 전극
24: 밀봉용 접착재

Claims (20)

  1. (a) 반도체 기판의 제1 면에 형성된 반도체 소자 위에 층간 절연막을 형성하고, 상기 층간 절연막의 내부에 형성된 배선을 통하여 상기 반도체 소자와 전기적으로 접속하는 패드를 상기 층간 절연막의 표면에 형성하는 공정과,
    (b) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 제2 면 위에 제1 레지스트막을 형성하는 공정과,
    (c) 상기 패드와 대향하는 위치에 제1 개구부를 갖도록 상기 제1 레지스트막을 패터닝하는 공정과,
    (d) 상기 제1 개구부를 형성한 상기 제1 레지스트막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 저면에 상기 층간 절연막을 노출하는 제1 구멍을 상기 반도체 기판에 형성하는 공정과,
    (e) 상기 제1 레지스트막을 제거하는 공정과,
    (f) 상기 제1 구멍의 저면에 노출되는 상기 층간 절연막을 에칭함으로써, 상기 제1 구멍의 저면을 상기 층간 절연막 위로서 상기 반도체 기판과 상기 층간 절연막의 경계보다도 상기 패드에 가까운 위치에 형성하는 공정과,
    (g) 상기 제1 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면 위에 절연막을 형성하는 공정과,
    (h) 상기 절연막 위에 제2 레지스트막을 형성하는 공정과,
    (i) 상기 제1 구멍의 저면에 상기 제1 구멍의 직경보다도 작은 직경의 제2 개구부를 갖도록 상기 제2 레지스트막을 패터닝하는 공정과,
    (j) 상기 제2 개구부를 형성한 상기 제2 레지스트막을 마스크로 하여 상기 절연막 및 상기 층간 절연막을 에칭함으로써, 저면에 상기 패드를 노출하는 제2 구멍을 형성하는 공정과,
    (k) 상기 제1 구멍의 내벽 및 상기 제2 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면에 도체막을 형성하고, 상기 도체막을 패터닝함으로써, 상기 반도체 기판의 상기 제2 면으로부터 상기 제1 면에 도달하고, 또한, 상기 패드에 전기적으로 접속하는 관통 전극을 형성하는 공정
    을 포함하고,
    상기 층간 절연막의 상기 반도체 기판측의 면은, 상기 제1 구멍의 저면과 상기 반도체 기판의 상기 제1 면에 의한 단차를 반영하여 단차 형상으로 되어 있고,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  2. 제1항에 있어서,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차 및 상기 제1 구멍의 저면과 상기 제2 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  3. 제1항에 있어서,
    상기 (f) 공정은, 상기 반도체 기판에 형성된 상기 제1 구멍을 마스크로 하여 상기 제1 구멍의 저면에 노출되는 상기 층간 절연막을 에칭하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  4. 제3항에 있어서,
    상기 (f) 공정에서는, 새로운 레지스트막에 의한 마스크를 사용하지 않는 한편, 상기 (d) 공정에서의 에칭에서 사용하는 에칭 가스와 상기 (f) 공정에서의 에칭에서 사용하는 에칭 가스는 상이한 것을 특징으로 하는 반도체 장치의 제조 방법.
  5. 제1항에 있어서,
    상기 (d) 공정 후에서의 상기 제1 구멍의 저면의 직경과, 상기 (f) 공정 후에서의 상기 제1 구멍의 저면의 직경은 동일한 것을 특징으로 하는 반도체 장치의 제조 방법.
  6. 제1항에 있어서,
    상기 (g) 공정 후, 상기 제1 구멍의 저면과 상기 패드 사이에 잔존하는 상기 층간 절연막과 상기 제1 구멍의 저면 위에 형성되어 있는 상기 절연막을 합친 막 두께는, 상기 (j) 공정에서 마스크로서 사용되는 상기 제2 레지스트막이 소실되기 전에 상기 제2 구멍이 형성되는 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  7. 제1항에 있어서,
    상기 (c) 공정은, 적외 현미경을 이용하여 상기 패드와 대향하는 위치에 상기 제1 개구부를 갖도록 상기 제1 레지스트막을 패터닝하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  8. 제1항에 있어서,
    (l) 상기 관통 전극과 접속하는 측과는 반대측의 상기 패드 위에 범프 전극을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제1항에 있어서,
    상기 관통 전극은, 내부가 공동으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제1항에 있어서,
    (m) 제1 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 (a) 공정부터 상기 (k) 공정까지의 처리를 실시함으로써 상기 제1 반도체 웨이퍼의 개개의 칩 영역에 형성된 제1 패드에 전기적으로 접속하는 제1 관통 전극을 형성한 후, 상기 제 1 관통 전극과 접속하는 측과는 반대측의 상기 제1 패드 위에 제1 범프 전극을 형성하는 공정과,
    (n) 제2 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 (a) 공정부터 상기 (k) 공정까지의 처리를 실시함으로써 상기 제2 반도체 웨이퍼의 개개의 칩 영역에 형성된 제2 패드에 전기적으로 접속하는 제2 관통 전극을 형성한 후, 상기 제2 관통 전극과 접속하는 측과는 반대측의 상기 제2 패드 위에 제2 범프 전극을 형성하는 공정과,
    (o) 상기 제1 반도체 웨이퍼 위에 상기 제2 반도체 웨이퍼를 적층하여 전기적으로 접속하는 공정
    을 포함하고,
    상기 (o) 공정은, 상기 제2 반도체 웨이퍼에 형성되어 있는 상기 제2 범프 전극을 상기 제1 반도체 웨이퍼에 형성한 상기 제1 관통 전극에 압접에 의해 변형 주입함으로써, 상기 제1 반도체 웨이퍼와 상기 제2 반도체 웨이퍼를 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제1항에 있어서,
    (p) 상기 반도체 기판으로서 제1 반도체 웨이퍼를 이용하고, 상기 제1 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 (a) 공정부터 상기 (k) 공정까지의 처리를 실시함으로써 상기 제1 반도체 웨이퍼의 개개의 칩 영역에 형성된 제1 패드에 전기적으로 접속하는 제1 관통 전극을 형성한 후, 상기 제1 반도체 웨이퍼 를 복수의 반도체 칩으로 개편화하여 제1 반도체 칩을 취득하는 공정과,
    (q) 상기 제1 반도체 칩에서, 상기 제1 관통 전극과 접속하는 측과는 반대측의 상기 제1 패드 위에 제1 범프 전극을 형성하는 공정과,
    (r) 상기 반도체 기판으로서 제2 반도체 웨이퍼를 이용하고, 상기 제2 반도체 웨이퍼에 있는 개개의 칩 영역에 대하여 상기 (a) 공정부터 상기 (k) 공정까지의 처리를 실시함으로써 상기 제2 반도체 웨이퍼의 개개의 칩 영역에 형성된 제2 패드에 전기적으로 접속하는 제2 관통 전극을 형성한 후, 상기 제2 반도체 웨이퍼를 복수의 반도체 칩으로 개편화하여 제2 반도체 칩을 취득하는 공정과,
    (s) 상기 제2 반도체 칩에서, 상기 제2 관통 전극과 접속하는 측과는 반대측의 상기 제2 패드 위에 제2 범프 전극을 형성하는 공정과,
    (t) 상기 제1 반도체 칩 위에 상기 제2 반도체 칩을 적층하여 전기적으로 접속하는 공정
    을 포함하고,
    상기 (t) 공정은, 상기 제2 반도체 칩에 형성되어 있는 상기 제2 범프 전극을 상기 제1 반도체 칩에 형성한 상기 제1 관통 전극에 압접에 의해 변형 주입함으로써, 상기 제1 반도체 칩과 상기 제2 반도체 칩을 전기적으로 접속하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. (a) 반도체 기판의 제1 면에 형성된 반도체 소자 위에 층간 절연막을 형성하고, 상기 층간 절연막의 내부에 형성된 배선을 통하여 상기 반도체 소자와 전기적 으로 접속하는 패드를 상기 층간 절연막의 표면에 형성하는 공정과,
    (b) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 제2 면 위에 제1 레지스트막을 형성하는 공정과,
    (c) 상기 패드와 대향하는 위치에 제1 개구부를 갖도록 상기 제1 레지스트막을 패터닝하는 공정과,
    (d) 상기 제1 개구부를 형성한 상기 제1 레지스트막을 마스크로 하여 상기 반도체 기판을 에칭함으로써, 저면에 상기 층간 절연막을 노출하는 제1 구멍을 상기 반도체 기판에 형성하는 공정과,
    (e) 상기 제1 레지스트막을 제거하는 공정과,
    (f) 상기 제1 구멍의 저면에 노출되는 상기 층간 절연막을 에칭함으로써, 상기 제1 구멍의 저면을 상기 층간 절연막 위로서 상기 반도체 기판과 상기 층간 절연막의 경계보다도 상기 패드에 가까운 위치에 형성하는 공정과,
    (g) 상기 제1 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면 위에 감광성 절연막을 형성하는 공정과,
    (h) 상기 제1 구멍의 저면에 상기 제1 구멍의 직경보다도 작은 직경의 제2 개구부를 갖도록 상기 감광성 절연막을 패터닝하는 공정과,
    (i) 상기 제2 개구부를 형성한 감광성 절연막을 마스크로 하여 상기 층간 절연막을 에칭함으로써, 저면에 상기 패드를 노출하는 제2 구멍을 형성하는 공정과,
    (j) 상기 제1 구멍의 내벽 및 상기 제2 구멍의 내벽을 포함하는 상기 반도체 기판의 상기 제2 면에 도체막을 형성하고, 상기 도체막을 패터닝함으로써, 상기 반 도체 기판의 상기 제2 면으로부터 상기 제1 면에 도달하고, 또한, 상기 패드에 전기적으로 접속하는 관통 전극을 형성하는 공정
    을 포함하고,
    상기 층간 절연막의 상기 반도체 기판측의 면은, 상기 제1 구멍의 저면과 상기 반도체 기판의 상기 제1 면에 의한 단차를 반영하여 단차 형상으로 되어 있고,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제12항에 있어서,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차 및 상기 제1 구멍의 저면과 상기 제2 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 제12항에 있어서,
    상기 (f) 공정 후, 상기 제1 구멍의 저면과 상기 패드 사이에 잔존하는 상기 층간 절연막의 막 두께는, 상기 (i) 공정에서 마스크로서 사용되는 상기 감광성 절연막이 소실되기 전에 상기 제2 구멍이 형성되는 막 두께인 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제12항에 있어서,
    상기 관통 전극은, 내부가 공동으로 되어 있는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. (a) 반도체 기판과,
    (b) 상기 반도체 기판의 제1 면에 형성된 반도체 소자와,
    (c) 상기 반도체 기판의 상기 제1 면 위에 형성된 층간 절연막과,
    (d) 상기 층간 절연막 위에 형성된 패드와,
    (e) 상기 패드 위에 형성된 범프 전극과,
    (f) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 제2 면으로부터 상기 패드에 도달하는 관통 전극
    을 포함하고,
    상기 관통 전극은,
    (f1) 상기 반도체 기판의 상기 제1 면과는 반대측에 있는 상기 제2 면으로부터 상기 층간 절연막에 도달하는 제1 구멍으로서, 상기 제1 구멍의 저면이 상기 층간 절연막과 상기 반도체 기판의 경계보다도 상기 패드에 가까운 위치까지 형성되어 있는 상기 제1 구멍과,
    (f2) 상기 제1 구멍의 구멍 직경보다도 작고, 상기 제1 구멍의 저면으로부터 상기 패드에 도달하도록 형성된 제2 구멍과,
    (f3) 상기 제1 구멍의 저면 및 측면과 상기 반도체 기판의 상기 제2 면 위에 형성된 절연막과,
    (f4) 상기 제2 구멍의 저면 및 측면과, 상기 절연막을 개재한 상기 제1 구멍의 저면 및 측면과 상기 반도체 기판의 상기 제2 면 위에 형성되고, 상기 패드와 전기적으로 접속된 도체막을 가지며,
    상기 층간 절연막의 상기 반도체 기판측의 면은, 상기 제1 구멍의 저면과 상기 반도체 기판의 상기 제1 면에 의한 단차를 반영하여 단차 형상으로 되어 있고,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서,
    상기 도체막의 표면은, 상기 반도체 기판의 상기 제2 면과 상기 제1 구멍의 저면에 의한 단차 및 상기 제1 구멍의 저면과 상기 제2 구멍의 저면에 의한 단차를 반영하여 단차 형상으로 되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제16항에 있어서,
    상기 관통 전극은, 내부가 공동으로 되어 있는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서,
    상기 반도체 기판의 상기 제2 면측으로부터 상기 관통 전극을 보면, 평면적으로, 상기 제1 구멍에 의한 링과 상기 제1 구멍보다도 작은 상기 제2 구멍에 의한 링에 의해 2중 링으로 되어 있는 것을 특징으로 하는 반도체 장치.
  20. 제16항에 있어서,
    상기 제2 구멍의 저면인 상기 패드 위에 형성되어 있는 상기 도체막의 막 두께를 a로 하고, 상기 제1 구멍의 저면과 상기 패드 사이에 형성되어 있는 상기 층간 절연막의 막 두께 및 상기 제1 구멍의 저면 위에 형성되어 있는 상기 절연막의 막 두께를 합친 막 두께를 b로 할 때, a/(a + b)의 값이 0.11 이상인 것을 특징으로 하는 반도체 장치.
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