CN111816606A - 通孔接触结构、存储器装置及形成半导体结构的方法 - Google Patents

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CN111816606A
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dielectric layer
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江昱维
张国彬
胡志玮
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Abstract

本发明公开了一种通孔接触结构、存储器装置及形成半导体结构的方法，该形成半导体结构的方法包含以下步骤：形成具有第一穿孔的第一介电层于前驱衬底上，第一穿孔贯穿第一介电层；填充牺牲材料于第一穿孔中；形成具有第二穿孔的第二介电层于第一介电层上方，第二穿孔露出第一穿孔中的牺牲材料，其中第二穿孔具有底部宽度，底部宽度小于第一穿孔的顶部宽度；在形成具有第二穿孔的第二介电层后，更换牺牲材料；形成势垒层内衬于第一穿孔的侧壁及第二穿孔的侧壁；以及形成导电材料于第一及第二穿孔内。

Description

通孔接触结构、存储器装置及形成半导体结构的方法
技术领域
本发明是有关于一种半导体结构及一种形成半导体结构的方法。具体地，本发明是有关于一种用于半导体装置的通孔接触结构、具有通孔接触结构的存储器装置以及制造通孔接触结构及存储器装置的方法。
背景技术
半导体集成电路产业经历了快速的成长。集成电路的制造技术产生了数个世代的集成电路，并且每一世代的集成电路都比上一世代的集成电路具有更小和更复杂的电路。业界已经开发了多种先进的技术来形成更小的特征尺寸，并且这些技术被利用在制造例如快闪存储器的数据存储装置中。但是，某些工艺技术并非完全尽如人意。例如，传统刻蚀技术中，如何达到高深宽比(aspect ratio)接触通孔将面临挑战。因此，本发明的其中一项技术优势便是提供一种解决方案来形成具有高深宽比的接触通孔。
发明内容
本发明的一形式是提供一种形成半导体结构的方法。此方法包含以下步骤：形成具有第一穿孔的第一介电层于前驱衬底上，第一穿孔贯穿第一介电层；填充牺牲材料于第一穿孔中；形成具有第二穿孔的第二介电层于第一介电层上方，第二穿孔露出第一穿孔中的牺牲材料，其中第二穿孔具有底部宽度，底部宽度小于第一穿孔的顶部宽度，且第一穿孔与第二穿孔于垂直前驱衬底的一方向上至少部分重叠；在形成具有第二穿孔的第二介电层后，更换牺牲材料；形成势垒层内衬于第一穿孔的侧壁及第二穿孔的侧壁；以及形成导电材料于第一及第二穿孔内。
本发明的另一形式是提供一种用于半导体装置的通孔接触结构。此通孔接触结构包含第一导电结构、第二导电结构以及势垒层。第一导电结构具有顶部。第二导电结构具有底部，底部接触且配置在第一导电结构的顶部上。第二导电结构的底部具有一宽度，其小于第一导电结构的顶部的一宽度，使第一导电结构的顶部的一部分未被第二导电结构的底部占据。势垒层包覆第一导电结构的侧壁以及第二导电结构的侧壁，且势垒层从第一导电结构的侧壁，通过所述顶部未被占据的部分，连续地延伸至第二导电结构的侧壁。
本发明的另一形式是提供一种存储器装置。存储器装置包含半导体基材、介电层、势垒层以及导电栓塞。半导体基材包含存储器阵列区以及邻近存储器阵列区的周边电路。介电层配置在周边电路上方，介电层具有第一孔以及第二孔。第二孔连接第一孔，且位于第一孔上方。第二孔的底部宽度小于第一孔的顶部宽度，使介电层在第一孔与第二孔的连接处形成一悬伸部。势垒层连续性地由第一孔的侧壁通过悬伸部延伸到第二孔的侧壁。导电栓塞填充在第一孔及第二孔中。
附图说明
图1绘示根据本发明各种实施方式的形成半导体结构的方法的流程图。
图2-13绘示根据本发明各种实施方式的形成半导体结构的方法在不同工艺阶段的剖面图。
图14绘示本发明各种实施方式的通孔接触结构的剖面示意图。
图15绘示本发明各种实施方式的存储器装置的剖面示意图。
图16A绘示图15的区域R的放大图。
图16B绘示区域R中沿切面C的第一孔和第二孔的平面示意图。
图17-24绘示根据本发明一比较例的形成半导体结构的方法在不同工艺阶段的剖面示意图。
图25绘示图24中区域M的放大图。
【附图标记说明】
10方法 12、14、16步骤
18、20、22步骤 100前驱衬底
100a存储器阵列区 100b周边电路区
101半导体基材 102G栅极
102高电压p型金属氧化物半导体晶体管 102S/D源极/漏极区
104硅化金属特征结构 105导电特征结构
103低电压n型金属氧化物半导体晶体管 103G栅极
102S/D源极/漏极区 /漏极区
106硅化金属特征结构 107导电特征结构
108隔离结构 109介电层
110第一介电层 110a介电材料层
111第一穿孔 111a侧壁
114牺牲材料 120第二介电层
120a介电材料层 122第二穿孔
122a侧壁 130叠层结构
132导电层 134绝缘层
140数据储存结构 150层间介电层
151第一接触孔 152第二接触孔
160势垒层 170导电材料
200通孔接触结构 210第一导电结构
212顶部 214底部
210a侧壁 220第二导电结构
222底部 220a侧壁
230势垒层 240半导体基材
242导电特征结构 250、252介电层
300存储器装置 310半导体基材
310a存储器阵列区 310b周边电路区
312周边电路 314晶体管
314G栅极 314S/D源极/漏极区
316金属硅化物 317、320介电层
321第一孔 322第二孔
324悬伸部 330势垒层
340导电栓 350叠层结构
352导电层 354绝缘层
360数据储存结构 380层间介电层
381第一接触孔 382第二接触孔
384接触插塞 400前驱衬底
401半导体基材 400a存储器阵列区
402高电压p型金属氧化物半导体晶体管 400b周边电路区
402G栅极 402S/D源极/漏极区
403低电压n型金属氧化物半导体晶体管 403G栅极
403S/D源极/漏极区 410第一介电层
411第一穿孔 420”第一势垒材料
430”第一导电材料 420第一势垒层
430第一导电栓 430a顶部
440第二介电层 450叠层结构
452导电层 454绝缘层
456导线 460数据储存结构
462数据储存层 464绝缘材料
464半导体层 470层间介电层
471第一接触孔 472第二接触孔
480第二势垒层 480a底部
491接触插塞 492第二导电栓
D1方向 D2方向
D3高度方向 S主要表面
W1顶部宽度 W2底部宽度
具体实施方式
为了使本发明内容的叙述更加详尽与完备，下文针对了本发明的实施形式与具体实施例提出了说明性的描述；但这并非实施或运用本发明具体实施例的唯一形式。以下所公开的各实施例，在有益的情形下可相互组合或取代，也可在一实施例中附加其他的实施例，而无须进一步的记载或说明。
以下发明提供了许多不同实施方式或实例来实现所请标的不同特征。下文描述组件及排列的特定实施方式以简化本发明案。当然，此等实施方式仅为示例且并不意欲为限制。举例而言，下文描述形成第一特征在第二特征上或上方，可包含第一特征及第二特征形成为直接接触的实施方式，且亦可包含在第一特征与第二特征之间形成额外特征，以使第一特征与第二特征为不直接接触的实施方式。另外，本发明可在各实施方式中使用重复的元件符号及/或字母。此种重复系出于简明性及清晰的目的，并非是指所论述的各实施方式及/或配置之间的关系。
应当理解，尽管本文使用「第一」、「第二」等术语来描述各种元件，但是这些元件不应受这些术语的限制。这些术语仅用以区别一个元件与另一个元件。例如，第一元件可以称为第二元件；类似地，第二元件可以称为第一元件，而不脱离实施方式的范围。如本文使用的术语「及/或」，意义上包含一或多个相关列出项目的任一组合以及所有组合。
再者，为了便于描述，本文中使用空间相对性术语(诸如「在……之下」、「在……下方」、「下部」、「在……上方」、「上部」及类似术语)来描述图式中所示的一个元件或特征与另一元件(或多个元件)或特征(或多个特征)的关系。除了图中所描绘的定向外，空间相对性术语意欲包含使用或步骤中的装置的不同方向。此装置可使用其他方式定向(旋转90度或处于其他定向)，本文所使用的空间相对性描述词汇亦应做类似的解读。
此外，当使用「约」、「大约」等术语来描述数值或数值范围时，该术语的目的是包含合理范围内的数值范围，例如所述数值的+/-20％或本领域技术人员理解的其他数值范围。举例而言，术语「约5nm」包含4.0nm至6.0nm的尺寸范围。
将理解，当元件被称作「连接」或「耦接」至另一元件时，其可被直接连接或耦接至另一元件或可存在中介元件。相反，当元件被称作「直接连接」或「直接耦接」至另一元件时，不存在中介元件。
图1绘示根据本发明各种实施方式的形成半导体结构的方法10的流程图。方法10包含步骤12、14、16、18、20及22。图2-13以一系列的剖面图更详细地绘示本发明各种实施方式的制造方法。应当理解，在此所述的方法叙述或绘示了许多步骤及/或特征，但并非所有这些步骤及/或特征都是必需的；并且可以加入其他未叙述或绘示的步骤及/或特征。此外，在某些实施方式中的步骤的顺序可以与图式所绘示的不同。再者，在一些具体实现中，所绘示的步骤可以进一步划分为子步骤；而在其他具体实现中，某些绘示的步骤可以与另一步骤同时执行。
请参照图1，方法10包含步骤10，在前驱衬底上形成具有至少一第一穿孔的第一介电层。如图2所示，在形成第一介电层之前，先提供前驱衬底100。在某些实施方式中，前驱衬底100包含半导体基材101，半导体基材101具有存储器阵列区100a和周边电路区100b，周边电路区100b与存储器阵列区100a相邻。举例而言，半导体基材101可包含硅。在某些实施方式中，半导体基材101可包含其他元素半导体，例如锗。在另外某些实施方式中，半导体基材101可以包含合金半导体，例如硅锗、碳化硅锗、磷化镓铟等。在又一些实施方式中，半导体基材101可以包含化合物半导体，例如砷化镓、碳化硅、磷化铟、砷化铟等。在又一些实施方式中，半导体基材101可以包含绝缘体上半导体(SOI)结构。在又一些实施方式中，半导体基材101可以包含覆盖半导体材料的外延层。
根据某些实施方式，前驱衬底100还包含位在周边电路区100b的周边电路，周边电路例如为高电压p型金属氧化物半导体晶体管(以下称为“HV pMOS”)102以及低电压n型金属氧化物半导体晶体管(以下称为“LV nMOS”)103。HV pMOS 102包含栅极102G和源极/漏极区102S/D。栅极102G上可选选择性地具有硅化金属特征结构104。源极/漏极区102S/D上也可选选择性地具有导电特征结构105(例如重掺杂区或硅化金属)。类似地，LV nMOS 103包含栅极103G和源极/漏极区103S/D。栅极103G上可选选择性地具有硅化金属特征结构106。源极/漏极区103S/D上可选选择性地具有导电特征结构105(例如重掺杂区或硅化金属)。在后续工艺中，存储器阵列区100a上将会形成数据储存结构，下文将更详细叙述。在某些实施方式中，前驱衬底100还包含一或多个隔离结构108，例如形成在半导体基材101中的浅沟槽隔离结构。隔离结构108形成在存储器阵列区100a与周边电路区100b之间，并且将存储器阵列区100a与周边电路区100b分隔开。在一些实施例中，至少一个隔离结构108形成在HVpMOS 102与LV nMOS 103之间，并且将HV pMOS 102与LV nMOS 103分隔开。在另外某些实施方式中，前驱衬底100还包含介电层109，覆盖存储器阵列区100a以及周边电路区100b上的源极/漏极区102S/D和103S/D，其中栅极102G和栅极103G暴露在介电层109之外，本发明并不以此为限。
图3及图4绘示本发明某些实施方式中实现步骤12所述的形成具有第一穿孔的第一介电层的方法。参照图3，在前驱衬底100上毯覆式地形成介电材料层110a。根据某些实施例，介电材料层110a覆盖存储器阵列区100a和周边电路区100b。介电材料层110a可以通过诸如化学气相沉积(CVD)工艺、高密度等离子体化学气相沉积(high density plasma CVD)工艺、次大气压化学气相沉积(sub-atmospheric pressure CVD)工艺、旋涂电介质(spin-on dielectric，SOD)工艺或其他合适的沉积技术来形成。在各种实例中，介电材料层110a可包含例如氧化硅或适合的低介电系数材料。低介电系数材料的示例包含氟化硅玻璃(FSG)、双苯并环化合物(BCB)、碳掺杂氧化硅、非结晶氟化碳、聚酰亚胺、和/或其他材料。
参照图4，根据某些实施方式，选择性地刻蚀介电材料层110a，而形成具有至少一第一穿孔111(即，一或多个第一穿孔111)的第一介电层110；其中第一穿孔111贯穿第一介电层110。在某些实施方式中，第一穿孔111形成在周边电路区100b中。在一些实施例中，第一穿孔111对准栅极102G和栅极103G，从而暴露出栅极102G和103G。举例而言，栅极102G、103G的硅化金属特征结构104、106通过第一穿孔111而暴露出来。在一些实施例中，第一穿孔111更露出源极/漏极区102S/D、103S/D。虽然图4绘示多个第一穿孔111，但本发明不限于多个第一穿孔。举例而言，形成单一个第一穿孔111仍可实现本发明。此外，本发明不限于图3及4所绘示的方法。可以使用其他合适的技术来形成具有第一穿孔111的第一介电层110。
方法10进行到图1的步骤14，填充牺牲材料于第一穿孔中。如图5所示，在第一穿孔111中填充牺牲材料114。在某些实施方式中，沉积牺牲材料114以填满第一穿孔111并且覆盖第一介电层110，然后执行回蚀工艺或化学机械研磨(CMP)工艺而更换沉积在第一介电层110上的多余材料，从而形成图5所示的牺牲材料114。在一些实施方式中，填充在第一穿孔111的牺牲材料114与栅极102G、103G中的至少一个接触。例如，栅极102G、103G的硅化金属特征结构104及/或硅化金属特征结构106接触牺牲材料114。在形成多个第一穿孔111的实施方式中，第一穿孔111中的牺牲材料114更可接触源极/漏极区102S/D、103S/D的导电特征结构105、107。在一些实施方式中，牺牲材料114是由能够压抑或抑制硅化物扩散的介电材料所制成。例如，牺牲材料114可以由氮化硅等制成。在本文中所使用的术语「由...制成」和「由...形成」在意义上表示「包含」或「由......组成」。在此阶段或步骤中所形成的牺牲材料114，将为后续工艺提供特定技术效果，下文将详细叙述。
方法10进行到图1的步骤16，在第一介电层上方形成具有至少一第二穿孔的第二介电层。有多种方法来实现步骤16，以下配合图6-11的叙述仅是实施方式或示例，本发明不限于此。此外，可以在形成具有第二穿孔的第二介电层的过程中，同时形成其他的特征和/或结构。
如图6所示，根据某些实施方式，形成介电材料层120a于第一介电层110及牺牲材料114上方。在某些实施方式中，介电材料层120a更覆盖存储器阵列区100a中的第一介电层110。在某些实施例中，介电材料层120a将牺牲材料114密封在第一穿孔111中。在另外某些实施方式中，介电材料层120a与第一介电层110为相同的材料所制成，但是介电材料层120a的材料不同于牺牲材料114，举例而言第一介电层110与介电材料层120a包含氧化层，牺牲材料114包含氮化硅。在另外某些实施方式中，第一介电层110与介电材料层120a可以为不同材料，举例而言，其中一个为氮氧化硅，另一个为氧化硅，牺牲材料114包含氮化硅，然本发明并不以此为限。请参照图7，在某些实施方式中，更换第一介电层110的一部分以及介电材料层120a的一部分，而暴露出存储器阵列区100a。举例而言，可以使用刻蚀工艺来更换部分的第一介电层110和部分的介电材料层120a。具体的说，在更换存储器阵列区100a上方的第一介电层110和介电材料层120a之后，半导体基材101上的存储器阵列区100a的主要表面S暴露出来。
请参照图8，在某些实施方式中，在存储器阵列区100a上形成包含多个导电层132及多个绝缘层134的叠层结构130，其中导电层132和绝缘层134彼此交互叠层。在某些实施方式中，叠层结构130可以包含数十层至数百层的导电层132及绝缘层134。导电层132可由任何适当的导电材料所形成，例如半导体材料、金属材料、或可导电材料，半导体材料举例而言为掺杂多晶硅或非掺杂多晶硅，金属材料包括氮化钛、铜、钨、铂，本发明并不以此为限，本领域人员可依照实际需求做选择。绝缘层134可由任何适当的介电材料所形成，例如氧化硅或低介电系数介电材料。低介电系数材料的示例包含氟化硅玻璃(FSG)、双苯并环化合物(BCB)、碳掺杂氧化硅、非结晶氟化碳、聚酰亚胺、和/或其他材料。
请参照图9，在某些实施方式中，在叠层结构130中形成多个数据储存结构140。根据某些实施方式，各数据储存结构140沿方向D1延伸。换句话说，在这些实施方式中，数据储存结构140的长度方向实直上垂直于存储器阵列区100a的主要表面S。在多个实施例中，各个数据储存结构140包含数据储存层142、绝缘材料146、以及位于数据储存层142与绝缘材料146之间的半导体层144。举例而言，数据储存层142可包含「ONO」结构(氧化物-氮化物-氧化物)、「ONONO」结构(氧化物-氮化物-氧化物-氮化物-氧化物)、或「TANOS」结构(氮化钽，氧化铝，氮化硅，氧化硅，硅)。半导体层144可例如由多晶硅或其他适合的半导体材料所制成。绝缘材料146可例如由氧化硅或低介电系数材料所制成。在某些实施例中，绝缘材料146与绝缘层134(标示在图8)为相同的材料所制成。此外，可以使用任何已知的方法来形成数据储存结构140。简言之，先选择性刻蚀叠层结构130，而在叠层结构130中形成多个沟槽138，随后在沟槽138的侧壁上形成数据储存层142。之后，在沟槽138的剩余空间中形成半导体层144及绝缘材料146。
请参照图10，在某些实施方式中，形成层间介电层150于存储器阵列区100a上的数据储存结构140上方以及周边电路区100b上的介电材料层120a上方。可以使用任何已知的技术和材料来形成层间介电层150。在某些实施例中，层间介电层150的厚度小于第一和第二介电层110、120的总厚度。
请参照图11，在某些实施方式中，选择性刻蚀介电材料层120a，从而形成具有至少一第二穿孔122(即，一或多个第二穿孔122)的第二介电层120，其中第二穿孔122暴露出第一穿孔111内的牺牲材料114。如上所述，在形成有层间介电层150的实施方式中，选择性刻蚀介电材料层120a的步骤更包含选择性刻蚀层间介电层150，而形成多个第一接触孔151及多个第二接触孔152。第一接触孔151露出存储器阵列区100a上的数据储存结构140，而第二接触152与周边电路区100b上的第二穿孔122相连通。在某些实施方式中，形成第二穿孔122的刻蚀工艺可以实质上停止在牺牲材料114上或者轻微的刻蚀牺牲材料114。再者，第二穿孔122的底部宽度W2小于第一穿孔111的顶部宽度W1。在某些实施例中，第一和第二穿孔111、122各自具有一高宽比为约25至约50，例如30、35、40、或45。虽然图11绘示多个第一穿孔111及多个第二穿孔122，但本发明并不限于多个第一穿孔及多个第二穿孔122。举例而言，仅形成单一个第一穿孔111及单一个第二穿孔122仍可实现本发明。
虽然前文及图11阐示第二穿孔122是在形成叠层结构130、数据储存结构140和层间介电层150之后才形成，但请注意，第二穿孔122可以在形成叠层结构130、数据储存结构140及/或层间介电层150之前形成。在某些实施方式中，第二穿孔122可以在形成叠层结构130之前形成。具体的说，在某些实施例中，可以在图6绘示的形成介电材料层120之后便接着形成第二穿孔122。或者，根据另外某些实施例，第二穿孔122可在图7绘示的工艺中同时形成，亦即-刻蚀部分的第一介电层110和部分的介电材料层120a。
根据另外某些实施方式，虽然图8及图9叙述的叠层结构130及数据储存结构140是在步骤12及步骤14之后才形成，但是可以在步骤12之前就形成叠层结构130及数据储存结构140。举例而言，可以在前驱衬底100上形成第一介电层110及/或周边电路(例如，HV pMOS102和LV nMOS 103)之前，就先在半导体基材101上形成叠层结构130和数据储存结构140。此外，根据其他实施方式，既使图9-11绘示HV pMOS 102及LV nMOS 103位在低于叠层结构130和数据储存结构140的顶部的位准，但是HV pMOS 102及LV nMOS 103可以形成在高于叠层结构130和数据储存结构140的顶部的位置。
请回到图1，方法10进行到步骤18，在形成具有第二穿孔的第二介电层之后，更换牺牲材料。如图12所示，第一穿孔111中的牺牲材料114被更换。举例而言，可以通过湿式刻蚀工艺来更换牺牲材料114，其中使用热磷酸溶液作为刻蚀剂。在更换牺牲材料114之后，第一和第二穿孔111、122的侧壁111a、122a暴露出来，并且第二穿孔122连通第一穿孔111。在某些实施方式中，在更换牺牲材料114之后，栅极102G、103G的硅化金属特征结构104、106以及源极/漏极区102S/D、103S/D的导电特征结构105、107通过第一和第二穿孔111、122而暴露出来。
方法10进行到图1的步骤20，形成势垒层内衬于第一穿孔的侧壁及第二穿孔的侧壁。如图13所示，形成内衬在第一和第二穿孔111、122的侧壁111a、122a上的势垒层160。在各种实施方式中，势垒层160从第一穿孔111的侧壁111a连续到第二穿孔122的侧壁122a。具体而言，势垒层160在沿着第一和第二穿孔111、122的高度方向上的剖面中具有一锯齿轮廓。在另外某些实施方式中，势垒层160进一步形成在第一穿孔111的底部，因此势垒层160接触栅极102G、103G的硅化金属特征结构104、106及/或源极/漏极区102S/D、103S/D的导电特征结构105、107。在层间介电层150形成有第一和第二接触孔151、152的实施方式中，势垒层160也内衬在第一和第二接触孔151、152中。在多个实施方式中，势垒层160可以使用适当的化学气相沉积工艺来形成，例如高密度等离子体化学气相沉积工艺、次大气压化学气相沉积工艺、流动式化学气相沉积工艺、或其他适合的沉积技术。此外，势垒层160也可以称为「黏着层」。在某些实施方式中，势垒层160可包含钛、氮化钛、氮化钽或上述d组合或类似材料。在另外某些实施方式中，势垒层160可包含氮化硅、氮氧化硅(SiON)或上述的组合或类似材料。
方法10进行到图1的步骤22，形成导电材料于第一和第二穿孔内。请继续参照图13，形成填充在第一和第二穿孔111、122中的导电材料170。具体的说，当势垒层160内衬在第一和第二穿孔111、122之后，第一和第二穿孔111、122中仍存在有剩余空间。导电材料170填充在第一和第二穿孔111、122的剩余空间中。在形成具有第一和第二接触孔151、152的层间介电层150的实施方式中，导电材料170也填充在第一和第二接触孔151、152内。在多个实施例中，导电材料170可以由钨、铝、硅化铝、硅化钨、铜、或包括钨的合金、或类似材料所形成。
根据某些实施方式，势垒层160及导电材料170可利用下述方法形成。首先，保形地毯覆式沉积一层势垒材料层，使势垒材料沉积在第一和第二穿孔111、122的内侧表面以及第一和第二接触孔151、152的内侧表面，沉积的势垒材料也覆盖层间介电层150。然后，沉积一层导电材料填充第一和第二穿孔111、122以及第一和第二接触孔151、152，导电材料也沉积在层间介电层150上方。之后，执行化学机械研磨或回蚀工艺，以更换沉积在层间介电层150上方的多余势垒材料和导电材料，从而形成图13绘示的势垒层160及导电材料170。
在此公开的方法在制造程序及半导体装置中提供各种优点。具体的说，此方法适合用以形成高深宽比的接触孔，例如深宽比大于30或更大，特别是势垒层160从第一穿孔111的侧壁111a连续地延伸到第二穿孔122的侧壁122a。再者，导电材料170中没有任何的势垒层插置在其中。此外，在此公开的方法能够避免第一和第二穿孔111、122内的导电材料170形成氧化物，因为导电材料170是使用单一沉积工艺来形成。因此，所制造的通孔接触结构的电性性能是可靠的(reliable)，且制造的程序是稳健的(robust)。再者，请参照图5，牺牲材料114形成在硅化金属特征结构上的第一穿孔111中，在后续形成数据储存结构140的工艺过程中(参照图8-9)，牺牲材料114能够抑制或缓和硅化金属扩散到介电层。上述或其他的各种优点，在参照图17-24绘示的比较例后，可以获得更充分的了解，下文将更详细叙述。
本发明的另一形式是提供一种通孔接触结构。图14绘示本发明各种实施方式的通孔接触结构200的剖面示意图。通孔接触结构200可以形成在诸如存储器装置或其他功能性装置的半导体装置中。举例而言，通孔接触结构200以形成在三维NAND快闪存储器的周边电路区。如图14所示，通孔接触结构200至少包含第一导电结构210、第二导电结构220及势垒层230。
根据某些实施方式，第一导电结构210配置在半导体基材240的导电特征结构242上方，且对准导电特征结构242。第一导电结构210包含顶部212及底部214，顶部212的宽度及/或剖面面积大于底部214的宽度及/或剖面面积。第一导电结构210具有一长轴方向D2，长轴方向D2实质上垂直于半导体基材240的表面。
第二导电结构220配置在第一导电结构210的顶部212上。在某些实施方式中，第二导电结构220由第一导电结构210的顶部212沿着长轴方向D2向上延伸。第二导电结构220具有底部222，底部222接触第一导电结构210的顶部212。第二导电结构220的底部222的宽度及/或剖面面积小于第一导电结构210的顶部212的宽度及/或剖面面积。在此，关于顶部212及底部222的「剖面面积」的用语，系定义在垂直于方向D2的剖面上。因此，顶部212的局部部分212a并未被第二导电结构220的底部222占据。在某些实施例中，第一及第二导电结构210、220各自具有一高宽比为约25至约50，例如为30、35、40、或45。
势垒层230包覆第一及第二导电结构210、220的侧壁210a、220a。势垒层230更覆盖第一导电结构210的顶部212中未被占据的局部部分212a。请注意，势垒层230是连续的从第一导电结构210的侧壁210a，通过顶部212中未被占据的局部部分212a，延伸到第二导电结构220的侧壁220a。在各种实施方式中，势垒层230在沿着方向D2(亦可称为「高度方向」)上的剖面中具有一锯齿轮廓。在某些实施方式中，势垒层230还包覆第一导电结构210的底部214。
根据某些实施方式，通孔接触结构200可以被埋设在半导体基材240上方的介电层250、252中。在多个实施例中，介电层250、252围绕势垒层230的外侧侧壁，其中势垒层230包围第一及第二导电结构210、220的侧壁。
本发明的另一形式是提供一种存储器装置。图15绘示本发明各种实施方式的存储器装置300的剖面示意图。存储器装置300至少包含半导体基材310、介电层317、320、势垒层330以及导电栓塞340。
半导体基材310包含存储器阵列区310a以及连接存储器阵列区310a的周边电路区310b。根据某些实施方式，虽然图15仅绘示存储器装置300的一部分，周边电路区310b事实上可以围绕存储器阵列区310a。半导体基材310还包含位于周边电路区310b上的周边电路312。在某些实施方式中，周边电路312包含晶体管314(例如HV pMOS或LV nMOS)，晶体管314具有栅极314G和源极/漏极区314S/D。在多个实施例中，金属硅化物316可以形成在晶体管314的栅极314G及/或源极/漏极区314S/D。在存储器阵列区310a上，设置有多个数据储存结构，将下文详述。
介电层317、320配置在周边电路312上方。介电层317、320分别具有第一孔321及第二孔322，第二孔322位于第一孔321上方，且连接第一孔321。图16A绘示图15的区域R的放大图。图16B绘示区域R中沿切面C的第一孔321和第二孔322的平面示意图。如图16A及图16B所示，第二孔322具有底部宽度W2及底面积322B，底部宽度W2及底面积322B分别小于第一孔321的顶部宽度W1及顶面积321T，因使介电层320在第一孔321与第二孔322的连接处形成悬伸部324。在多个实施方式中，悬伸部324具有底面324b，底面324b由第一孔321的侧壁321a往第二孔322的侧壁322a延伸。根据某些实施方式，介电层317、320各自具有多个第一孔321及多个第二孔322，如图15所示。各个第二孔322位在对应的一个第一孔321上方，且连接此对应的第一孔；各个第一孔321及各个第二孔322具有与图16A及图16B所示相似或相同的结构。
势垒层330连续地内衬于第一及第二孔321、322的侧壁321a、322a及悬伸部324。具体的说，势垒层330连续性地从第一孔321的侧壁321a，通过悬伸部324的底面324b，延伸到第二孔322的侧壁322a。势垒层330仅局部性地填充第一及第二孔321、322，因此第一及第二孔321、322中仍有剩余空间。举例而言，势垒层330的厚度为数十埃(angstrom)至数十纳米(nanometer)。在某些实施方式中，如图15所示，势垒层330在沿第一及第二孔321、322的高度方向D3上的剖面中具有一锯齿轮廓。在另外某些实施方式中，势垒层330还形成在第一孔321的底部，因此势垒层330接触晶体管314上的金属硅化物316。根据某些实施方式，虽然图15及图16将势垒层330绘示为单一层，但请留意，势垒层330可以包含多个子层或次层(复合层)，使势垒层330具有黏着层和势垒层的双重功能。因此，势垒层330也可称为「黏着层」。
导电栓塞340填充在第一孔321及第二孔322内。在某些实施方式中，导电栓塞340填满第一孔321及第二孔322剩余空间。虽然图15、图16A及图16B绘示第一孔321及第二孔322中仅形成势垒层330和导电栓塞340，但是其他的层结构可以形成在势垒层330与导电栓塞340之间。在某些实施方式中，除了导电栓塞340的顶部之外，势垒层330包覆导电栓塞340。根据另外某些实施方式，导电栓塞340对准周边电路312上的金属硅化物316。在介电层317、320各自具有多个第一孔321及多个第二孔322的实施方式中，存储器装置300包含多个导电栓塞340。各个导电栓塞340填充在对应的第一孔321和第二孔322中。因此，某些导电栓塞340连接晶体管314的栅极314G，而某些导电栓塞340连接晶体管314的的源极/漏极区314S/D。导电栓塞340的示例性材料包含钨、铝、硅化铝(AlSi)、硅化钨(WSi)、铜或类似材料。
在某些实施方式中，存储器装置300还包含位于存储器阵列区310a上的叠层结构350，叠层结构350包含彼此交替叠层的多个导电层352和多个绝缘层354。叠层结构350的实施方式可与前文关于图8所述的叠层结构130相同或相似，因此不再重复叙述。
在某些实施方式中，存储器装置300还包含位于存储器阵列区310a上的多个数据储存结构360。根据某些实施例，各个数据储存结构360贯穿叠层结构350。数据储存结构360的实施方式可与前文关于图9所述的数据储存结构140相同或相似，因此不再重复叙述。
在其他的实施方式中，存储器装置300还包含位于介电层320上的层间介电层380。根据某些实施方式，层间介电层380具有多个第一接触孔381及多个第二接触孔382。在某些实施例中，势垒层330衬裹在第一接触孔381及第二接触孔382的内侧表面。在另外某些实施例中，各第一接触孔381对准对应的一个数据储存结构360。根据另外某些实施方式，存储器装置300还包含填充在第一接触孔381剩余空间的接触插塞384。在实施方式中，各第二接触孔382连接介电层320中对应的一个第二孔322，因此导电栓塞340也填充在第二接触孔382中。
图17-24绘示根据本发明一比较例的形成半导体结构的方法的剖面示意图。本发明所属技术领域的通常知识者在比较图17-24绘示的方法与本发明的实施方式之后，可更清楚地理解本发明内容的各种优点。
在图17中，形成第一介电层410于前驱衬底400上。前驱衬底400包含半导体基材401，半导体基材401具有存储器阵列区400a和邻近存储器阵列区400a的周边电路区400b。前驱衬底400还包含周边电路区400b上的HV pMOS 402和LV nMOS 403。HV pMOS 402包含栅极402G和源极/漏极区402S/D。类似地，LV nMOS 403包含栅极403G和源极/漏极区403S/D。所形成的第一介电层410具有多个第一穿孔411。某些第一穿孔411暴露出栅极402G、403G，而另外某些第一穿孔411暴露出源极/漏极区402S/D、403S/D。之后，沉积第一势垒材料420”衬裹第一穿孔411并覆盖第一介电层410，然后沉积第一导电材料430”于第一势垒材料420”上，并填满第一穿孔411。
在图18中，执行一回蚀工艺或化学机械研磨工艺，以更换沉积在第一介电层410上方的多余材料。因此，形成内衬在第一穿孔411中的第一势垒层420以及多个第一导电栓塞430填充在第一穿孔411中。
在图19中，形成第二介电层440覆盖第一介电层410、第一势垒层420及第一导电栓塞430。
在图20中，更换部分的第一及第二介电层410、440而暴露出存储器阵列区400a。残存的第一及第二介电层410、440部分仍覆盖周边电路区400b。
在图21中，在存储器阵列区400a上形成包含多个导电层452及多个绝缘层454的叠层结构450，其中导电层452和绝缘层454彼此交替叠层。在形成叠层结构450的过程中，同时形成多个导线456。各导线456连接对应的一个导电层452。
在图22中，在叠层结构450中形成多个数据储存结构460。各数据储存结构460包含数据储存层462、绝缘材料464及位于数据储存层462与绝缘材料464之间的半导体层464。
在图23中，毯覆式的形成层间介电层470以覆盖第二介电层440、叠层结构450及数据储存结构460。之后，对层间介电层470和第二介电层440进行刻蚀，而在层间介电层470中形成第一接触孔471和第二接触孔472以及在第二介电层440中形成第二穿孔442。第一接触孔471暴露出数据储存结构460。第二接触孔472是位在周边电路区400b中。第二穿孔442贯穿第二介电层440。第二接触孔472对准第二穿孔442并与之连通，从而露出第一导电栓塞430。
在图24中，形成第二势垒层480内衬在第一和第二接触孔471、472以及第二穿孔442的内侧表面。然后，沉积第二导电材料填满第一和第二接触孔471、472以及第二穿孔442的剩余空间，从而在第一接触孔471中形成接触插塞491，并且在第二穿孔442及第二接触孔472中形成第二导电栓塞492。
图25绘示图24中区域M的放大图。如图所示，请注意，第一势垒层420并没有实体上接触第二势垒层480。具体的说，第一导电栓塞430的顶部430a的一部分并没有被任何第一势垒层420或第二势垒层480覆盖，这将导致接触结构的可靠度降低。此外，第二势垒层480的底部480a插置在第一导电栓塞430与第二导电栓塞492之间。底部480a在第一及第二导电栓塞430、492之间建构了额外的介面，者也降低了整体接触结构的性能和可靠度。再者，请回到图18，当执行回蚀工艺或化学机械研磨工艺，以更换沉积在第一介电层410上方的多余材料时，第一导电栓塞430的顶部430a暴露在空气(包含氧)中，因此顶部430a会形成不希望得到的氧化物。为了确保第一导电栓塞430的导电性以及避免后续工艺的各种问题，在形成图19绘示的第二介电层440之前，必须进行额外的一次刻蚀工艺来更换顶部430a上的氧化物。
根据本发明的各种实施方式，可以解决上述比较例的各种缺点。请回到图14，势垒层230包覆第一及第二导电结构210、220的侧壁210a、220a，且更包覆第一导电结构210的顶部212未被占据的局部部分212a。请注意，势垒层230从第一导电结构210的侧壁210a，通过顶部212未被占据的局部部分212a，到第二导电结构220的侧壁220a是连续的。此外，并没有任何的势垒层插置在第一与第二导电结构210、220之间。再者，第一及第二导电结构210、220是使用单一沉积步骤所形成。因此，本发明的实施方式解决了比较例的所有缺点。
虽然本发明已以实施方式公开如上，然其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视随附的权利要求范围所界定的为准。

Claims (10)

1.一种形成半导体结构的方法，包含：
形成具有一第一穿孔的一第一介电层于一前驱衬底上，该第一穿孔贯穿该第一介电层；
填充一牺牲材料于该第一穿孔中；
形成具有一第二穿孔的一第二介电层于该第一介电层上方，该第二穿孔露出该第一穿孔中的该牺牲材料，其中该第二穿孔具有一底部宽度，该底部宽度小于该第一穿孔的一顶部宽度，且该第一穿孔与该第二穿孔于垂直该前驱衬底的一方向上至少部分重叠；
在形成具有该第二穿孔的该第二介电层后，更换该牺牲材料；
形成一势垒层内衬于该第一穿孔的一侧壁及该第二穿孔的一侧壁；以及
形成一导电材料于该第一及该第二穿孔内。
2.根据权利要求1所述的方法，其中该势垒层从该第一穿孔的该侧壁连续地延伸至该第二穿孔的该侧壁。
3.根据权利要求1所述的方法，其中该势垒层在沿着该第一及该第二穿孔的一高度方向的一剖面中具有一锯齿轮廓。
4.根据权利要求1所述的方法，其中该前驱衬底包含一存储器阵列区以及邻近该存储器阵列区的一周边电路区，且该第一及该第二穿孔及该牺牲材料形成在该周边电路区。
5.根据权利要求1所述的方法，其中形成具有该第二穿孔的该第二介电层于该第一介电层上方包含：
毯覆式沉积一介电材料层于该第一介电层及该牺牲材料上方；以及
选择性刻蚀该介电材料层以形成该第二穿孔。
6.根据权利要求5所述的方法，在沉积该介电材料层后，但在选择性刻蚀该介电材料层以形成该第二穿孔之前，更包含更换部分的该第一介电层及部分的该介电材料层以露出该存储器阵列区。
7.一种用于半导体装置的通孔接触结构，包含：
一第一导电结构，具有一顶部；
一第二导电结构，具有一底部，该底部接触且配置在该第一导电结构的该顶部上，其中该第二导电结构的该底部具有一宽度，其小于该第一导电结构的该顶部的一宽度，使该第一导电结构的该顶部的一部分未被第二导电结构的该底部占据；以及
一势垒层，包覆该第一导电结构的一侧壁以及该第二导电结构的一侧壁，且该势垒层从该第一导电结构的该侧壁，通过该顶部未被占据的该部分，连续地延伸至该第二导电结构的该侧壁。
8.根据权利要求7所述的通孔接触结构，其中该势垒层在沿着该第一及该第二导电结构的一高度方向的一剖面中具有一锯齿轮廓。
9.一种存储器装置，包含：
一半导体基材，包含一存储器阵列区以及邻近该存储器阵列区的一周边电路；
一介电层，配置在该周边电路上方，该介电层具有一第一孔以及一第二孔，该第二孔连接且位于该第一孔上方，其中该第二孔的一底部宽度小于该第一孔的一顶部宽度，使该介电层在该第一孔与该第二孔的连接处形成一悬伸部；
一势垒层，连续性地由该第一孔的一侧壁通过该悬伸部延伸到该第二孔的一侧壁；以及
一导电栓塞，填充在该第一孔及该第二孔中。
10.根据权利要求9所述的存储器装置，更包含：
一叠层结构位于该存储器阵列区中，该叠层结构包含彼此交互叠层的多个导电层及多个绝缘层：以及
多个数据储存结构位于该存储器阵列区中，各该数据储存结构贯穿该叠层结构。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11107728B2 (en) * 2019-05-22 2021-08-31 International Business Machines Corporation Interconnects with tight pitch and reduced resistance
US11462282B2 (en) 2020-04-01 2022-10-04 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor memory structure
JP2022051108A (ja) * 2020-09-18 2022-03-31 キオクシア株式会社 半導体装置及び半導体記憶装置
CN113035880B (zh) * 2021-03-09 2021-10-08 长江存储科技有限责任公司 存储器及其制备方法
US11837640B2 (en) * 2021-06-29 2023-12-05 Sandisk Technologies Llc Transistors with stepped contact via structures and methods of forming the same

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100013049A1 (en) * 2008-07-18 2010-01-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same
US20140217559A1 (en) * 2013-02-06 2014-08-07 Samsung Electronics Co., Ltd. Semiconductor Devices Having Through Silicon Vias and Methods of Fabricating the Same
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
US20170221756A1 (en) * 2016-02-01 2017-08-03 Sandisk Technologies Inc. Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20100013049A1 (en) * 2008-07-18 2010-01-21 Kabushiki Kaisha Toshiba Semiconductor memory device and method for manufacturing same
US20140021632A1 (en) * 2012-07-17 2014-01-23 Jae-Goo Lee Vertical type semiconductor device and method for manufacturing the same
US20140217559A1 (en) * 2013-02-06 2014-08-07 Samsung Electronics Co., Ltd. Semiconductor Devices Having Through Silicon Vias and Methods of Fabricating the Same
US20160329101A1 (en) * 2015-05-08 2016-11-10 Sandisk Technologies Inc. Three-dimensional p-i-n memory device and method reading thereof using hole current detection
US20170221756A1 (en) * 2016-02-01 2017-08-03 Sandisk Technologies Inc. Three-dimensional memory device containing an aluminum oxide etch stop layer for backside contact structure and method of making thereof

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