CN106941091A - 内连线结构、内连线布局结构及其制作方法 - Google Patents

内连线结构、内连线布局结构及其制作方法 Download PDF

Info

Publication number
CN106941091A
CN106941091A CN201610004548.2A CN201610004548A CN106941091A CN 106941091 A CN106941091 A CN 106941091A CN 201610004548 A CN201610004548 A CN 201610004548A CN 106941091 A CN106941091 A CN 106941091A
Authority
CN
China
Prior art keywords
wire
air gap
intraconnections
insulating barrier
unit
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610004548.2A
Other languages
English (en)
Other versions
CN106941091B (zh
Inventor
陈东郁
林佳芳
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
United Microelectronics Corp
Original Assignee
United Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by United Microelectronics Corp filed Critical United Microelectronics Corp
Priority to CN201610004548.2A priority Critical patent/CN106941091B/zh
Priority to CN202110178192.5A priority patent/CN112838070B/zh
Priority to US15/007,212 priority patent/US10276429B2/en
Publication of CN106941091A publication Critical patent/CN106941091A/zh
Priority to US16/109,679 priority patent/US10658232B2/en
Priority to US16/354,157 priority patent/US10847412B2/en
Application granted granted Critical
Publication of CN106941091B publication Critical patent/CN106941091B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/7682—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing the dielectric comprising air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/5329—Insulating materials
    • H01L23/53295—Stacked insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/535—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including internal interconnections, e.g. cross-under constructions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Geometry (AREA)

Abstract

本发明公开一种内连线结构、内连线布局结构及其制作方法，该具有气隙的内连线布局结构包含有多个沿一方向延伸的气隙，以及设置于该多个气隙之间的至少一第一内连线单元。该第一内连线单元包含有一第一导线、一设置于该第一导线上的第一接着标记、以及一设置于该第一接着标记上且穿透该第一接着标记而电连接至该第一导线的第一插塞结构。该第一接着标记实体分离沿一直线排列的该多个气隙。

Description

内连线结构、内连线布局结构及其制作方法
技术领域
本发明涉及一种内连线结构、内连线布局结构及其制作方法，尤其是涉及一种具有气隙(air gap)的内连线结构、具有气隙的内连线布局结构及其制作方法。
背景技术
随着半导体制作工艺的进步，半导体元件的尺寸与内连线结构的线宽(line width)也随之逐渐变小，并使得集成电路(integrated circuit，以下简称为IC)的密度不断地提高。然而，上述线宽缩小的结果，造成金属导线间的线阻值(line resistance，R)与寄生电容(parasitic capacitance，C)变大，继而导致电阻-电容延迟效应(resistance-capacitance time delay，RC delay)。RC延迟效应导致IC运算速度减慢、降低IC的效能，随着半导体制作工艺的线宽降到0.15微米(micrometer，μm)以下，甚至0.13μm以下时，RC延迟效应对IC运作效能的影响更为明显。
由于RC延迟效应可以线阻值与寄生电容的相乘积表达，因此现有技术改善RC延迟效应的方法是以使用电阻值较低的金属材料作为金属导线降低线阻值；或以降低金属导线间的寄生电容为二个主要的方向。而寄生电容值与介电层的介电常数呈线性相关，即介电层的介电常数愈低，形成于介电层中的寄生电容也就相对的愈低。此外除了降低寄生电容与RC延迟效应之外，低介电常数(介电常数介于2.5～3.5之间，以下简称为low-k)介电材料还具有可降低耗电量的优点，因此对于超大型集成电路(ultra large scaleintegration，ULSI)的设计而言，low-k介电材料的采用可最佳化内连线结构的整体效能。
而除了low-k介电材料外，现今还有以空气(air)作为金属连线间介电材料的方法：由于空气的理想介电常数接近1，因此制作具有气隙的内连线结构，也为一降低金属导线间寄生电容的有效方法之一。此外除了可降低寄生电容，利用气隙作为介电材料更具有低导热等优点，因此目前已有诸多利用气隙提供金属连线间绝缘的技术为业界所知。然而，采用气隙作为金属连线间绝缘的技术更面临了可靠度问题，如气隙无法提供金属内连线足够的支撑，甚至有无法量产等问题。因此，目前仍需要一种制作具有气隙的内连线结构的方法。
发明内容
因此，本发明的一目的在于提供一种具有气隙的内连线结构、具有气隙的内连线布局结构及其制作方法。
为达上述目的，本发明提供一种具有气隙的内连线结构的制作方法，该制作方法首先提供一基底，该基底上形成有一第一绝缘层，且该第一绝缘层内形成有多个导线(conductive line)。接下来，在该第一绝缘层与该多个导线上形成一图案化硬掩模，且该图案化硬掩模暴露出部分该第一绝缘层与部分该多个导线。之后，移除暴露的部分该第一绝缘层，以于该第一绝缘层内形成多个凹槽。在形成该多个凹槽之后，在该多个凹槽内形成一第二绝缘层与一第三绝缘层，以封闭(seal)该多个凹槽并于该多个凹槽内分别形成多个气隙(air gap)，且该多个导线中至少一导线的两侧分别形成有一该气隙。之后，在该多个导线上形成至少一插塞结构。
本发明还提供一种具有气隙的内连线结构，包含有一其上设置有一绝缘材料的基底、一设置于该绝缘材料内的导线、至少一设置于该绝缘材料内且紧邻(immediately adjacent)该导线的气隙、一设置于该导线上的接着标记(landing mark)、以及一设置于该导线上且电连接至该导线的插塞结构。
本发明还提供一种具有气隙的内连线布局结构，包含有多个沿一方向延伸的气隙，以及设置于该多个气隙之间的至少一第一内连线单元。该第一内连线单元包含有一第一导线、一设置于该第一导线上的第一接着标记、以及一设置于该第一接着标记上且穿透该第一接着标记而电连接至该第一导线的第一插塞结构。更重要的是，该第一接着标记是实体分离沿一直线排列的该多个气隙。
根据本发明所提供的具有气隙的内连线结构、具有气隙的内连线布局结构及其制作方法，提供一至少由导线、接着标记与插塞结构形成的内连线单元，且该内连线单元可依产品或制作工艺需要设置于内连线布局结构以及内连线结构内，且内连线单元的接着标记是实体分离沿一直线排列的该多个气隙。换句话说，根据本发明所提供的制作方法而获得的具有气隙的内连线结构以及具有气隙的内连线布局结构，在内连线结构/内连线布局结构中插入具有结构强度的内连线单元，用以提升内连线结构的整体机械强度，故可提供内连线结构的可靠度，且仍然可通过气隙降低RC延迟效应。此外，由于内连线单元可依需要插设在内连线布局结构中，故本发明更具有简化内连线结构绕线设计的优点。
附图说明
图1A至图4B，图1A至图4B为本发明所提供的具有气隙的内连线结构的制作方法的一第一优选实施例的示意图；
图5A与图5B分别为本发明所提供的内连线布局结构与内连线结构的一第二优选实施例的示意图；
图6A与图6B分别为本发明所提供的内连线布局结构与内连线结构的一第三优选实施例的示意图；
图7A与图7B分别为本发明所提供的内连线布局结构与内连线结构的一第四优选实施例的示意图；
图8A至图8C分别为本发明所提供的内连线布局结构与内连线结构的一第五优选实施例的示意图。
主要元件符号说明
100 基底
110 绝缘材料/绝缘材料图案
112 第一绝缘层
114 第二绝缘层
116 第三绝缘层
120、120’ 导线
130 图案化硬掩模
132 光致抗蚀剂图案
134 蚀刻制作工艺
140 凹槽
150、150 气隙
152 接着标记
152A 接着标记的第一部分
152B 接着标记的第二部分
160 插塞结构
170 内连线单元
200、200a、200b、200c 内连线结构
200’、200a’、200b’、200c’、200d’ 内连线布局结构
A、a 气隙尺寸
D1 第一方向
D2 第二方向
d1 第一距离
d2 第二距离
W、W’ 导线宽度
WL、WL’ 标记宽度
B-B’、C-C’ 切线
具体实施方式
请参阅图1A至图4B，图1A至图4B为本发明所提供的具有气隙的内连线结构的制作方法的一第一优选实施例的示意图。首先请同时参阅图1A与图1B，其中图1B为图1A中沿B-B’切线所得的剖视图。如图1A与图1B所示，本第一优选实施例首先提供一基底100，基底100内设置有一主动电路(图未示)，而主动电路则如熟悉该技术的人士所知，可由多个金属氧化物半导体(metal-oxide-semiconductor，以下简称为MOS)晶体管(图未示)或其他元件所构成，且可由多个浅沟隔离(shallow trench isolation，STI)(图未示)提供主动电路组成元件之间的电性隔离。基底100上形成有一第一绝缘层112，且第一绝缘层112内可包含多个导线(conductive line)120。根据本发明的一实施例，第一绝缘层112可以是一层间介电(interlayer-dielectric，ILD)层，此时导线120可以是主动电路中MOS晶体管的栅极线或其他元件的导线，且可包含多晶硅材料或导电材料，但不限于此。而根据本发明的另一实施例，第一绝缘层112也可以是一金属层间绝缘层(inter-metal dielectric，IMD)层，此时导线120可以是IMD层内的金属内连线，且可包含导电材料如铜、钨、铝或上述金属的合金，但不限于此。一般而言，金属内连线可根据其所设置的位置定义为第一层金属内连线M1、第二层金属内连线M2…以此类推或为第n层金属内连线Mn。第一绝缘层112用以电性隔离导线120，其通常可包含硼磷硅玻璃(boro-phospho-silicate glass，BPSG)、磷硅玻璃(phosphor-silicate glass，PSG)、四乙氧基硅烷(tetra-ethyl-ortho-silicate，TEOS)、低介电常数绝缘材料(low-k dielectric material)如美商应用材料所贩售的黑钻石(Black)、氟硅玻璃(fluorinated silica glass，FSG)、多孔性的低介电常数介电材料(porous low-k dielectric material)、自组装介电材料(self-assembled dielectric material)等介电材料，但不限于此。此外如图1A所示，导线120沿一第一方向D1延伸。
请继续参阅图1A与图1B。接下来于基底100上形成一硬掩模层，随后进行一光刻制作工艺，利用一光致抗蚀剂图案132图案化该硬掩模层，而获得如图1A与图1B所示的图案化硬掩模130。在本优选实施例中，硬掩模层/图案化硬掩模130可包含氮碳化硅(silicon carbonitride，以下简称为SiCN)、碳化硅(silicon carbide，以下简称为SiC)、或氮氧化硅(silicon oxynitride，以下简称为SiON)，但不限于此。由于光刻制作工艺的各细部步骤与使用的光致抗蚀剂或硬掩模材料为该技术中具有通常知识者所熟知，且非本发明的技术特征，故于此不详加赘述。值得注意的是，图案化硬掩模130如图1A所示，沿一第二方向D2延伸覆盖部分第一绝缘层112与部分导线120，且第二方向D2垂直于第一方向D1。换句话说，图案化硬掩模130暴露出部分第一绝缘层112与部分导线120。
请参阅图2A与图2B，其中图2B为图2A中沿B-B’切线所得的剖视图。如图2A与图2B所示，接下来进行一蚀刻制作工艺134，移除暴露的部分该第一绝缘层112，以于第一绝缘层112内形成多个长条状的凹槽140。详细地说，本优选实施例移除两相邻导线120之间的第一绝缘层112，而形成如图2A与图2B所示的凹槽140。但需注意的是，这些长条状的凹槽140在图案化硬掩模130与光致抗蚀剂图案132所在之处被截断。上述蚀刻制作工艺134优选为一不伤及导线120的蚀刻制作工艺，但不限于此。另外值得注意的是，可控制蚀刻制作工艺134的制作工艺参数，使得第一绝缘层112并未于蚀刻制作工艺134中蚀刻殆尽，而存留于凹槽140的底部侧壁，如图2B所示。然而在本发明的其他实施例中，也可控制蚀刻制作工艺134的制作工艺参数，使得两条相邻导线120之间的第一绝缘层112被完全移除。而在形成凹槽140之后，移除光致抗蚀剂图案132。
请参阅图3A至图3C，其中图3B为图3A中沿B-B’切线所得的剖视图，而图3C为图3A中沿C-C’切线所得的剖视图。如图3A至图3C所示，接下来于基底100上，尤其是第一绝缘层112、凹槽140与图案化硬掩模130上全面性(blanketly)地形成一第二绝缘层114。第二绝缘层114如图3B与图3C所示，覆盖凹槽140的各表面与图案化硬掩模130的顶部表面。此外，第二绝缘层114的一蚀刻率优选为不同于第一绝缘层112的一蚀刻率。举例来说，第二绝缘层114可包含SiCN、SiC或SiON，但不限于此。此外，如图3B所示，第二绝缘层114因厚度不均匀而形成在凹槽140开口上部的悬突(overhang)，将会造成凹槽140开口的缩小。
请继续参阅图3A至图3C。在形成第二绝缘层114之后，在基底100，尤其是第二绝缘层114上形成一第三绝缘层116，且第三绝缘层116的蚀刻率优选为不同于第二绝缘层114的蚀刻率。值得注意的是，第三绝缘层116的形成，导致原本因第二绝缘层114导致缩口的凹槽140开口更加减缩，直到封闭凹槽140，而如图3A至图3C所示，在凹槽140内形成一气隙150内，且气隙150封闭于第三绝缘层116之内。值得注意的是，本优选实施例所提供的气隙150可形成于任两条导线120之间，且紧邻(immediately adjacent)导线120，或者可说至少有一条导线120的两侧形成有气隙150。导线120与气隙150之间通过形成于基底100上的绝缘材料110实体与电性隔离。在本发明的一实施例中，绝缘材料110可如图3B至图3C所示，由下而上依序包含有第一绝缘层112、第二绝缘层114与第三绝缘层116。然而在本发明的其他实施例中，例如前述的实施例中通过蚀刻制作工艺130移除两条导线120之间的所有第一绝缘层112时，绝缘材料110由下而上可依序包含第二绝缘层114与第三绝缘层116。简单地说，气隙150形成于绝缘材料110之内，且通过绝缘材料110与导线120实体与电性隔离。
请参阅图4A至图4B。其中图4B为图4A中沿B-B’切线所得的剖视图。首先请参阅图4A。如前所述，在本优选实施例中，导线120沿第一方向D1延伸，图案化硬掩模130沿第二方向D2延伸，因此，与导线120交错的图案化硬掩模130与其上的第二绝缘层114，即图4A至4图B中重叠于导线120之上与导线120两侧的部分图案化硬掩模130与第二绝缘层114，可作为一接着标记(landing mark)152。接下来，可依产品需要，辨识出用于建置连线的导线120’，并于该多个导线120’的接着标记152上，形成一穿透图案化硬掩模130与第二绝缘层114的开口(图未示)，使导线120’暴露于开口的底部。随后，在开口内形成一导电层，并通过平坦化制作工艺移除多余的膜层，以形成如图4A至图4B所示的形成于导线120’上的插塞结构160。熟悉该项技术的人士应知，在形成上述导电层之前，可于开口内形成金属内连线所需的其他膜层，例如阻障层(barrier layer)等，然该多个步骤与使用的膜层材料为该技术中具有通常知识者所熟知，且非本发明的技术特征，故于此不详加赘述。如前所述，在本发明的一些实施例中，导线120’可以是主动电路中MOS晶体管的栅极线或其他元件的导线，在该多个实施例中插塞结构160即可以是连接栅极线或其他元件导线的栅极接触插塞或其他插塞结构。而在在本发明的另些实施例中，导线120’可以是IMD层内的金属内连线，在该多个实施例中，插塞结构160即为用以连接第n层金属导线与第n+1层金属导线之间的插塞结构。
请重新参阅图4A至图4B。由此可知，本发明提供一种具有气隙的内连线结构200，其包含有形成于绝缘材料110内的导线120’、形成于导线120’上的接着标记152、以及形成于导线120’上且穿透接着标记152而与导线120’电连接的插塞结构160。如图4B所示，插塞结构160的侧壁接触图案化硬掩模130、第二绝缘层114与第三绝缘层116。此外，绝缘材料110可包含前述的第一绝缘层112、第二绝缘层114与第三绝缘层116，此时导线120通过第一绝缘层112、第二绝缘层114与第三绝缘层116而与气隙150实体与电性隔离。如前所述，在本发明的其他实施例中，绝缘材料110也可仅包含第二绝缘层114与第三绝缘层116，此时导线120仅通过第二绝缘层114与第三绝缘层116而与气隙150实体与电性隔离。更重要的是，此一插塞结构160-接着标记152-导线120’所构成的结构在布局图案中可作为一独立的内连线单元(unit)170，即任一内连线单元170都包含有上述的导线120’、形成于导线120’上的接着标记152、以及形成于接着标记152之上且穿透接着标记152而与导线120’电连接的插塞结构160。因此如图4A所示，本发明提供一种具有气隙的内连线布局结构200’，其包含有多个气隙150，且气隙150沿第一方向D1延伸。本发明还提供至少一内连线单元170，设置于内连线布局结构200’之内，且内连线单元170的接着标记152分隔气隙150。详细地说，内连线单元170的接着标记152可如图4A所示，设置于沿相同直线排列的气隙150之间。换句话说，排列成同一直线的气隙150可通过内连线单元170的接着标记152实体分离。此外，内连线布局结构200’包含多个绝缘材料图案110。值得注意的是，内连线单元170可包含该多个绝缘材料图案110，且设置于导线120’的两侧。不仅如此，内连线单元170的接着标记152如图4B所示覆盖部分绝缘材料图案110。需注意的是，本优选实施例中，内连线单元170的接着标记152与其下方的绝缘材料图案110可实体分离前述沿相同直线排列的气隙150。是以，绝缘材料图案110接触气隙150。
更重要的是，本发明所提供的内连线单元170可依产品与制作工艺需要穿插设置于整个内连线布局结构200之中。举例来说，在本发明的某些实施例中，内连线单元170沿第二方向D2排列设置于内连线布局结构200之中，且可彼此分离，或可如图4A所示彼此接壤。详细地说，由于本优选实施例的导线120沿第一方向D1延伸，因此每一内连线单元170可依需要插设于沿第一方向D1延伸的导线120之间。故在本优选实施例中，导线120可视为设置于内连线单元170的相对二侧，且导线120实体接触内连线单元170内的导线120’；而绝缘材料图案110可设置于导线120的另外相对二侧。更重要的是，内连线单元170的接着标记152与绝缘材料图案110阻隔/分离沿相同直线排列的气隙150。另外需注意的是，本优选实施例与后续实施例中，将导线120与内连线单元170的导线120’分别讨论，但根据上述说明，熟悉该项技术的人士应可轻易得知导线120与内连线单元170的导线120’同时形成且相邻。换句话说，120与120’属于同一条导线，但是120’是特以辨识出来需于其上建置插塞结构并因此定义为内连线单元者。
如前所述，根据本优选实施例所提供的具有气隙的内连线结构200与具有气隙的内连线布局结构200’，需设置插塞结构160以建构电连接的导线120’及其上方的接着标记152与插塞结构160视为一内连线单元170。而在任一内连线单元170内，导线120’的两侧都设置有绝缘材料110。因此在进行后续制作工艺时，导线两侧120’两侧的绝缘材料110可提供较强的机械强度。而气隙150则用以提供电性隔离，并可降低其寄生电容。
接下来请参阅图5A与图5B，图5A与图5B分别为本发明所提供的内连线布局结构与内连线结构的一第二优选实施例的示意图。首先需注意的是，本优选实施例中与第一优选实施例相同的组成元件包含相同的符号说明，且可通过前述的制作方法形成，故该多个细节于此不再加以赘述。此外需注意的是，为清楚表现内连线单元170与其他组成元件的关系，第三绝缘层116并未绘示于图5A至图5B中，然熟悉该项技术的人士应可根据前述实施例轻易得知第三绝缘层116的设置位置。本优选实施例提供一内连线结构200a与内连线布局结构200a’，如前所述，本发明所提供的内连线单元170可依产品与制作工艺需要穿插设置于内连线结构200a与内连线布局结构200a’之中。因此，在本优选实施例中，在内连线结构200a与内连线布局结构200a中设置至少一单一的内连线单元170。然而，熟悉该项技术的人士应知单一的内连线单元170可依实际产品需要大量的设置于内连线结构200a与内连线布局结构200a之内，以建构内连线结构的电连接，故图5A所绘示者仅为略示，而不限于此。如图5A与图5B所示，内连线单元170可独立且与其他内连线单元分离的设置于内连线布局结构200a’与内连线结构200a内。在此优选实施例中，内连线单元170中导线120’的两侧都设置有绝缘材料110。因此在进行后续制作工艺时，导线两侧120’两侧的绝缘材料110可提供较强的机械强度。此外需注意的是，内连线单元170插设于长条状的导线120之内，且内连线单元170的接着标记152与绝缘材料图案110分隔沿同一直线排列的气隙150，然而基本上气隙150仍维持其长条状结构。更重要的是，阻断气隙150的内连线单元170于需要处方插入，故本优选实施例可在提升机械强度的同时仍然通过气隙150降低内连线结构200a的寄生电容与RC延迟效应。
接下来请参阅图6A与图6B，图6A与图6B分别为本发明所提供的内连线布局结构与内连线结构的一第三优选实施例的示意图。首先需注意的是，本优选实施例中与前述优选实施例相同的组成元件包含相同的符号说明，且可通过前述的制作方法形成，故该多个细节于此不再加以赘述。此外需注意的是，为清楚表现内连线单元170与其他组成元件的关系，第三绝缘层116并未绘示于图6A至图6B中，然熟悉该项技术的人士应可根据前述实施例轻易得知第三绝缘层116的设置位置。本优选实施例提供一内连线结构200b与内连线布局结构200b’，如前所述，本发明所提供的内连线单元170可依产品与制作工艺需要穿插设置于内连线结构200b与内连线布局结构200b’之中。因此，在本优选实施例中，在内连线结构200b与内连线布局结构200b’中设置多个内连线单元170，且这些内连线单元170彼此紧邻设置。如图6A与图6B所示，在此优选实施例中，内连线单元170中导线120’的两侧仍设置有绝缘材料110，而导线120则设置于各内连线单元170的至少一侧。根据本优选实施例，在进行后续制作工艺时，导线两侧120’两侧的绝缘材料110可提供较强的机械强度。此外需注意的是，内连线单元170以群组的方式插设于内连线布局结构200b’之内，且这些内连线单元170的接着标记152分隔沿相同直线排列的气隙150。然而，基本上气隙150仍维持其长条状结构。更重要的是，内连线单元170于需要时处方插入，故内连线结构200b的寄生电容与RC延迟效应仍可通过气隙150降低。此外需注意的是，当多个内连线单元170实体接触而插设于内连线布局结构200b’与内连线布局200b之内时，沿第一方向D1排列的内连线单元170中，接触插塞160之间定义有一第一距离d1，而接触插塞160至接着标记152的长边边缘定义有一第二距离d2。在本发明的一些实施例中，第一距离d1可等于第二距离d2。然而，在本发明的另些实施例中，第一距离d1优选小于第二距离d2，是以可增加接触插塞160的制作工艺容忍度。
接下来请参阅图7A与图7B，图7A与图7B分别为本发明所提供的内连线布局结构与内连线结构的一第四优选实施例的示意图。首先需注意的是，本优选实施例中与前述优选实施例相同的组成元件包含相同的符号说明，且可通过前述的制作方法形成，故该多个细节于此不再加以赘述。此外需注意的是，为清楚表现内连线单元170与其他组成元件的关系，第三绝缘层116并未绘示于图7A与图7B中，然而熟悉该项技术的人士应可根据前述实施例轻易得知第三绝缘层116的设置位置。本优选实施例提供一内连线结构200c与内连线布局结构200c’，如前所述，本发明所提供的内连线单元170可依产品与制作工艺需要穿插设置于整个内连线结构200c与内连线布局结构200c’之中。因此，在本优选实施例中，在内连线结构200c与内连线布局结构200c’中设置多个内连线单元170，且这些内连线单元170分离设置。如图7A与图7B所示，在此优选实施例中，导线120’的两侧仍设置有绝缘材料110。因此在进行后续制作工艺时，导线两侧120’两侧的绝缘材料110可提供较强的机械强度。此外需注意的是，本优选实施例中，内连线单元170的接着标记152可沿第二方向D2延伸，且与其他无需设置接触插塞160的导线120交错(换句话说接着标记的长边可垂直第一方向D1)。由前述的制作方法可知，接着标记152可包含第二绝缘层114，而接着标记152下方则设置有图案化硬掩模130与第一绝缘层112，故接着标记152(包含第二绝缘层114)与其下方的图案化硬掩模130以及第一绝缘层112可增加这些导线120附近的机械强度。此外，内连线布局结构200c’与内连线结构200c仍然可通过气隙150提供电性隔离，故可降低其寄生电容。
接下来请参阅图8A至图8C，图8A至图8C分别为本发明所提供的内连线布局结构与内连线结构的一第五优选实施例的示意图。首先需注意的是，本优选实施例中与前述优选实施例相同的组成元件包含相同的符号说明，且可通过前述的制作方法形成，故该多个细节于此不再加以赘述。此外需注意的是，为清楚表现内连线单元170与其他组成元件的关系，第三绝缘层116并未绘示于图8C中，然而熟悉该项技术的人士应可根据前述实施例轻易得知第三绝缘层116的设置位置。本优选实施例提供一内连线布局结构200d’。在本优选实施例中，在需设置接触插塞160之处的导线120’的导线宽度W’可大于与其接壤的导线120的导线宽度W，如图8A所示。此外，在本优选实施例中，接着标记152可依是否与导线120’重叠而定义为第一部分152A或第二部分152B：与导线120’重叠者定义为第一部分152A，未与导线120’重叠者则定义为第二部分。更重要的是，本优选实施例中，第一部分152A的标记宽度WL’也可大于第二部分152B的标记宽度WL。以确保具有较大导线宽度W’的导线120’获得足够的保护，如图8B所示。
请参阅图8C。如前所述，本发明所提供的内连线单元170可依产品与制作工艺需要穿插设置于整个内连线结构200d与内连线布局结构200d’之中。因此，在本优选实施例中，在内连线结构200d与内连线布局结构200d’中设置多个内连线单元170，且这些内连线单元170可彼此紧邻设置，或可如图8C所示，彼此分离设置。值得注意的是，由于内连线单元170的接着标记152以及绝缘材料110的存在可分隔沿相同直线排列的气隙150，而本优选实施例中导线120’的导线宽度W’大于其他导线120的导线宽度W，以及接着标记152的第一部分152a的标记宽度WL’大于接着标记152的第二部分152b的标记宽度WL，故与内连线单元170邻近的气隙150’的尺寸a小于未与内连线单元170邻近的气隙150的尺寸A。在本优选实施例中，可通过较大的导线宽度W’更提升内连线制作工艺的容忍度，此外导线两侧120’两侧的绝缘材料110可提供较强的机械强度。此外需注意的是，虽然内连线单元170的接着标记152与绝缘材料图案110是插设于沿相同直线排列的气隙150之内，并分隔这些沿相同直线排列的气隙150，因此如图8C所示缩减了气隙150’的尺寸a，然而基本上气隙150仍维持其长条状结构。更重要的是，阻断气隙150的内连线单元170于需要处方插入，故内连线结构200d的寄生电容与RC延迟效应仍可通过气隙150/150’降低。
综上所述，根据本发明所提供的具有气隙的内连线结构、具有气隙的内连线布局结构及其制作方法，提供一由导线-接着标记(绝缘材料)-插塞结构形成的内连线单元，该内连线单元可依产品或制作工艺需要设置于内连线布局结构以及内连线结构内，且内连线单元的接着标记(绝缘材料)设置于沿相同直线排列的气隙之间。换句话说，根据本发明所提供的制作方法而获得的具有气隙的内连线结构以及具有气隙的内连线布局结构，在气隙中插入具有结构强度的接着标记(绝缘材料)，用以提升内连线结构的整体机械强度，故可提供内连线结构的可靠度。此外，现有技术的布局结构中，通常会特意将插塞结构的设置位置远离气隙，以避免制作工艺中因内连线结构的气隙机械强度不够而导致可靠度下降的问题，但此举导致后续绕线设计的复杂化。而本发明所提供的内连线单元可依需要直接插设在内连线布局结构中，且紧邻气隙，故本发明更具有简化内连线结构绕线设计的优点。此外需注意的是，本发明所提供的内连线单元也可为一虚设内连线单元，也就是说，本发明所提供的内连线单元可实体与电性上与各导线分离，其可不参与电连接的建构，仅为了增加具有气隙的内连线结构的机械强度而设置。简单地说，本发明提供一可模块化设计的内连线单元，其可在提升整体结构强度的同时仍然通过气隙降低内连线结构的RC延迟效应。此外，内连线单元可依需要插设于内连线结构/内连线布局结构中，更可依需要作为一虚设内连线单元，故更具有提升制作工艺与产品弹性的优点。
以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。

Claims (20)

1.一种具有气隙的内连线结构的制作方法，包含有：
提供一基底，该基底上形成有一第一绝缘层，且该第一绝缘层内形成有多个导线(conductive line)；
在该第一绝缘层与该多个导线上形成一图案化硬掩模，且该图案化硬掩模暴露出部分该第一绝缘层与部分该多个导线；
移除暴露的部分该第一绝缘层，以于该第一绝缘层内形成多个凹槽；
在该多个凹槽内形成一第二绝缘层与一第三绝缘层，以封闭(seal)该多个凹槽并于该多个凹槽内分别形成多个气隙(air gap)，且该多个导线中至少一该导线的两侧分别形成有一该气隙；以及
在该至少一导线上形成一插塞结构。
2.如权利要求1所述的制作方法，其中该多个导线沿一第一方向延伸，该图案化硬掩模沿一第二方向延伸，且该第一方向与该第二方向互相垂直。
3.如权利要求1所述的制作方法，其中于该多个凹槽内形成该第二绝缘层与该第三绝缘层的步骤还包含：
在该基底上全面性(blanketly)地形成该第二绝缘层，且该第二绝缘层覆盖该多个凹槽的表面与该多个导线的顶部表面；以及
在该第二绝缘层上形成该第三绝缘层，且该多个气隙封闭于该第三绝缘层内。
4.如权利要求3所述的制作方法，其中于该至少一导线上形成该插塞结构的步骤还包含有：
在该多个导线上形成至少一穿透该图案化硬掩模与该第二绝缘层的开口；以及
在该开口内形成一导电层，以形成该插塞结构。
5.一种具有气隙的内连线结构，包含有：
基底，该基底上设置有一绝缘材料；
导线，设置于该绝缘材料内；
至少一气隙，设置于该绝缘材料内，且紧邻(immediately adjacent)该导线；
接着标记(landing mark)，设置于该导线上；以及
插塞结构，设置于该导线上，且该插塞结构电连接该导线。
6.如权利要求5所述的具有气隙的内连线结构，其中该绝缘材料由下而上依序包含第一绝缘层、第二绝缘层与第三绝缘层，且该第二绝缘层的一蚀刻率不同于该第一绝缘层与该第三绝缘层的蚀刻率。
7.如权利要求6所述的具有气隙的内连线结构，其中该导线通过至少该第二绝缘层与该第三绝缘层而与该气隙实体与电性隔离。
8.如权利要求7所述的具有气隙的内连线结构，其中该导线通过该第一绝缘层、该第二绝缘层与该第三绝缘层而与该气隙实体与电性隔离。
9.如权利要求6所述的具有气隙的内连线结构，其中该接着标记包含该第二绝缘层与一图案化硬掩模。
10.如权利要求9所述的具有气隙的内连线结构，其中该插塞结构的侧壁接触该图案化硬掩模与该第二绝缘层。
11.一种具有气隙的内连线布局结构，包含有：
多个气隙，沿一方向延伸；以及
至少一第一内连线单元，设置于该多个气隙之间，该第一内连线单元包含有：
第一导线；
第一接着标记，设置于该第一导线上；以及
第一插塞结构，设置于该第一接着标记上，且该第一插塞结构穿透该第一接着标记而电连接至该第一导线，
其中该第一接着标记实体分离沿一直线排列的该多个气隙。
12.如权利要求11所述的具有气隙的内连线布局结构，其中该接着标记的一长边垂直于该方向。
13.如权利要求11所述的具有气隙的内连线布局结构，还包含多个第二导线，设置于该第一内连线单元的至少一侧，该多个第二导线沿该方向延伸，且该多个第二导线实体接触该第一导线。
14.如权利要求13所述的具有气隙的内连线布局结构，其中该第一导线的一宽度大于该多个第二导线的一宽度。
15.如权利要求13所述的具有气隙的内连线布局结构，其中该第一内连线单元还包含多个绝缘材料图案，设置于该第一导线的两侧，且该第一内连线单元的该接着标记覆盖部分该绝缘材料图案。
16.如权利要求13所述的具有气隙的内连线布局结构，其中该多个绝缘材料图案接触该多个气隙。
17.如权利要求11所述的具有气隙的内连线布局结构，还包含至少一第二内连线单元，且该第二内连线单元包含第二导线、第二接着标记以及第二插塞结构。
18.如权利要求17所述的具有气隙的内连线布局结构，其中该第一内连线单元与该第二内连线单元彼此分离。
19.如权利要求17所述的具有气隙的内连线布局结构，其中该第一内连线单元与该第二内连线单元实体接触。
20.如权利要求19所述的具有气隙的内连线布局结构，其中该第一内连线单元与该第二内连线单元中，该第一插塞结构与该第二插塞结构之间的距离小于该第一插塞结构与该第一接着标记的一边缘的距离，以及小于该第二插塞结构与该第二接着标记的一边缘的距离。
CN201610004548.2A 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法 Active CN106941091B (zh)

Priority Applications (5)

Application Number Priority Date Filing Date Title
CN201610004548.2A CN106941091B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法
CN202110178192.5A CN112838070B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法
US15/007,212 US10276429B2 (en) 2016-01-05 2016-01-27 Interconnect structure, interconnect layout structure, and manufacturing method thereof
US16/109,679 US10658232B2 (en) 2016-01-05 2018-08-22 Interconnect structure
US16/354,157 US10847412B2 (en) 2016-01-05 2019-03-14 Interconnect structure, interconnect layout structure, and manufacturing method thereof

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610004548.2A CN106941091B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法

Related Child Applications (1)

Application Number Title Priority Date Filing Date
CN202110178192.5A Division CN112838070B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法

Publications (2)

Publication Number Publication Date
CN106941091A true CN106941091A (zh) 2017-07-11
CN106941091B CN106941091B (zh) 2021-03-05

Family

ID=59226566

Family Applications (2)

Application Number Title Priority Date Filing Date
CN202110178192.5A Active CN112838070B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法
CN201610004548.2A Active CN106941091B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN202110178192.5A Active CN112838070B (zh) 2016-01-05 2016-01-05 内连线结构、内连线布局结构及其制作方法

Country Status (2)

Country Link
US (3) US10276429B2 (zh)
CN (2) CN112838070B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545735A (zh) * 2017-09-22 2019-03-29 联华电子股份有限公司 金属内连线结构及其制作方法
CN110970391A (zh) * 2018-09-28 2020-04-07 三星电子株式会社 半导体器件

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9837355B2 (en) * 2016-03-22 2017-12-05 International Business Machines Corporation Method for maximizing air gap in back end of the line interconnect through via landing modification
US10840186B2 (en) * 2017-06-10 2020-11-17 Applied Materials, Inc. Methods of forming self-aligned vias and air gaps
US11901220B2 (en) * 2019-12-20 2024-02-13 Taiwan Semiconductor Manufacturing Co., Ltd. Bilayer seal material for air gaps in semiconductor devices
CN117393536A (zh) * 2020-04-27 2024-01-12 联华电子股份有限公司 半导体元件及其制造方法
US12112981B2 (en) * 2020-04-27 2024-10-08 United Microelectronics Corp. Semiconductor device and method for fabricating semiconductor device

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030205782A1 (en) * 1999-09-02 2003-11-06 Ireland Philip J. Passivation integrity improvements
US20040121577A1 (en) * 2002-12-20 2004-06-24 Yu Kathleen C. Method for providing a dummy feature and structure thereof
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
US20070002602A1 (en) * 2005-07-01 2007-01-04 Spansion Llc Power interconnect structure for balanced bitline capacitance in a memory array
CN101399222A (zh) * 2007-09-24 2009-04-01 台湾积体电路制造股份有限公司 具有空气间隙的半导体元件的制造方法
US20100130001A1 (en) * 2008-10-28 2010-05-27 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US20120187566A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Air-dielectric for subtractive etch line and via metallization
CN104126220A (zh) * 2011-12-20 2014-10-29 英特尔公司 保形低温密闭性电介质扩散屏障
US20150037980A1 (en) * 2013-08-01 2015-02-05 Sangho Rha Semiconductor devices including a capping layer and methods of forming semiconductor devices including a capping layer
US20150137378A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device having Voids and Method of Forming Same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6211561B1 (en) * 1998-11-16 2001-04-03 Conexant Systems, Inc. Interconnect structure and method employing air gaps between metal lines and between metal layers
US6888247B2 (en) 1999-09-03 2005-05-03 United Microelectronics Corp. Interconnect structure with an enlarged air gaps disposed between conductive structures or surrounding a conductive structure within the same
US7238604B2 (en) 2003-04-24 2007-07-03 Intel Corporation Forming thin hard mask over air gap or porous dielectric
KR100833201B1 (ko) * 2007-06-15 2008-05-28 삼성전자주식회사 콘택 플러그 및 배선 라인 일체형 구조의 미세 패턴을가지는 반도체 소자 및 그 제조 방법
US7879683B2 (en) * 2007-10-09 2011-02-01 Applied Materials, Inc. Methods and apparatus of creating airgap in dielectric layers for the reduction of RC delay
US7868455B2 (en) 2007-11-01 2011-01-11 Taiwan Semiconductor Manufacturing Company, Ltd. Solving via-misalignment issues in interconnect structures having air-gaps
TWI361504B (en) * 2008-01-30 2012-04-01 Ind Tech Res Inst Hollow stylus-shaped structure, methods for fabricating the same, and phase-change memory devices, magnetic random access memory devices, resistive random access memory devices, field emission display, multi-electrobeams direct writing lithography appara
US8288268B2 (en) * 2010-04-29 2012-10-16 International Business Machines Corporation Microelectronic structure including air gap
EP2597677B1 (en) * 2011-11-23 2014-08-06 ams AG Semiconductor device with through-substrate via covered by a solder ball and related method of production
KR101926610B1 (ko) * 2012-09-06 2018-12-07 삼성전자 주식회사 반도체 소자 및 그 제조 방법
KR102119829B1 (ko) * 2013-09-27 2020-06-05 에스케이하이닉스 주식회사 반도체 장치 및 그 제조 방법

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030205782A1 (en) * 1999-09-02 2003-11-06 Ireland Philip J. Passivation integrity improvements
US6984577B1 (en) * 2000-09-20 2006-01-10 Newport Fab, Llc Damascene interconnect structure and fabrication method having air gaps between metal lines and metal layers
US20040121577A1 (en) * 2002-12-20 2004-06-24 Yu Kathleen C. Method for providing a dummy feature and structure thereof
US20070002602A1 (en) * 2005-07-01 2007-01-04 Spansion Llc Power interconnect structure for balanced bitline capacitance in a memory array
CN101399222A (zh) * 2007-09-24 2009-04-01 台湾积体电路制造股份有限公司 具有空气间隙的半导体元件的制造方法
US20100130001A1 (en) * 2008-10-28 2010-05-27 Hitachi, Ltd. Semiconductor device and manufacturing method thereof
US20120187566A1 (en) * 2011-01-25 2012-07-26 International Business Machines Corporation Air-dielectric for subtractive etch line and via metallization
CN104126220A (zh) * 2011-12-20 2014-10-29 英特尔公司 保形低温密闭性电介质扩散屏障
US20150037980A1 (en) * 2013-08-01 2015-02-05 Sangho Rha Semiconductor devices including a capping layer and methods of forming semiconductor devices including a capping layer
US20150137378A1 (en) * 2013-11-15 2015-05-21 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Device having Voids and Method of Forming Same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109545735A (zh) * 2017-09-22 2019-03-29 联华电子股份有限公司 金属内连线结构及其制作方法
CN110970391A (zh) * 2018-09-28 2020-04-07 三星电子株式会社 半导体器件
CN110970391B (zh) * 2018-09-28 2023-12-26 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
CN106941091B (zh) 2021-03-05
CN112838070A (zh) 2021-05-25
US10847412B2 (en) 2020-11-24
US20190214292A1 (en) 2019-07-11
US10658232B2 (en) 2020-05-19
US10276429B2 (en) 2019-04-30
US20180366364A1 (en) 2018-12-20
CN112838070B (zh) 2023-09-26
US20170194191A1 (en) 2017-07-06

Similar Documents

Publication Publication Date Title
CN106941091A (zh) 内连线结构、内连线布局结构及其制作方法
CN110010609A (zh) 包含梯级结构的半导体装置和相关方法
TWI681506B (zh) 場效電晶體元件及其製造方法
TWI671810B (zh) 半導體裝置的形成方法與半導體裝置
TW201913938A (zh) 積體電路及其製造方法
CN102569248B (zh) 具有掩埋栅的半导体器件及其制造方法
KR20130086272A (ko) Ｆｉｎｆｅｔ들 및 이를 형성하기 위한 방법들
JP2013168662A (ja) 半導体集積回路基板の絶縁構造およびその製作方法
CN108573969A (zh) 集成电路器件
CN107958888A (zh) 存储器元件及其制造方法
TWI570841B (zh) 記憶體元件之接觸窗結構及其製造方法
US20050087838A1 (en) Method of forming metal-insulator-metal (MIM) capacitors at copper process
CN107706233A (zh) 半导体元件及其制作方法
JP2007311818A (ja) 半導体装置
US10068900B1 (en) Semiconductor device with dummy pattern in high-voltage region and method of forming the same
US9852950B2 (en) Superimposed transistors with auto-aligned active zone of the upper transistor
TW202044343A (zh) 半導體元件及其製造方法
CN105789208B (zh) 存储元件及其制造方法
CN111463169B (zh) 半导体装置的制造方法
KR100685531B1 (ko) 반도체 메모리 소자의 금속 배선 형성 방법
JP2009239302A (ja) 半導体装置
KR101173478B1 (ko) 반도체 소자 제조방법
US8692379B2 (en) Integrated circuit connector access region
JP2006191129A (ja) 半導体装置およびその製造方法
TW202347714A (zh) 積體電路裝置

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant