CN115768120A - 半导体装置 - Google Patents

Abstract

本实施方式的半导体装置具备半导体芯片。半导体芯片具有第1面、与第1面为相反侧的第2面、及第1面与第2面之间的侧面。半导体芯片还具有半导体元件、积层体、及构造体。半导体元件从第1面的法线方向上看设置在半导体芯片的中心部。积层体从法线方向上看设置在半导体芯片的外周端部，具有在法线方向上交替积层的多个第1层及多个第2层。构造体从法线方向上看设置在半导体元件与侧面之间的至少一部分，从比积层体高的位置延伸至比积层体低的位置。

Description

半导体装置

[相关申请的引用]

本申请基于2021年09月02日提出申请的现有日本专利申请第2021-143514号的优先权利益，且追求其利益，该申请的全部内容以引用的形式包含在本文中。

技术领域

本发明的实施方式涉及一种半导体装置。

背景技术

在半导体装置的制程中，存在将形成有半导体元件的晶圆通过切晶而单片化成半导体芯片的情况。但，切晶时可能会产生裂痕或碎屑等切晶不良。切晶不良可能会对半导体元件产生不良影响，还可能会造成良率降低。

发明内容

一实施方式提供一种能够更合适地进行单片化的半导体装置。

本实施方式的半导体装置具备半导体芯片。半导体芯片具有第1面、与第1面为相反侧的第2面、及第1面与第2面之间的侧面。半导体芯片还具有半导体元件、积层体、及构造体。半导体元件从第1面的法线方向上看设置在半导体芯片的中心部。积层体从法线方向上看设置在半导体芯片的外周端部，且具有在法线方向上交替积层的多个第1层及多个第2层。构造体从法线方向上看设置在半导体元件与侧面之间的至少一部分，从比积层体高的位置延伸至比积层体低的位置。

根据所述构成，可提供能够更合适地进行单片化的半导体装置。

附图说明

图1是表示第1实施方式的半导体晶圆的一部分构成的一例的俯视图。

图2是例示第1实施方式的半导体装置的立体图。

图3是表示积层体的俯视图。

图4是表示三维构造的存储单元的一例的剖视图。

图5是表示三维构造的存储单元的一例的剖视图。

图6是表示第1实施方式的半导体装置的一例的俯视图。

图7是表示芯片区域及切晶区域的构成的一例的剖视图。

图8是表示第1实施方式的半导体晶圆的一部分构成的一例的俯视图。

图9是表示第1实施方式的半导体晶圆的一部分构成的一例的俯视图。

图10是表示第1实施方式的半导体晶圆的一部分构成的一例的剖视图。

图11是表示第1实施方式的第1变化例的半导体晶圆的一部分构成的一例的俯视图。

图12是表示第1实施方式的第2变化例的半导体晶圆的一部分构成的一例的俯视图。

图13是表示第2实施方式的半导体晶圆的一部分构成的一例的剖视图。

图14是表示第2实施方式的第1变化例的半导体晶圆的一部分构成的一例的剖视图。

图15是表示第3实施方式的半导体晶圆的一部分构成的一例的俯视图。

图16是表示第3实施方式的半导体晶圆的一部分构成的一例的剖视图。

图17是表示第3实施方式的第1变化例的半导体晶圆的一部分构成的一例的剖视图。

图18是表示第4实施方式的半导体晶圆的一部分构成的一例的俯视图。

图19是表示第4实施方式的半导体晶圆的一部分构成的一例的剖视图。

图20是表示第5实施方式的半导体芯片的一部分构成的一例的剖视图。

具体实施方式

现将根据附图来说明实施例。本发明不受实施例的限制。在实施例中,“一上方向”或“一下方向”是指相对方向，当一方向垂直于半导体衬底的被提供有半导体元件的表面，则被认定为“上方向”。因此，“上方向”或“下方向”这样的用语有时不同于基于重力加速度方向的上方向或下方向。在本说明书及附图中，对与在已出现附图中所描述的要素相同的要素标注例如参考符号，并酌情省略其详细说明。

以下的实施方式中，作为半导体装置，例如对具有三维构造的存储单元阵列的半导体存储装置进行说明。但是，实施方式的半导体装置并不限定于此。

(第1实施方式)

图1是表示第1实施方式的半导体晶圆10的一部分构成的一例的俯视图。半导体晶圆10是具有形成半导体元件的正面及位于该正面相反侧的背面的衬底。图1表示半导体晶圆10的正面的俯视图。

半导体晶圆10在其正面上具备多个芯片区域Rc及多个切晶区域Rd。芯片区域Rc是在之后的切晶工序中被分别作为半导体芯片单片化的半导体芯片的区域。在芯片区域Rc设有芯片图案。在本实施方式中，芯片图案例如包含存储单元阵列MCA。控制存储单元阵列MCA的控制电路设置在存储单元阵列MCA之下，在图1中并未示出。

切晶区域Rd设置在相互邻接的多个芯片区域Rc间，在之后的切晶工序中被切割(去除)以使芯片区域Rc单片化。在切晶区域Rd设有测试图案TEG。

图2是例示第1实施方式的半导体装置100a的立体图。图3是表示积层体2的俯视图。本说明书中，将积层体2的积层方向设为Z轴方向。将与Z轴方向正交的1个方向设为Y轴方向。将与Z及Y轴方向分别正交的方向设为X轴方向。图4及图5分别是表示三维构造的存储单元的一例的剖视图。图6是表示第1实施方式的半导体装置100a的一例的俯视图。如图2～图6所示，第1实施方式的半导体装置100a是具有三维构造的存储单元阵列的非易失性存储器。半导体装置100a为设置在芯片区域Rc中的构造，但也可以设置在测试图案TEG中而作为测试构造来理解。

半导体装置100a包含基体部1、积层体2、板状部3、多个柱状部CL及多个柱状部CLHR。

基体部1包含半导体晶圆(衬底)10、绝缘膜11、导电膜12及半导体部13。绝缘膜11设置在半导体晶圆10上。导电膜12设置在绝缘膜11上。半导体部13设置在导电膜12上。半导体晶圆10例如为硅晶圆。半导体晶圆10的导电型例如为p型。在半导体晶圆10的正面区域，例如设有元件分离区域10i。元件分离区域10i例如为包含氧化硅膜的绝缘区域，在半导体晶圆10的正面区域中规定出工作区AA。在工作区AA设有晶体管Tr的源极及漏极区域。晶体管Tr构成作为非易失性存储器的控制电路的CMOS(Complementary Metal OxideSemiconductor，互补性氧化金属半导体)电路。绝缘膜11例如包含氧化硅膜，将晶体管Tr绝缘。在绝缘膜11内设有配线11a。配线11a与晶体管Tr电连接。导电膜12包含导电性金属，例如钨(W)。半导体部13例如包含n型硅。半导体部13的一部分可以包含未掺杂的硅。

积层体2相对于半导体部13位于Z轴方向上方。积层体2是将多个导电层21与多个绝缘层22在Z轴方向上交替积层而构成。导电层21包含导电性金属，例如钨。绝缘层22例如包含硅氧化物。绝缘层22将导电层21彼此绝缘。导电层21及绝缘层22各自的积层数是任意的。绝缘层22可为例如间隙(gap)。在积层体2与半导体部13之间设有例如绝缘膜2g。绝缘膜2g例如包含氧化硅膜。绝缘膜2g也可以包含相对介电常数比硅氧化物高的高介电体。高介电体可为例如铪氧化膜等氧化物。

导电层21包含至少1个源极侧选择栅极SGS、多个字线WL及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2的靠近基体部1的侧的区域，上部区域是指积层体2的远离基体部1的侧的区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。

多个绝缘层22之中，将源极侧选择栅极SGS与字线WL绝缘的绝缘层22的Z轴方向厚度可以设为例如比将字线WL与字线WL绝缘的绝缘层22的Z轴方向厚度厚。进而，可以在离基体部1最远的最上层绝缘层22之上设置覆盖绝缘膜。覆盖绝缘膜例如包含硅氧化物。

半导体装置100a具有串联连接于源极侧选择晶体管STS与漏极侧选择晶体管STD之间的多个存储单元MC。源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接而成的构造被称为“存储器串”或“NAND串”。存储器串例如经由接点Cb连接于位线BL。位线BL设置在积层体2的上方，在Y轴方向上延伸。

在积层体2内，如图3所示设有多个较深的狭缝ST及多个较浅的狭缝SHE。狭缝ST在平面布局中沿X轴方向延伸。另外，狭缝ST在Z方向(积层方向)的截面中从积层体2的上端贯通积层体2直到基体部1，而设置在积层体2内。图3的板状部3设置在狭缝ST内。板状部3使用例如氧化硅膜等绝缘膜。板状部3由与半导体部13电连接的导电物(例如钨、铜)等导电性金属构成，且利用绝缘膜而与积层体2电绝缘。狭缝SHE在平面布局中，与狭缝ST大致平行地在X轴方向上延伸。另外，狭缝SHE在Z方向的截面中从积层体2的上端设置到积层体2的中途。狭缝SHE内设有例如绝缘物4。绝缘物4使用例如氧化硅膜等绝缘膜。

如图3所示，积层体2包含阶梯部分2s及存储单元阵列MCA。阶梯部分2s设置在积层体2的缘部。存储单元阵列MCA被阶梯部分2s夹着或包围。狭缝ST从积层体2一端的阶梯部分2s经过存储单元阵列MCA设置到积层体2另一端的阶梯部分2s。狭缝SHE至少设置在存储单元阵列MCA。

由2个狭缝ST(板状部3)夹着的积层体2的部分被称为区块BLOCK。区块例如构成数据抹除的最小单位。狭缝SHE(绝缘物4)设置在区块内。狭缝ST与狭缝SHE之间的积层体2被称为指形件。漏极侧选择栅极SGD按指形件分隔。因此，在数据写入及读出时，能够利用漏极侧选择栅极SGD使区块内的1个指形件成为选择状态。

如图6所示，存储单元阵列MCA包含单元区域(Cell)及分接头区域(Tap)。阶梯部分2s包含阶梯区域(Staircase)。分接头区域例如设置在单元区域与阶梯区域之间。图6中虽未图示，但分接头区域也可以设置在单元区域彼此之间。阶梯区域是供设置多个配线37a的区域。分接头区域是供设置配线37b及37c的区域。配线37a～37c分别例如在Z轴方向上延伸。配线37a分别例如与导电层21电连接。配线37b例如与配线11a电连接，以达到向晶体管Tr供给电源等目的。配线37c例如与导电膜12电连接。配线37a～37c使用例如铜、钨等低电阻金属。

在配线37a～37c的周围分别设有绝缘膜36a～36c。绝缘膜36a～36c设置在配线37a～37c与积层体2之间，且将两者之间电绝缘。由此，配线37a～37c能够保持着与积层体2绝缘的状态而将位于积层体2上方的配线等电连接到位于积层体2下方的配线等。绝缘膜36a～36c使用例如氧化硅膜等绝缘膜。此外，绝缘膜36b及配线37b构成设置在分接头区域的接点C4。

多个柱状部CL分别设置在积层体2内所设的存储器孔MH内。存储器孔MH沿着积层体2的积层方向(Z轴方向)从积层体2的上端贯通积层体2而延伸到积层体2内及半导体部13内。如图4及图5所示，多个柱状部CL分别包含半导体主体210、存储器膜220及核心层230。半导体主体210与半导体部13电连接。存储器膜220在半导体主体210与导电层21之间具有电荷捕获部。从各指形件分别选择各1个的多个柱状部CL经由接点Cb共通连接于1条位线BL。柱状部CL分别设置在例如图6的单元区域(Cell)。

如图4及图5所示，X-Y平面中的存储器孔MH的形状例如为圆或椭圆。在导电层21与绝缘层22之间，可以设置构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为硅氧化物膜或金属氧化物膜。金属氧化物的一例为铝氧化物。在导电层21与绝缘层22之间以及导电层21与存储器膜220之间，可以设置障壁膜21b。例如当导电层21为钨时，障壁膜21b可选择例如氮化钛与钛的积层构造膜。阻挡绝缘膜21a抑制电荷从导电层21向存储器膜220侧的反向穿隧。障壁膜21b会提升导电层21与阻挡绝缘膜21a的密接性。

半导体主体210的形状例如为筒状。半导体主体210例如包含硅。硅例如为使非晶硅结晶化而成的多晶硅。半导体主体210例如为未掺杂硅。另外，半导体主体210可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的通道。

存储器膜220设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的导电层21之间具有存储区域，且在Z轴方向上积层。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223分别在Z轴方向上延伸。

覆盖绝缘膜221设置在导电层21及绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221使用例如硅氧化物。在将牺牲膜(未图示)替换成导电层21时，覆盖绝缘膜221保护电荷捕获膜222不被蚀刻。覆盖绝缘膜221也可以在替换工序中从导电层21与存储器膜220之间被去除。在此情况下，如图4及图5所示，导电层21与电荷捕获膜222之间例如设有阻挡绝缘膜21a。另外，在形成导电层21时不利用替换工序的情况下，也可以不设置覆盖绝缘膜221。

电荷捕获膜222设置在覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，具有将电荷捕获至膜中的捕获部位。电荷捕获膜222中夹在成为字线WL的导电层21与半导体主体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中电荷的有无或者电荷捕获部中捕获到的电荷量而变化。由此，存储单元MC能够保存信息。

隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223使用例如硅氧化物、或者硅氧化物与硅氮化物。隧道绝缘膜223是半导体主体210与电荷捕获膜222之间的电位障壁。例如，在从半导体主体210向电荷捕获部注入电子时(写入动作)，以及在从半导体主体210向电荷捕获部注入电洞时(抹除动作)，电子及电洞分别通过(穿隧)隧道绝缘膜223的电位障壁。

核心层230埋入筒状的半导体主体210的内部空间。核心层230的形状例如为柱状。核心层230使用例如氧化硅膜等绝缘膜。

多个柱状部CLHR分别设置在积层体2内所设的孔HR内。孔HR沿着Z轴方向从积层体2的上端贯通积层体2而设置到积层体2内及半导体部13内。柱状部CLHR使用例如氧化硅膜等绝缘物。另外，柱状部CLHR分别可为与柱状部CL相同的构造。柱状部CLHR分别设置在例如阶梯区域(Staircase)及分接头区域(Tap)。柱状部CLHR在将牺牲膜23替换成导电层21时(替换工序)，作为用来保持形成于阶梯区域及分接头区域的空隙的支撑部件发挥功能。

如图2所示，半导体装置100a还包含半导体部14。半导体部14位于积层体2与半导体部13之间。半导体部14设置在绝缘层22中离半导体部13最近的绝缘层22与绝缘膜2g之间。半导体部14的导电型例如为n型。半导体部14例如作为源极侧选择栅极SGS发挥功能。

图7是表示芯片区域Rc及切晶区域Rd的构成的一例的剖视图。为方便起见，图7的芯片区域Rc中，并排显示出存储单元阵列MCA中包含的柱状部CL、狭缝ST及接点C4。图7的切晶区域Rd中，并排显示出测试图案TEG中包含的狭缝ST_teg及接点C4_teg。

在芯片区域Rc中，在基体部1设有CMOS电路中包含的晶体管Tr。在晶体管Tr上，设有包含配线11a的多层配线构造。在配线11a之上，设有导电膜12及半导体部13。

如上所述，在基体部1的上方设有积层体2。在芯片区域Rc的积层体2，所述柱状部CL在导电层21及绝缘层22的积层方向(Z方向)上从积层体2的上方延伸到半导体部13。同一指形件内的多个柱状部CL的半导体主体210(图4)分别经由接点Cb电连接于互不相同的位线BL。由此，在已选择1个字线WL时，由漏极侧选择栅极SGD选择的指形件内的数据经由各位线BL读出。或者，对所选择的指形件内的存储单元MC经由各位线BL写入数据。

狭缝ST从积层体2的上端贯通积层体2直到基体部1，而设置在积层体2内。

接点C4在积层体2内沿积层体2的积层方向延伸，从积层体2的上方贯通积层体2、半导体部13及导电膜12直到基体部1的配线11a。接点C4将位于积层体2上方的电源配线电连接于配线11a，且经由配线11a电连接于包含晶体管Tr的CMOS电路。例如，接点C4可以是为了对CMOS电路进行电源供给而设置的电源接点。如上所述，接点C4由配线37b及绝缘膜36b构成。绝缘膜36b在积层体2内设置在导电层21与配线37b之间，被覆配线37b的周围。通过将绝缘膜36b被覆在配线37b的周围，能够保持着配线37b与积层体2绝缘的状态，将位于积层体2上方的配线等电连接于位于积层体2下方的配线11a等。

在切晶区域Rd中的基体部1_teg，设有测试图案TEG中包含的晶体管Tr_teg。晶体管Tr_teg构成测试图案TEG的CMOS电路的一部分。在晶体管Tr_teg上，设有包含配线11a_teg的多层配线构造。在配线11a_teg之上，设有导电膜12及半导体部13。

在基体部1_teg的上方，设有积层体2_teg。积层体2_teg具有与积层体2同一构成。也就是说，积层体2_teg设置在晶体管Tr_teg的上方，将多个绝缘层22与多个导电层21交替积层而构成。在积层体2_teg，设有狭缝ST_teg及接点C4_teg。

狭缝ST_teg具有与狭缝ST同一构成。也就是说，狭缝ST_teg在切晶区域Rd中从积层体2_teg的上端贯通积层体2_teg直到基体部1_teg，而设置在积层体2_teg内。狭缝ST_teg内例如埋入有氧化硅膜等绝缘膜。

接点C4_teg在切晶区域Rd中沿积层体2_teg的积层方向延伸，且从积层体2_teg的上方贯通积层体2_teg、半导体部13及导电膜12直到基体部1_teg的配线11a_teg。设置接点C4_teg例如是为了将位于积层体2_teg上方的电源配线电连接于配线11a_teg，而对包含晶体管Tr_teg的CMOS电路进行电源供给。接点C4_teg具有与接点C4同一构成。也就是说，接点C4_teg由配线37b及被覆配线37b周围的绝缘膜36b构成。由此，接点C4_teg能够保持着配线37b与积层体2_teg绝缘的状态，将位于积层体2_teg上方的配线电连接于位于积层体2_teg下方的配线11a_teg。

根据本实施方式，如图7所示，在切晶区域Rd的测试图案TEG也设有积层体2_teg。积层体2_teg具有与芯片区域Rc的积层体2同一构成，且设置在与接点C4同一构成的接点C4_teg的周围。由此，测试图案TEG的晶体管Tr_teg能够在与芯片区域Rc的晶体管Tr大致相同的环境下进行试验。因此，能够通过对晶体管Tr_teg进行测定，而侦测位于积层体2(存储单元阵列MCA)下方的晶体管Tr的特性。结果，能够侦测积层体2对晶体管Tr产生的影响。

接下来，对存储单元阵列MCA及测试图案TEG的边界附近的构成详情进行说明。

图8是表示第1实施方式的半导体晶圆10的一部分构成的一例的俯视图。图8表示单片化为半导体芯片CH之前的半导体晶圆10。第1实施方式的半导体装置100例如具备单片化后的半导体芯片CH。

另外，图8所示的例子中，示出了与图1对应的芯片区域Rc及切晶区域Rd。此外，图8所示的例子中，示出了4个芯片区域Rc(半导体芯片CH)。通过沿着切晶区域Rd进行模切，而进行半导体芯片CH的单片化。单片化例如是通过刀片切割来进行。但是，如下文所说明，单片化并不限于刀片切割。

半导体芯片CH具有面F1、面F2及侧面Fs。面F1是供设置半导体元件的面。面F2是与面F1为相反侧的面。侧面Fs是面F1与面F2之间的侧面。侧面Fs对应于单片化时的切断面。图8是从面F1侧观察半导体晶圆10所得的图。

半导体芯片CH具有半导体晶圆10(半导体衬底)、半导体元件、积层体2_teg、边缘密封件部40及构造体50。

半导体晶圆10例如如上所述为硅晶圆。在半导体衬底10的半导体衬底上，设有半导体元件、边缘密封件部40、积层体2_teg及构造体50。

半导体元件例如设置在芯片区域Rc。半导体元件例如为所述存储单元阵列MCA及控制电路。如参照图2及图7所说明的那样，控制电路配置在存储单元阵列MCA的下方。从面F1的法线方向(Z方向)上看，半导体元件设置在半导体芯片CH的中心部。

边缘密封件部40例如设置在芯片区域Rc。例如从Z方向上看，边缘密封件部40以包围半导体元件外周的方式设置成环状。虽然图8中是四边形，但只要实质上为环状，那么边缘密封件部40也可以是六边形、八边形等其它形状。此外，边缘密封件部40以包围半导体元件的方式连续地设置。但是，边缘密封件部40也可以按局部空开间隙的方式分割成多个。另外，边缘密封件部40设置在半导体元件与构造体50之间。边缘密封件部40如参照图9及图10在下文所说明的那样，在Z方向上延伸，并且沿着半导体元件的外周延伸。也就是说，边缘密封件部40例如为板状，抑制杂质等污染物质进入到半导体元件。

积层体2_teg例如设置在切晶区域Rd。从Z方向上看，积层体2_teg设置在半导体芯片CH的外周端部。积层体2_teg对应于图7所示的积层体2_teg。

构造体50例如设置在切晶区域Rd。从Z方向上看，构造体50设置在半导体元件与侧面Fs之间的至少一部分。从Z方向上看，构造体50以覆盖边缘密封件部40的方式设置。构造体50如参照图10在下文所说明的那样，在Z方向上延伸。构造体50例如作为切晶时的止裂件发挥功能。由此，能够抑制裂痕等从半导体芯片CH的侧面Fs进入到半导体芯片CH的内部。结果，能够更合适地进行单片化。

构造体50例如具有多个柱状部。从Z方向上看，多个柱状部以包围边缘密封件部40外周的方式断续地排列配置。

图9是表示第1实施方式的半导体晶圆10的一部分构成的一例的俯视图。图9是将芯片区域Rc与切晶区域Rd的边界附近的区域即图8的虚线框DF区域放大所得的图。图10是表示第1实施方式的半导体晶圆10的一部分构成的一例的剖视图。此外，图9的A-A线表示与作为剖视图的图10对应的截面。

此外，半导体晶圆10例如在图10所示的切晶区域Rd的右端处被切断，而单片化为半导体芯片CH。因此，图10所示的切晶区域Rd的右端对应于半导体芯片CH的侧面Fs。

如图10所示，积层体2_teg具有在Z方向上交替积层的多个层L1及多个层L2。积层体2_teg的积层构造如参照图7所说明的那样，与存储单元阵列MCA的积层构造对应。例如，积层体2_teg的层L1及层L2分别与存储单元阵列MCA的导电层21及绝缘层22对应。另外，以贯通积层体2_teg的方式设置图7所示的狭缝ST_teg。

另外，积层体2_teg以露出于作为切断面的侧面Fs的至少一部分的方式配置。

如图9所示，边缘密封件部40沿着芯片区域Rc与切晶区域Rd的边界设置成线状。因此，在图9所示的例子中，边缘密封件部40在Y方向上延伸。

如图10所示，边缘密封件部40在Z方向上延伸。边缘密封件部40具有配线41a、42a、43a、44a、45a、46a、及通孔41b、42b、43b、43c、44b、45b、46b。配线41a、42a、43a分别包含在配线层M2、M1、M0中。配线44a、45a、46a分别包含在配线层D2、D1、D0中。此外，配线层M0中例如包含图2及图7所示的位线BL。另外，通孔43c对应于与积层体2、2_teg分离设置的接点C3。

如图10所示，构造体50从比积层体2_teg高的位置延伸到比积层体2_teg低的位置。

在使半导体晶圆10单片化时，存在从切断面附近的积层体2_teg产生例如裂痕或积层体2_teg的膜剥离等的情况。构造体50将裂痕及膜剥离在Z方向上引导。由此，能够抑制裂痕或膜剥离等切晶不良对半导体元件的影响。

构造体50具有配置在半导体元件与积层体2_teg之间的构造体51。

构造体51具有上部构造体51U及下部构造体51L。上部构造体51U表示构造体51中离半导体晶圆10较远侧的区域。下部构造体51L表示构造体51中离半导体晶圆10较近侧的区域。下部构造体51L配置在构造体51中比积层体2_teg低的位置。

上部构造体51U具有通孔511。通孔511设置成通孔511的上端在比积层体2_teg高的位置，且设置成通孔511的下端在比积层体2_teg低的位置。通孔511对应于与积层体2、2_teg分离设置的接点C3。因此，通孔511在与接点C3同一个工序中形成。如图9所示，作为柱状部的通孔511例如在Y方向上断续地并排设置。通孔511的材料例如为钨等导电性金属。

下部构造体51L具有通孔512b、513b、514b及配线512a、513a、514a。下部构造体51L包含在图7所示的基体部1_teg中。

作为1个柱状部发挥功能的通孔512b、513b、514b例如与通孔511同样，在Y方向上断续地并排设置。通过在比积层体2_teg低的位置设置通孔512b、513b、514b，容易将裂痕或膜剥离在Z方向上进一步引导。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。通孔512b、513b、514b的材料例如为钨等导电性金属。

配线512a、513a、514a分别包含在配线层D2、D1、D0中。配线512a、513a、514a对应于图7所示的配线11a_teg。如图9及图10所示，作为配线11a_teg的配线512a、513a、514a沿着Y方向将相邻构造体51间连接。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。配线512a、513a、514a的材料例如为钨等导电性金属。

因此，下部构造体51L具有作为柱状部的通孔512b、513b、514b及将相邻柱状部(通孔512b、513b、514b)间连接的配线。通过柱状部与配线的组合，下部构造体51L从图9及图10的X方向上看例如具有网状。此外，配线512a、513a及通孔512b也可以具有在Y方向上延伸的通孔链构造。

另外，半导体芯片CH还具有层间绝缘膜60、保护膜70及金属膜80。

层间绝缘膜60以覆盖积层体2_teg及构造体50的方式设置。层间绝缘膜60例如为绝缘膜。层间绝缘膜60例如为氧化硅膜、或包含氧化硅膜及其它绝缘膜(例如硅氮化膜)的积层膜。层间绝缘膜60例如是使用TEOS(Tetraethoxysilane，四氧乙基硅烷)等而形成。

另外，层间绝缘膜60在构造体51的上方具有凹部61。裂痕或膜剥离例如到达构造体51时，会在Z方向上被引导。构造体51中向上方引导的裂痕或膜剥离在构造体51上方的凹部61终止。也就是说，通过将层间绝缘膜60的一部分削掉而形成凹部61，能够使裂痕或膜剥离以更短的距离终止。结果，能够进一步抑制裂痕或膜剥离进入到半导体元件。

保护膜70及金属膜80以覆盖切晶区域Rd中的积层体2_teg的方式设置。

保护膜70设置在层间绝缘膜60的上表面。如图9及图10所示，保护膜70设置在积层体2_teg的上方。如图9所示，保护膜70以覆盖金属膜80的开口部的方式设置。保护膜70及金属膜80从Z方向上看互补地(交替地)设置。保护膜70的材料例如为PI(Polyimide，聚酰亚胺)。

金属膜80设置在层间绝缘膜60的上表面。如图9及图10所示，金属膜80设置在积层体2_teg的上方。如图9所示，金属膜80例如以覆盖积层体2_teg的方式设置。如图10所示，金属膜80设置在比保护膜70低的位置。金属膜80例如包含在配线层M2中。金属膜80的材料例如为铝(Al)。

另外，保护膜70及金属膜80未配置在构造体51的上方。也就是说，保护膜70及金属膜80从Z方向上看与构造体51分离配置。

另外，凹部61的底面例如比配线层M2低。凹部61例如是通过RIE(Reactive IonEtching，反应式离子蚀刻)而形成。例如，通过RIE将形成在构造体51及金属膜80上方的层间绝缘膜60削掉。金属膜80露出后，因层间绝缘膜60与金属膜80之间的蚀刻速率差而形成凹部61。凹部61的深度例如根据层间绝缘膜60与金属膜80之间的蚀刻选择比来决定。

如上所述，根据第1实施方式，构造体51设置在半导体元件与积层体2_teg之间的至少一部分。由此，能够抑制裂痕或膜剥离进入到半导体元件。也就是说，能够抑制切晶不良对半导体元件的影响。结果，能够更合适地进行单片化。

积层体2_teg以强度不同的2种层交替积层的方式构成。由此，存在积层体2_teg在构造上变脆的情况。另外，在将积层体2_teg进行切晶的情况下，容易产生裂痕或膜剥离等切晶不良。裂痕或膜剥离可能容易沿着垂直于积层方向的XY面行进。另外，如图10所示，积层体2_teg从半导体晶圆10(半导体衬底)向上方分离配置，以供配置CMOS电路。积层体2_teg与半导体晶圆10之间，存在强度低于积层体2_teg的层间绝缘膜60。由此，在积层体2_teg中，可能容易进一步产生裂痕或膜剥离等切晶不良。因此，优选设置构造体51，以抑制切晶不良的影响。

另外，如图10所示，构造体51的下端到达半导体晶圆10。通孔514b是与半导体晶圆10连接的接点Cs。通过构造体51到达半导体晶圆10，能够容易使在构造体51中向下方被引导的裂痕或膜剥离逃到半导体晶圆10。

另外，如图8及图9所示，从Z方向上看，构造体51设置在边缘密封件部40与侧面Fs(积层体2_teg)之间。边缘密封件部40与构造体51同样，亦能够抑制裂痕或膜剥离进入到半导体元件。但是，边缘密封件部40从Z方向上看设置成线状，以抑制污染物质的进入。也就是说，边缘密封件部40例如设置成板状。此时，存在边缘密封件部40的宽度根据位置而不同的情况。另外，存在边缘密封件部40的最大宽度比构造体51中包含的柱状部(通孔)的直径大的情况。因此，在构造体51是柱状部的情况下，能够将构造体51相比于边缘密封件部40更精简地高效形成。由此，优选与边缘密封件部40相比，将作为柱状部的构造体51配置在积层体2_teg的附近。此外，如参照第1实施方式的第2变化例在下文中所说明的那样，构造体51不限于柱状部，也可以是板状部。

此外，单片化不限于刀片切割。也就是说，第1实施方式可不限于单片化方法而加以利用。例如就隐形切割而言，在形成改质层之后的解理工序中，可能会从积层体2_teg产生裂痕或膜剥离等切晶不良。通过设置构造体51，能够抑制裂痕或膜剥离进入到半导体元件。

另外，构造体51也可不必具有下部构造体51L。

(第1实施方式的第1变化例)

图11是表示第1实施方式的第1变化例的半导体晶圆10的一部分构成的一例的俯视图。第1实施方式的第1变化例在作为柱状部的构造体50以多列排列的点上与第1实施方式不同。

从Z方向上看，作为柱状部的构造体50沿着半导体元件的外周配置成多列。图11所示的例子中，构造体50配置成2列。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。此外，构造体50也可以排列成3列以上。

另外，构造体50配置成锯齿状。也就是说，从Z方向上看，作为柱状部的构造体50沿着半导体元件的外周以在相邻列间交错的方式配置。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。

另外，下部构造体51L中的通孔512b、513b、514b也可以如图11所示，设置成多列。

第1实施方式的第1变化例的半导体装置100能够获得与第1实施方式同样的效果。

(第1实施方式的第2变化例)

图12是表示第1实施方式的第2变化例的半导体晶圆10的一部分构成的一例的俯视图。第1实施方式的第2变化例与第1实施方式相比，构造体50的形状不同。

如图12所示，构造体50沿着平行于面F1的X方向或Y方向设置成线状。也就是说，构造体50具有板状部，该板状部在Z方向上延伸，并且沿着半导体元件的外周延伸。在此情况下，图10所示的作为板状部的通孔511例如在Y方向上延伸。板状部以包围边缘密封件部40外周的方式连续地设置。但是，板状部也可以按局部空开间隙的方式分割成多个。在此情况下，构造体50具有多个板状部。

另外，下部构造体51L中的通孔512b、513b、514b也可以如图12所示，具有板状部。

第1实施方式的第2变化例的半导体装置100能够获得与第1实施方式同样的效果。另外，也可以在第1实施方式的第2变化例的半导体装置100中组合第1实施方式的第1变化例。在此情况下，构造体50沿着半导体元件的外周具有双重板状部。

(第2实施方式)

图13是表示第2实施方式的半导体晶圆10的一部分构成的一例的剖视图。第2实施方式在构造体51从面F1的层间绝缘膜60突出的点上，与第1实施方式不同。

图13所示的凹部61比第1实施方式中的图10所示的凹部61深。由此，构造体51的上端从层间绝缘膜60露出。结果，能够更容易使裂痕或膜剥离在凹部61终止。此外，如上所述，凹部61的深度根据层间绝缘膜60与金属膜80之间的蚀刻选择比来决定。

第2实施方式的半导体装置100能够获得与第1实施方式同样的效果。

(第2实施方式的第1变化例)

图14是表示第2实施方式的第1变化例的半导体晶圆10的构成的一例的剖视图。第2实施方式的第1变化例在不使凹部61较深而是在通孔511的上方还设有其它通孔515的点上，与第2实施方式不同。

图14所示的例子中，上部构造体51U还具有通孔515。通孔515设置在通孔511的上方。由此，能够使上部构造体51U向上方延长，而使上部构造体51U的上端从层间绝缘膜60露出。

通孔515例如由障壁层覆盖。障壁层例如为氮化钛与钛的积层构造膜。障壁层能够抑制通孔515内部的金属材料因热处理等发生扩散。通孔515的材料例如为钨等导电性金属。

第2实施方式的第1变化例的半导体装置100能够获得与第2实施方式同样的效果。

(第3实施方式)

图15是表示第3实施方式的半导体晶圆10的一部分构成的一例的俯视图。图16是表示第3实施方式的半导体晶圆10的一部分构成的一例的剖视图。此外，图15的B-B线表示与作为剖视图的图15对应的截面。

第3实施方式与第1实施方式相比，构造体50的位置不同。

如图16所示，积层体2_teg在一部分区域中，牺牲层未被替换成导电层而得以保留。牺牲层例如为硅氮化膜。

积层体2_teg中的替换例如是通过以下操作来进行：从多个绝缘层22与多个牺牲层交替积层而成的积层体中去除牺牲层，并在去除了牺牲层的空间埋入金属材料。该替换是经由图16所示的狭缝ST_teg来进行。因此，在狭缝ST_teg附近的区域，进行积层体2_teg中的牺牲层的替换。另一方面，在与狭缝ST_teg隔开特定距离以上的区域，不进行积层体2_teg中的牺牲层的替换。此外，在Y方向上延伸的狭缝ST_teg在图15中予以省略。

以下，将积层体2_teg中已进行替换的区域称为替换区域Rt1。将积层体2_teg中未进行替换的区域称为非替换区域Rt2。非替换区域Tr2例如为供设置虚设阶梯的区域。

替换区域Rt1中的层L1对应于导电层21。另一方面，非替换区域Rt2中的层L1是未被替换而得以保留的牺牲层。此外，层L2是在替换区域Rt1及非替换区域Rt2的区域中对应于绝缘层22。

构造体50具有以在Z方向上贯通积层体2_teg的方式配置的构造体52。构造体52以贯通积层体2_teg中的层L1为牺牲层的非替换区域Rt2的方式配置。

构造体52具有上部构造体52U及下部构造体52L。上部构造体52U表示构造体52中离半导体晶圆10较远侧的区域。下部构造体52L表示构造体52中离半导体晶圆10较近侧的区域。下部构造体52L配置在构造体52中比积层体2_teg低的位置。

上部构造体52U具有通孔521。通孔521设置成通孔521的上端在比积层体2_teg高的位置，且设置成通孔521的下端在比积层体2_teg低的位置。通孔521对应于以贯通积层体2_teg的方式设置的接点C4_teg。因此，通孔521在与接点C4_teg同一个工序中形成。如图15所示，作为柱状部的通孔521例如在Y方向上断续地并排设置。通孔521的材料例如为钨等导电性金属。

下部构造体52L具有通孔522b、523b、524b及配线522a、523a、524a。下部构造体52L包含在图7所示的基体部1_teg中。

作为1个柱状部发挥功能的通孔522b、523b、524b例如与通孔521同样，在Y方向上断续地并排设置。通过在比积层体2_teg低的位置设置通孔522b、523b、524b，容易将裂痕或膜剥离在Z方向上进一步引导。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。通孔522b、523b、524b的材料例如为钨等导电性金属。

配线522a、523a、524a分别包含在配线层D2、D1、D0中。配线522a、523a、524a对应于图7所示的配线11a_teg。如图15及图16所示，作为配线11a_teg的配线522a、523a、524a沿着Y方向将相邻构造体52间连接。由此，能够进一步抑制裂痕或膜剥离进入到半导体元件。配线522a、523a、524a的材料例如为钨等导电性金属。

因此，下部构造体52L具有作为柱状部的通孔522b、523b、524b及将相邻柱状部(通孔522b、523b、524b)间连接的配线。通过柱状部与配线的组合，下部构造体52L从图15及图16的X方向上看例如具有网状。此外，配线522a、523a及通孔522b也可以具有在Y方向上延伸的通孔链构造。

另外，构造体52也可不必具有下部构造体52L。

此外，图16所示的例子中，层间绝缘膜60以在X方向上与积层体2_teg相邻的方式设置。但是，并不限于此，积层体2_teg也可以设置在例如切晶区域Rd的大致整个面。在此情况下，也是积层体2_teg中与狭缝ST_teg隔开特定距离以上的区域为非替换区域Rt2。

也可以如第3实施方式，构造体52以贯通积层体2_teg的方式配置。

第3实施方式的半导体装置100能够获得与第1实施方式同样的效果。另外，也可以对第3实施方式的半导体装置100组合第1实施方式的第1变化例及第2变化例以及第2实施方式。也就是说，构造体52可以设置成多列，另外也可以具有板状部。

(第3实施方式的第1变化例)

图17是表示第3实施方式的第1变化例的半导体晶圆10的一部分构成的一例的剖视图。第3实施方式的第1变化例在构造体52的上方设有凹部61的点上，与第3实施方式不同。

图17所示的例子中，层间绝缘膜60在构造体52的上方具有凹部61。由此，能够使在构造体52中向上方被引导的裂痕或膜剥离以更短的距离终止。

另外，与第3实施方式中的图16相比，未设有积层体2_teg上方的金属膜80。也就是说，为了在构造体52的上方设置凹部61，也可以不设置积层体2_teg上方的金属膜80。

第3实施方式的第1变化例的半导体装置100能够获得与第3实施方式同样的效果。

(第4实施方式)

图18是表示第4实施方式的半导体晶圆10的一部分构成的一例的俯视图。图19是表示第4实施方式的半导体晶圆10的一部分构成的一例的剖视图。此外，图17的C-C线表示与作为剖视图的图18对应的截面。

第4实施方式中，设有构造体51及构造体52这两者。因此，第4实施方式是第1实施方式与第3实施方式的组合。

构造体50具有配置在半导体元件与积层体2_teg之间的构造体51及以在Z方向上贯通积层体2_teg的方式配置的构造体52。

此外，在作为接点C3的通孔511与作为接点C4_teg的通孔521之间，通孔直径可以不同。

第4实施方式的半导体装置100能够获得与第1实施方式及第3实施方式同样的效果。另外，也可以对第4实施方式的半导体装置100组合第1实施方式的第1变化例及第2变化例、以及第2实施方式。

(第5实施方式)

图20是表示第5实施方式的半导体芯片CH的一部分构成的一例的剖视图。第5实施方式在半导体晶圆10被单片化为半导体芯片CH，且半导体芯片CH由模具树脂密封的点上，与第1实施方式不同。

半导体芯片CH还具有树脂层90。图20所示的例子中，树脂层90被覆面F1及作为切断面的侧面Fs。树脂层90也被覆图20中未示出的面F1的芯片区域Rc。

接下来，对从图9及图10所示的半导体晶圆10到图20所示的半导体芯片CH的制程进行说明。

首先，在图9及图10中，通过沿切晶区域Rd进行切断，而将半导体晶圆10单片化为半导体芯片CH。

其次，将半导体芯片CH搭载在配线衬底上。半导体芯片CH以面F2与配线衬底对向的方式搭载。

其次，使在芯片区域Rc中露出的焊垫与配线衬底电连接。焊垫与配线衬底的连接例如是通过导线接合来进行。

其次，形成将半导体芯片CH、及通过导线接合而形成的导线被覆(密封)的树脂层90。

第5实施方式的半导体装置100能够获得与第1实施方式同样的效果。

虽对特定的实施例进行了说明，然而这些实施例仅以例示的方法揭示，并非用于限制本发明的范围。事实上，此处说明的新颖的方法及系统能够以各种其它形式实施；此外，以不脱离本发明精神的前提下，可对此处所说明的方法及系统的形式进行各种省略、替换及变化。随附权利要求书及其等效形式意在包含本发明的范围及精神内的形式与变化。

Claims (19)

1.一种半导体装置，具备半导体芯片，

所述半导体芯片具有第1面、与所述第1面为相反侧的第2面、及所述第1面与所述第2面之间的侧面，且

所述半导体芯片还具有：

半导体元件，从所述第1面的法线方向上看设置在所述半导体芯片的中心部；

积层体，从所述法线方向上看设置在所述半导体芯片的外周端部，且具有在所述法线方向上交替积层的多个第1层及多个第2层；以及

构造体，从所述法线方向上看设置在所述半导体元件与所述侧面之间的至少一部分，从比所述积层体高的位置延伸到比所述积层体低的位置。

2.根据权利要求1所述的半导体装置，其中所述构造体具有配置在所述半导体元件与所述积层体之间的第1构造体。

3.根据权利要求1所述的半导体装置，其中所述构造体具有以在所述法线方向上贯通所述积层体的方式配置的第2构造体。

4.根据权利要求3所述的半导体装置，其中所述第2构造体以贯通所述积层体中所述第1层为牺牲层的区域的方式配置。

5.根据权利要求1所述的半导体装置，其中所述构造体具有在所述法线方向上延伸的多个第1柱状部。

6.根据权利要求5所述的半导体装置，其中多个所述第1柱状部从所述法线方向上看，沿着所述半导体元件的外周配置成多列。

7.根据权利要求6所述的半导体装置，其中多个所述第1柱状部从所述法线方向上看，沿着所述半导体元件的外周以在相邻列间交错的方式配置。

8.根据权利要求1所述的半导体装置，其中所述构造体具有第1板状部，所述第1板状部在所述法线方向上延伸，并且沿着所述半导体元件的外周延伸。

9.根据权利要求1所述的半导体装置，其中

所述构造体中比所述积层体低的所述构造体的下部具有：

多个第2柱状部，在所述法线方向上延伸；以及

配线，连接所述第2柱状部间。

10.根据权利要求1所述的半导体装置，其中所述构造体中比所述积层体低的所述构造体的下部具有第2板状部，所述第2板状部在所述法线方向上延伸，并且沿着所述半导体元件的外周延伸。

11.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有覆盖所述积层体及所述构造体的绝缘膜，

所述绝缘膜在所述构造体的上方具有凹部。

12.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有覆盖所述积层体及所述构造体的绝缘膜，

所述构造体的上端从所述绝缘膜露出。

13.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有金属膜，所述金属膜设置在所述积层体的上方，且从所述法线方向上看与所述构造体分离配置。

14.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有保护膜，所述保护膜设置在所述积层体的上方，且从所述法线方向上看与所述构造体分离配置。

15.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有供设置所述半导体元件、所述积层体及所述构造体的半导体衬底，

所述构造体的下端到达所述半导体衬底。

16.根据权利要求1所述的半导体装置，其中所述积层体以露出于所述侧面的至少一部分的方式配置。

17.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有供设置所述半导体元件、所述积层体及所述构造体的半导体衬底，

所述积层体在所述半导体衬底的上方，与所述半导体衬底分离配置。

18.根据权利要求1所述的半导体装置，其中所述半导体芯片还具有边缘密封件部，所述边缘密封件部从所述法线方向上看包围所述半导体元件的外周，

所述构造体从所述法线方向上看设置在所述边缘密封件部与所述侧面之间。

19.根据权利要求1所述的半导体装置，其中

所述半导体元件具有：

存储单元阵列，包含与所述积层体的积层构造对应的积层构造；以及

控制电路，配置在所述存储单元阵列的下方，控制所述存储单元阵列。

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