KR20110083278A - 반도체 칩 패키지 제조방법 - Google Patents

반도체 칩 패키지 제조방법 Download PDF

Info

Publication number
KR20110083278A
KR20110083278A KR1020100003430A KR20100003430A KR20110083278A KR 20110083278 A KR20110083278 A KR 20110083278A KR 1020100003430 A KR1020100003430 A KR 1020100003430A KR 20100003430 A KR20100003430 A KR 20100003430A KR 20110083278 A KR20110083278 A KR 20110083278A
Authority
KR
South Korea
Prior art keywords
semiconductor chip
manufacturing
wafer
tsv
chip package
Prior art date
Application number
KR1020100003430A
Other languages
English (en)
Inventor
안희균
오세중
전인균
원준호
Original Assignee
(주)실리콘화일
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by (주)실리콘화일 filed Critical (주)실리콘화일
Priority to KR1020100003430A priority Critical patent/KR20110083278A/ko
Publication of KR20110083278A publication Critical patent/KR20110083278A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/073—Apertured devices mounted on one or more rods passed through the apertures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Abstract

본 발명은 반도체 칩 패키지 제조방법에 관한 것으로, 보다 상세하게는, 3D 구조로 적층된 웨이퍼를 절단하여 패키지를 제작하는 경우에 있어서 반도체 칩의 주위에 크랙차단수단을 형성하여 웨이퍼 절단시 발생되는 크랙이 반도체 칩 내부로 전달되지 않도록 하는 반도체 칩 패키지 제조방법에 관한 것이다.
본 발명에 따른 반도체 칩 패키지 제조방법에 의하면 3D 구조로 적층된 웨이퍼를 절단(sawing)하는 경우에 발생되는 크랙이 크랙차단수단에서 모두 흡수되고 반도체 칩의 내부로 전달되지 않아서 반도체 칩의 크랙 또는 스택 층이 벗겨지는 필링(peeling) 현상이 일어나지 않는 장점이 있다.

Description

반도체 칩 패키지 제조방법{Manufacturing method for package of semiconductor chip}
본 발명은 반도체 칩 패키지 제조방법에 관한 것으로, 보다 상세하게는, 3D 구조로 적층된 웨이퍼를 절단하여 패키지를 제작하는 경우에 있어서 반도체 칩의 주위에 크랙차단수단을 형성하여 웨이퍼 절단시 발생되는 크랙이 반도체 칩 내부로 전달되지 않도록 하는 반도체 칩 패키지 제조방법에 관한 것이다.
반도체 산업에서 집적회로에 대한 패키징 기술은 소형화에 대한 요구 및 실장 신뢰성을 만족시키기 위해 지속적으로 발전되어 왔으며, 최근에 들어서는 전기 전자 제품의 소형화와 더불어 고성능화가 요구됨에 따라 2개 이상의 반도체 칩 또는, 반도체 패키지를 수직으로 쌓아 올리는 3D 구조의 웨이퍼 스태킹(stacking)에 대한 다양한 기술이 개발되고 있다.
또한 빛이 기판의 후면에서 조사되도록 하여 커패시터 영역을 포토다이오드가 형성된 화소 영역의 상부에 형성함으로써 칩의 사이즈를 감소시킬 수 있는 배면광(Back Side Illumination:BSI) 기술에 대한 연구 개발이 진행 중에 있다.
이러한 3D 구조 및 BSI 구조의 소자는 웨이퍼를 적층한 후 두께를 감소시키기 위해 웨이퍼의 후면을 그라인딩하는 공정(thinning)을 거친 후 후속공정을 수행하고 소잉(sawing) 공정을 거쳐 패키지화 된다.
도 1은 3D 구조로 적층된 웨이퍼를 소잉하는 경우 크랙이 주로 발생되는 위치를 나타내는 도면이고 도 2a 내지 도 2c는 적층된 웨이퍼를 소잉한 경우에 크랙이 발생된 것을 나타내는 사진이다.
도 1 및 도 2a 내지 도 2c에 도시된 바와 같이 후면 그라인딩 공정(thinning)으로 인해 얇아진 웨이퍼를 소잉(sawing)하는 경우에는 웨이퍼가 접합되어 있는 부위에서 원하지 않는 크랙이 진행되는 문제가 발생한다.
본 발명이 해결하려는 기술적 과제는 반도체 칩의 주위에 크랙차단수단을 형성하여 3D 구조로 적층된 웨이퍼의 절단 시 발생되는 크랙이 반도체 칩 내부로 전달되지 않도록 하는 반도체 칩 패키지 제조방법을 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 의한 반도체 칩 패키지 제조방법은 다수의 반도체 칩이 형성된 적층구조의 웨이퍼를 형성하는 단계, 상기 웨이퍼를 소잉(sawing)하는 과정에서 발생되는 크랙이 상기 반도체 칩 내부로 전달되지 않도록 차단하는 크랙차단수단을 형성하는 단계 및 스크라이브 레인(scribe lane)을 따라 상기 웨이퍼를 소잉하는 단계를 구비하는 것을 특징으로 한다.
본 발명에 따른 반도체 칩 패키지 제조방법에 의하면 3D 구조로 적층된 웨이퍼 또는 배면광 구조의 웨이퍼를 절단(sawing)하는 경우에 발생되는 크랙에 의한 충격이 크랙차단수단에서 모두 흡수되고 반도체 칩의 내부로 전달되지 않아서 반도체 칩의 크랙이 방지되고 스택 층이 벗겨지는 필링(peeling) 현상이 일어나지 않는 장점이 있다.
도 1은 3D 구조로 적층된 웨이퍼를 소잉하는 경우 크랙이 주로 발생되는 위치를 나타내는 도면이다.
도 2a 내지 도 2c는 적층된 웨이퍼를 소잉한 경우에 크랙이 발생된 것을 나타내는 사진이다.
도 3은 본 발명에 따른 반도체 칩 패키지 제조방법의 공정 흐름도이다.
도 4는 본 발명의 반도체 칩 패키지 제조방법에 따른 크랙차단수단의 형성 위치를 나타내는 개념도이다.
도 5는 도 4의 S-S' 부분의 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 상세히 설명하도록 한다.
도 3은 본 발명에 따른 반도체 칩 패키지 제조방법의 공정 흐름도이다.
도 3에 도시된 바와 같이 본 발명에 따른 반도체 칩 패키지 제조방법은 웨이퍼 형성단계(S100), 크랙차단수단 형성 단계(S200), 웨이퍼 소잉단계(S300)를 구비한다.
상기 웨이퍼 형성단계(S100)에서는 다수의 반도체 칩이 형성된 적층구조의 웨이퍼를 형성한다. 한편 상기 웨이퍼 소잉단계(S300)에서는 스크라이브 레인(scribe lane)을 따라 상기 웨이퍼를 절단한다. 이러한 3D 구조의 웨이퍼를 형성하는 과정 및 웨이퍼를 절단하는 과정은 종래 기술에 의한 것이므로 상세한 설명은 생략한다.
상기 크랙차단수단 형성단계(S200)에서는 상기 웨이퍼를 소잉(sawing)하는 과정에서 발생되는 크랙이 상기 반도체 칩 내부로 전달되지 않도록 차단하는 크랙차단수단을 형성한다.
도 4는 본 발명의 반도체 칩 패키지 제조방법에 따른 크랙차단수단의 형성 위치를 나타내는 개념도이다.
도 4에 도시된 바와 같이 상기 반도체 칩과 상기 스크라이브 레인(scribe lane) 사이에 충격을 흡수할 수 있는 크랙차단수단을 설치하고 여기에 미리 물리적인 충격(damage)을 준다.
이후 다이아몬드 커터나 기타의 방법으로 웨이퍼를 절단하는 경우 크랙이 발생하게 되고 이러한 크랙은 크랙차단수단에서 흡수되어 크랙차단수단을 따라 진행되고 반도체 칩 내부로 전달되지 못한다. 즉, 크랙이 크랙차단수단 안으로 들어가지 못하도록 차단하는 기능을 수행한다.
상기 크랙차단수단과 상기 반도체 칩 사이의 간격(g)은 디자인 룰에 따라 달리 정해질 수 있으며 대략 2㎛ 내지 30㎛인 것이 바람직하다.
도 5는 도 4의 S-S' 부분의 단면도이다.
도 4 및 도 5에 도시된 바와 같이 상기 크랙차단수단은 상기 반도체 칩과 상기 스크라이브 레인 사이에 위치하며 트렌치 소자 분리(STI)공정을 이용한 트렌치 또는 티에스브이(TSV:Through Si Via) 형태로 형성된다.
또한 상기 트렌치는 또는 티에스브이는 중간이 끊어지지 않은 연속적인 형태(d), 중간이 끊어진 형태(e) 또는 홀(hole) 형태(f) 등 다양한 형상으로 구현할 수 있다.
상기 티에스브이(TSV)는 내부를 폴리실리콘 또는 금속으로 채울 수 있으며, 빈 상태로 두어 크랙 발생에 따른 충격(damage)을 더 잘 흡수할 수 있도록 할 수도 있다.
상기 트렌치 및 티에스브이(TSV)는 스크라이브 레인상의 측면에 설치할 수 있다.
한편 반도체 칩의 설계 시에는 외부로부터의 노이즈(noise)나 충격(damage)으로부터 회로를 보호하기 위하여 반도체 칩의 테두리에 링(ring) 형태의 회로보호막(guarding active)을 설치한다.
본 발명에서 상기 트렌치 및 티에스브이(TSV)는 상기 반도체 칩의 보호를 위한 회로보호막(guarding active) 상에 설치할 수 있다. 또한 상기 트렌치 및 티에스브이(TSV)를 회로보호막(guarding active)과 스크라이브 레인 사이의 완충영역에 설치할 수 도 있다.
이와 같이 본 발명에 따른 반도체 칩 패키지 제조방법에 의하면 크랙차단수단을 다양한 위치에 다양한 형태로 설치함으로써 얇아진 웨이퍼의 절단시 발생되는 크랙이 반도체 칩의 내부로 전달되는 것을 방지할 수 있는 장점이 있다.
이상에서 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.

Claims (12)

  1. 반도체 칩 패키지 제조방법에 있어서
    다수의 반도체 칩이 형성된 적층구조의 웨이퍼를 형성하는 단계;
    상기 웨이퍼를 소잉(sawing)하는 과정에서 발생되는 크랙이 상기 반도체 칩 내부로 전달되지 않도록 차단하는 크랙차단수단을 형성하는 단계; 및
    스크라이브 레인(scribe lane)을 따라 상기 웨이퍼를 소잉하는 단계를 구비하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  2. 제 1항에 있어서, 상기 크랙차단수단 형성단계는
    상기 반도체 칩과 상기 스크라이브 레인 사이에 상기 크랙차단수단을 형성하는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  3. 제 2항에 있어서, 상기 크랙차단수단 형성단계는
    트렌치 소자 분리(STI)공정을 이용하여 트렌치를 형성하는 단계인 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  4. 제 3항에 있어서, 상기 트렌치는
    끊어지지 않은 연속적인 형태, 중간이 끊어진 형태 또는 홀(hole) 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  5. 제 2항에 있어서, 상기 크랙차단수단 형성단계는
    티에스브이(TSV:Through Si Via)를 형성하는 단계인 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  6. 제 5항에 있어서, 상기 티에스브이(TSV)는
    끊어지지 않은 연속적인 형태, 중간이 끊어진 형태 또는 홀(hole) 형태로 형성되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  7. 제 5항에 있어서, 상기 티에스브이(TSV)는
    내부가 비어 있는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  8. 제 5항에 있어서, 상기 티에스브이(TSV)는
    내부가 폴리 실리콘 또는 금속으로 채워져 있는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  9. 제 3항 또는 제5항에 있어서,
    상기 크랙차단수단과 상기 반도체 칩 사이의 간격은 2㎛ 내지 30㎛인 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  10. 제 3항 또는 제5항에 있어서, 상기 트렌치 및 상기 티에스브이(TSV)는,
    상기 스크라이브 레인의 측면에 설치되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  11. 제 3항 또는 제5항에 있어서, 상기 트렌치 및 상기 티에스브이(TSV)는,
    상기 반도체 칩의 보호를 위해 상기 반도체 칩의 테두리에 형성된 회로보호막(guarding active)에 설치되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
  12. 제 3항 또는 제5항에 있어서, 상기 트렌치 및 상기 티에스브이(TSV)는,
    상기 스크라이브 레인과 회로보호막(guarding active) 사이의 완충영역에 설치되는 것을 특징으로 하는 반도체 칩 패키지 제조방법.
KR1020100003430A 2010-01-14 2010-01-14 반도체 칩 패키지 제조방법 KR20110083278A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020100003430A KR20110083278A (ko) 2010-01-14 2010-01-14 반도체 칩 패키지 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100003430A KR20110083278A (ko) 2010-01-14 2010-01-14 반도체 칩 패키지 제조방법

Publications (1)

Publication Number Publication Date
KR20110083278A true KR20110083278A (ko) 2011-07-20

Family

ID=44921056

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100003430A KR20110083278A (ko) 2010-01-14 2010-01-14 반도체 칩 패키지 제조방법

Country Status (1)

Country Link
KR (1) KR20110083278A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165897B2 (en) 2012-11-05 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor package having unified semiconductor chips
US9455244B2 (en) 2013-04-10 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package
US10763222B2 (en) 2015-11-25 2020-09-01 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices having vertical structures of different lengths

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165897B2 (en) 2012-11-05 2015-10-20 Samsung Electronics Co., Ltd. Semiconductor package having unified semiconductor chips
US9455244B2 (en) 2013-04-10 2016-09-27 Samsung Electronics Co., Ltd. Semiconductor package
US9899351B2 (en) 2013-04-10 2018-02-20 Samsung Electronics Co., Ltd. Semiconductor package
US10763222B2 (en) 2015-11-25 2020-09-01 Samsung Electronics Co., Ltd. Three-dimensional semiconductor devices having vertical structures of different lengths

Similar Documents

Publication Publication Date Title
KR100950823B1 (ko) 반도체 장치 및 그 제조 방법
TWI262537B (en) Semiconductor device with crack prevention ring and method of manufacture thereof
US9972580B2 (en) Semiconductor package and method for fabricating the same
US8125053B2 (en) Embedded scribe lane crack arrest structure for improved IC package reliability of plastic flip chip devices
US10128201B2 (en) Seal ring for wafer level package
US20120286397A1 (en) Die Seal for Integrated Circuit Device
US20120267780A1 (en) Chip package and method for forming the same
US10964595B2 (en) Method for singulating packaged integrated circuits and resulting structures
JP6234725B2 (ja) 半導体ウェハー、半導体ｉｃチップ及びその製造方法
KR20110083278A (ko) 반도체 칩 패키지 제조방법
US6849523B2 (en) Process for separating dies on a wafer
JP2010263145A (ja) 半導体装置及びその製造方法
US9449897B2 (en) Chip package and method for forming the same
KR20210035546A (ko) 반도체 패키지
US10453764B2 (en) Molding for large panel fan-out package
US20170148679A1 (en) Semiconductor package, semiconductor substrate, semiconductor structure and fabrication method thereof
TWI689001B (zh) 半導體裝置
JP2011040611A (ja) 半導体装置および半導体装置の製造方法
TW202015117A (zh) 半導體裝置及其製作方法
US11309282B2 (en) Method for manufacturing a semiconductor package having five-side protection
US20230068435A1 (en) Semiconductor die assemblies with sidewall protection and associated methods and systems
JP2005294677A (ja) 半導体装置
KR20100030500A (ko) 반도체 패키지 및 그의 제조방법
TWI591759B (zh) 電子封裝件及其製法
JP2014220375A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E601 Decision to refuse application