TWI618066B - 三維半導體元件及其製造方法 - Google Patents

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Abstract

根據本發明概念的例示性實施例，一種三維半導體元件可包括：包含可呈三維排列的記憶胞的記憶胞陣列，所述記憶胞陣列在平面圖中包括相對右側的左側以及相對底側的頂側；至少一字元線解碼器，鄰近於記憶胞陣列的左側及右側的至少一者；頁面緩衝器，鄰近於記憶胞陣列的底側；以及串選擇線解碼器，鄰近於記憶胞陣列的頂側及底側中的一者。

Description

三維半導體元件及其製造方法 【相關申請案之交叉參考】
本美國非臨時專利申請案依據35U.S.C.§ 119主張2013年01月11日向韓國智慧財產局申請之韓國專利申請案第10-2013-0003277號之優先權，其內容以全文引用方式併入本文參考。
本發明概念的例示性實施例是關於一種半導體元件，且例如是關於三維半導體元件及/或其製造方法。
在半導體元件中，提高積集度是實現高性能及/或低成本的元件中的一個重要因素。近年來，在二維(two-dimensional)記憶體半導體元件或在平面(planar)記憶體半導體元件中，因為積集度可決定單元記憶胞佔據的面積，所以可藉由形成微細圖案影響積集度。然而，用以形成微細圖案的設備可能是昂貴的，所以經濟因素可能限制了二維記憶體半導體元件的積集度的提升。因 此，三維記憶體元件(例如是三維排列記憶胞)正在發展當中。
本發明概念的例示性實施例是關於一種具有增加的頁面長度(page depth)的三維半導體記憶體元件。
本發明概念的例示性實施例是關於一種能夠減少在其主動圖案中的寄生電阻(parasitic resistance)的三維半導體記憶體元件。
本發明概念的例示性實施例是關於一種能夠減少三維半導體記憶體元件的字元線之間的電容耦合的製造方法。
本發明概念的例示性實施例是關於一種能夠提升三維半導體記憶體元件的資料維持特性的製造方法。
根據本發明概念的例示性實施例，一種三維半導體元件可包括記憶胞陣列，記憶胞陣列包括可三維排列的記憶胞，記憶胞陣列在平面圖中包括相對右側的左側以及相對底側的頂側；至少一字元線解碼器，至少一字元線解碼器鄰近於記憶胞陣列的左側及右側中的至少一者；頁面緩衝器，頁面緩衝器鄰近於記憶胞陣列的底側；以及串選擇線解碼器，串選擇線解碼器鄰近於記憶胞陣列的頂側及底側中的一者。
在例示性實施例中，所述串選擇線解碼器可在記憶胞陣列以及頁面緩衝器之間。
在例示性實施例中，所述記憶胞陣列可在串選擇線解碼 器以及頁面緩衝器之間。
在例示性實施例中，所述元件更包括多個位元線，多個位元線橫跨記憶胞陣列且連接至頁面緩衝器；多個串選擇線，多個串選擇線橫跨記憶胞陣列且連接至串選擇線解碼器；以及多個字元線，多個字元線橫跨記憶胞陣列且連接至至少一字元線解碼器中的一對應者。多個位元線以及多個串選擇線可橫跨多個字元線。
在例示性實施例中，所述記憶胞陣列可包括沿著多個位元線的長度方向排列的多個區塊，以及每個區塊可包括沿著多個字元線的長度方向排列的多個區段。
在例示性實施例中，所述記憶胞陣列可包括分別在多個區塊(blocks)中的區塊選擇線，以及區塊選擇線可經配置以控制多個位元線以及記憶胞的區塊單元之間的電連接。
在例示性實施例中，所述記憶胞陣列可包括主動圖案，主動圖案具有多層(multi-layered)以及多行(multi-column)結構。在每個區塊中，多個區段中的兩個不同的區段中的主動圖案在多個字元線的長度方向上可彼此分離。
在例示性實施例中，所述元件更包括多個位元線接觸插塞，每個位元線接觸插塞經配置以電性連接多個位元線中的一者至主動圖案的一對應者中的多個層中的一對應者。多個區塊的相鄰對(adjacent pair)可共用一部分位元線接觸插塞。
在例示性實施例中，在每個區段中的多個位元線接觸插 塞的數目可以是在每個區段中的多個主動圖案的層的數目的一半。
在例示性實施例中，所述元件更包括多個位元線接觸插塞，每個位元線接觸插塞經配置以電性連接多個位元線中的一者至主動圖案的多個層中的一對應者。多個區塊的相鄰對可經由多個位元線接觸插塞中的不同的位元線接觸插塞連接至多個位元線。
在例示性實施例中，多個位元線接觸插塞的數目可等同於每個區段中的多個主動圖案的層數。
在例示性實施例中，所述記憶胞陣列可包括主動圖案，主動圖案包括多層以及多行結構；橫跨主動圖案且具有多行結構的字元線；以及介於主動圖案以及字元線之間的電荷儲存層。
在例示性實施例中，所述記憶胞陣列可包括主動圖案，主動圖案可具有多層以及多行結構，每個主動圖案可為半導體圖案，半導體圖案的長軸可與基板平行，以及每個字元線可包括垂直閘極，垂直閘極介於主動圖案以及連接垂直閘極的水平線之間。
在例示性實施例中，每個位元線與主動圖案的一對應者電性連接，以及每個串選擇線可經配置以控制多個位元線以及主動圖案的一者中的一對應行之間的電連接。
在例示性實施例中，所述元件更包括低電阻層，低電阻層分別連接至多個主動圖案的層；以及位元線接觸插塞，位元線接觸插塞電性連接每個位元線至低電阻層中的一對應者。低電阻 層的電阻率可低於多個主動圖案的電阻率。
在例示性實施例中，多個區塊的相鄰對可共用低電阻層中的一者，以及至少一置換開口垂直貫穿低電阻層。
在例示性實施例中，所述元件還可包括位元線接觸插塞，位元線接觸插塞電性連接每個位元線至主動圖案的層中的一對應者。從多個字元線中的一者至位元線接觸插塞的距離實質上可相同。
根據本發明概念的例示性實施例，一種三維半導體元件可包括主動圖案，主動圖案具有多層以及多行結構；字元線，字元線具有多行結構，字元線橫跨主動圖案；以及串選擇閘極，串選擇閘極經配置以分別控制主動圖案的行(columns)。串選擇閘極包括位於第一距離的第一閘極以及位於第二距離的第二閘極，當從可能位於最接近串選擇閘極的字元線中的一最鄰近者量測時，第二距離小於第一距離，以及最鄰近的字元線可包括向第一閘極延伸的多個第一延伸部分。
在例示性實施例中，所述更包括區塊選擇線，藉由串選擇閘極與最鄰近的字元線隔開，且區塊選擇線可包括向第二閘極突出的第二延伸部分。
在例示性實施例中，所述串選擇閘極可在主動圖案的行之上。
在例示性實施例中，所述串選擇閘極可在主動圖案的行之間。
根據本發明概念的例示性實施例，一種三維半導體元件的製造方法可包括形成具有多層以及多行結構的主動圖案；形成具有多層結構的記憶體層以覆蓋主動圖案；形成具有多行結構的字元線，所述字元線橫跨主動圖案；以及蝕刻在字元線之間暴露的至少一部分記憶體層。
在例示性實施例中，所述記憶體層可包括依序堆疊的穿隧絕緣層、電荷儲存層以及阻隔絕緣層，並上述蝕刻至少一部分所述記憶體層會從字元線之間移除穿隧絕緣層、電荷儲存層以及阻隔絕緣層中的至少一者的一部分。
在例示性實施例中，所述方法更包括在蝕刻至少一部分記憶體層之後，於字元線之間形成絕緣溝填層。絕緣溝填層可在字元線以及主動圖案之間定義一空氣間隙(air-gap)。
根據本發明概念的例示性實施例，一種三維半導體元件的製造方法可包括形成具有多層以及多行結構的主動圖案；形成具有多行結構的字元線，所述字元線橫跨主動圖案；以及在字元線之間形成絕緣溝填層。所述絕緣溝填層可在字元線以及主動圖案之間定義一空氣間隙。
在例示性實施例中，每個字元線可包括在主動圖案的行之間的垂直閘極，垂直閘極面對主動圖案的側壁；以及在橫跨主動圖案的方向上使垂直閘極彼此連接的水平線。上述空氣間隙局部性地在垂直閘極之間。
根據本發明概念的例示性實施例，一種三維半導體元件 可包括記憶胞陣列，記憶胞陣列包括堆疊在彼此頂部的記憶胞，記憶胞陣列在平面圖中包括相對右側的左側以及相對底側的頂側；至少一字元線解碼器，鄰近於記憶胞陣列的左側以及右側中的至少一者；頁面緩衝器，鄰近於記憶胞陣列的底側以及頂側中的一者；以及串選擇線解碼器，鄰近於記憶胞陣列的底側以及頂側中的所述一者或是記憶胞陣列的底側以及頂側中的不同一者。
在例示性實施例中，所述元件可包括多個串選擇閘極；橫跨記憶胞陣列以及連接至頁面緩衝器的多個位元線；在平行位元線的方向上橫跨記憶胞陣列且連接至串選擇線解碼器的多個串選擇線；橫跨記憶胞陣列且連接到至少一字元線解碼器的多個字元線。所述記憶胞陣列的區塊單元可包括垂直堆疊在彼此頂部的多個主動圖案層。每個主動圖案層可包括多個行，這些行在平行位元線的方向上延伸且定義位於行之間的空間(space)。每個字元線包括多個垂直部分，垂直部分通過主動圖案層中的行之間的空間垂直延伸。每個串選擇閘極經配置以控制多個位元線中的一者以及多個主動圖案層的一者中的多個行中的一者之間的連接。
在例示性實施例中，所述元件可包括多個位元線接觸插塞，且每個位元線接觸插塞可經配置以連接多個位元線中的一者至主動圖案層中的一對應者。
在例示性實施例中，在記憶胞陣列中的多個區塊單元的相鄰對可共同的共用一部分位元線接觸插塞。
在例示性實施例中，橫跨每個記憶胞陣列的每個區塊單 元的多個字元線其中之一可為虛擬字元線，所述虛擬字元線包括延伸部分，從虛擬字元線垂直延伸且與虛擬字元線的非延伸部分交替。每個串選擇閘極可包括於記憶胞陣列的每個區塊單元中跟虛擬字元線的延伸部分隔開的第一群組串選擇閘極、以及跟虛擬字元線的非延伸部分隔開的第二群組串選擇閘極。第一群組串選擇閘極以及第二群組串選擇閘極在上述平面圖中可配置成鋸齒狀圖案(zig zag pattern)。
1300‧‧‧電子元件
1310‧‧‧控制器
1320‧‧‧輸入/輸出元件
1330‧‧‧記憶體
1340‧‧‧無線介面
1350‧‧‧匯流排
1400‧‧‧記憶體系統
1410‧‧‧記憶體元件
1420‧‧‧記憶體控制器
1430‧‧‧主機
ACT‧‧‧主動圖案
AG‧‧‧空氣間隙
BL‧‧‧位元線
BLCK、BLOCK‧‧‧區塊
BLCT‧‧‧位元線接觸插塞
BLD‧‧‧位元線的長度方向
BSL‧‧‧區塊選擇線
CC‧‧‧通道切割區
CSL‧‧‧共同源極線
dWL‧‧‧虛擬字元線
DR‧‧‧汲極擴散區
DS‧‧‧源極擴散區
EXT‧‧‧延伸部分
GFL‧‧‧絕緣溝填層
GSL‧‧‧接地選擇線
L、L1、L2‧‧‧距離
LRM‧‧‧低電阻層
MAT‧‧‧基墊
ML‧‧‧記憶體層
ML1‧‧‧穿隧絕緣層
ML2‧‧‧電荷儲存層
ML3‧‧‧阻隔絕緣層
P‧‧‧間距
PLG‧‧‧插塞
RO‧‧‧置換開口
S1~S8‧‧‧步驟
SECT‧‧‧區段
SSG‧‧‧串選擇閘極
SSL‧‧‧串選擇線
SUB‧‧‧基板
WL‧‧‧字元線
WLD‧‧‧字元線的長度方向
根據以下配合隨附圖式的簡單描述，將更加清楚地理解例示性實施例。此隨附圖式代表如本文所述的非限制性的例示性實施例。
圖1至圖4為根據本發明概念的例示性實施例所描述的三維半導體記憶體元件的晶片佈局的示意圖。
圖5為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的示意圖。
圖6至圖12為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的平面圖。
圖13至圖15為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的透視圖。
圖16為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的主動圖案的透視圖。
圖17及圖18為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的平面圖。
圖19為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的製造方法的流程圖。
圖20為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件(利用圖19的製造方法所製造)的透視圖。
圖21為圖20中三維半導體記憶體元件的部分放大圖。
圖22為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的製造方法的流程圖。
圖23為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件(利用圖22的製造方法所製造)的剖面圖。
圖24及圖25為根據本發明概念的例示性實施例示意性繪示包含半導體元件的電子元件的區塊圖。
應理解，這些圖式意圖繪示一些例示性實施例中所使用的方法、結構及/或材料的一般特性，且意圖補充以下所提供的書面描述。然而，這些附圖並非依照比例且可能不會精確地反映任何給定的實施例的精確的結構或性能特性，且不應被解釋為定義或限制例示性實施例所涵蓋的數值或特性的範圍。舉例而言，為了清楚起見，可能縮小或誇示分子、層、區域及/或結構的部件的相對厚度以及位置。在各個附圖中所使用的相似或相同的參考數字意圖指示相似或相同部件或特徵的存在。
將參考隨附圖式來更加全面地描述本發明概念的例示性實施例，隨附圖式中顯示了一些例示性實施例。然而，本發明概念的例示性實施例可按照許多不同形式來實施，且不應解釋為限於本文所闡述的實施例；反而，提供此本發明概念的例示性實施例以使得本揭露將徹底及完整，且將向本領域具有通常知識者完全傳達本發明概念的例示性實施例的範疇。在附圖中，為了清楚起見，誇示了層以及區域的厚度。附圖中類似的參考符號表示類似的部件，且因此其描述將加以省略。
應理解，當部件(element)被稱為「連接(connected)」或「耦接(coupled)」至另一部件時，其可直接連接至或耦接至所述另一部件，或可存在中介部件。相較之下，當部件被稱為「直接連接」或「直接耦接」至另一部件時，不存在中介部件。通篇描述中類似的數字代表類似的部件。如本文所用的術語「及/或」包含一或多個相關聯的列出項之任何及所有組合。用作描述部件或層之間的關係的其它用語應以類似的方式解釋(例如是「介於(between)」與「直接介於」、「鄰近(adjacent)」與「直接鄰近」、「在...之上」與「直接在...之上」)
應理解，儘管本文中可使用術語「第一」、「第二」等來描述各種部件、組件、區域、層及/或區段，但此部件、組件、區域、層及/或區段不應受此等術語限制。此等術語僅用以區分一個部件、組件、區域、層或區段與另一部件、組件、區域、層或區 段。因此，在不脫離例示性實施例的教示下，可將以下所論述的第一部件、組件、區域、層或區段稱為第二部件、組件、區域、層或區段。
為了描述的簡易起見，在本文中可使用空間相對術語(諸如「在…之下」、「在…下方」、「下部」、「在…上方」、「上部」以及其類似術語)，以描述如諸圖中所繪示的一個部件或特徵相對於另一部件或特徵的關係。應理解，除了諸圖中所描繪的定向之外，所述空間相對術語意圖涵蓋在使用中或操作中的元件的不同定向。舉例而言，若翻轉諸圖中的元件，則描述為在其他部件或特徵「下方」或「之下」的部件繼而將定向於其他部件或特徵「上方」。因此，例示性術語「在…下方」可涵蓋「在…上方」以及「在…下方」兩種定向。元件可以其他方式定向(旋轉90度或在其他的定向)，且可相應地闡釋本文中所使用的空間相對描述詞。
本文所使用的術語僅出於描述特定實施例之目的，而不意圖限制例示性實施例。除非上下文另有清楚指示，否則如本文所使用的單數形式「一」以及「所述」亦意圖包含多數形式。應進一步理解，當本文使用術語「包括」及/或「包含」時，指定所述特徵、整數、步驟、操作、部件及/或組件的存在，但不排除一或多個其他特徵、整數、步驟、操作、部件、組件及/或其群組的存在或添加。
本文中參考橫截面說明來描述本發明概念的例示性實施例，所述橫截面說明為例示性實施例的理想化實施例(以及中間 結構)的示意性說明。因而，由於(舉例而言)製造技術及/或容差(tolerance)而存在相對於所述說明的形狀的變化是可預期的。 因此，本發明概念的例示性實施例不應解釋為限於本文中所繪示的區域的特定形狀，而是應包含(舉例而言)由製造引起的形狀偏差。舉例而言，繪示為矩形的植入區域可具有圓形或彎曲的特徵及/或在植入區域的邊緣處具有植入濃度的梯度，而非自植入區域至非植入區域的二元(binary)變化。同樣的，藉由植入所形成的內埋(buried)區域可在所述內埋區域與進行植入時穿過的表面之間的區域中導致一些植入。因此，諸圖中所繪示的區域本質上為示意性的，且其形狀不意圖繪示元件的區域的實際形狀，且不意圖限制例示性實施例的範疇。
除非另有定義，否則本文所使用的所有術語(包含技術以及科學術語)具有與本發明概念的例示性實施例所屬的領域中具有通常知識者通常瞭解的含意相同之含意。應進一步理解，術語(諸如在常用辭典中所定義的術語)應被解釋為具有與其在相關技術背景之含意一致的含意，且不應以理想化或過度正式的意義來解譯，除非本文中明確地如此定義。
圖1至圖4為根據本發明概念的例示性實施例所描述的三維半導體記憶體元件的晶片佈局的示意圖。圖5為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的示意圖。
請參照圖1至圖4，一種三維半導體記憶體元件可包括至 少一基墊(mat)MAT。每個基墊MAT可包括具有三維排列的記憶胞的記憶胞陣列、經配置以控制所述記憶胞的字元線WL、選擇性連接至所述記憶胞的位元線BL、選擇性控制位元線BL與記憶胞之間的電連接(electric connections)的串選擇線(string selection lines)SSL、以及控制記憶胞與共同源極線之間的電連接的接地選擇線(ground selection lines)GSL。所述記憶胞陣列可包括多個區塊(blocks)BLOCK0,...,m，如圖5所示。可提供字元線WL以橫跨區塊BLOCK0,...,m中的至少一者，且可於每個區塊BLOCK0,...,m上提供位元線BL。如圖5所示，所述多個區塊BLOCK0,...,m可沿著多個位元線的長度方向BLD排列。區塊BLOCK0,...,m中的每一個可包括多個沿著字元線的長度方向(longitudinal direction)WLD排列的區段(sectors)。在例示性實施例中，可以獨立的方式操作每個區塊的位元線BL。
參照圖6至圖15所述，位元線BL與串選擇線SSL可配置以橫跨字元線WL以及接地選擇線GSL。在每個基墊MAT中，位元線BL可連接至至少一頁面緩衝器(page buffer)，且字元線WL與接地選擇線GSL可連接至至少一對面對彼此的WL/GSL解碼器(decoder)。並且，串選擇線SSL可連接至SSL解碼器。
如圖1至圖4所示，每個基墊MAT可包括一對面對彼此的WL/GSL解碼器。在例示性實施例中，在每個基墊MAT中，SSL解碼器可配置於鄰近頁面緩衝器或配置於面對頁面緩衝器的記憶胞陣列的一側。舉例而言，如圖1以及圖3所示(在每個基墊MAT 中)，可於頁面緩衝器與記憶胞陣列之間提供SSL解碼器。或者，如圖2以及圖4所示，在每個基墊MAT中，可於彼此面對的SSL解碼器與頁面緩衝器之間提供記憶胞陣列。
SSL解碼器的這些結構(configuration)使三維半導體記憶體元件的頁面長度(page depth)可提升至使用者期望的水平。 舉例而言，在SSL解碼器配置於鄰近WL/GSL解碼器的情況下，元件的頁面長度可由位元線與共同源極線之間的距離L除以串選擇線SSL的間距P獲得，例如是L/P。然而，依照圖1至圖4顯示的SSL解碼器的結構，根據例示性實施例的三維半導體記憶體元件可不受上述限制，因此如上所述，其可經配置以具有增加的頁面長度。再者，在SSL解碼器被配置於鄰近WL/GSL解碼器的情況下，因為(舉例而言)串選擇電晶體可以不平行SSL解碼器的方向排列，所以串選擇線SSLs彼此之間可能具有不同的長度。 然而，根據圖1至圖4所示的例示性實施例可解決此問題。
圖6至圖12為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的平面圖，且圖13至圖15為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的透視圖。圖5的每個區塊BLOCK0,...,m包含至少一部分經配置以具有參照圖6至圖12所述的結構特徵。圖13至圖15(以對本發明概念的例示性實施例提供更好的理解來呈現)顯示將在下文描述的區段(sector)SECT的結構特徵。
請參照圖6至圖12，每個區塊(block)BLCK可包括多 個區段SECT。每個區段SECT可包括排列成具有多層且多行(multi-column)結構的多個主動圖案ACT，如圖13、圖15以及圖16所示。主動圖案ACT可由半導體材料(例如是矽或石墨烯(graphene))其中之一形成。在每個區塊BLCK中，多個區段SECT可共用一條共同源極線(common source line)CSL。再者，鄰近彼此排列的區塊BLCK中的一對可共用共同源極線CSL。換句話說，可提供鄰近彼此排列的區塊BLCK中的所述對以具有相對於共同源極線CSL的鏡面對稱。
每個區段SECT可包括多個位元線接觸插塞(bit line contact plugs)BLCT。如圖13、圖15以及圖16所示，每個位元線接觸插塞BLCT可電性連接至主動圖案ACT中對應的一層。在每個區段SECT中，一些排列在相同水平的主動圖案ACT可連接(共用)至位元線接觸插塞BLCT中的對應者。
每個區段SECT可包括多個串選擇閘極(string selection gates)SSG。舉例而言，如圖13所示，每個串選擇閘極SSG可經配置以控制在基板SUB上的主動圖案ACT的行(columns)中的對應者。在此情況下(在每個區段SECT中)，串選擇閘極SSG中的對應者可控制排列在相同行的主動圖案ACT與位元線接觸插塞BLCT之間的電連接。
位元線接觸插塞BLCT可分別連接至橫跨區塊BLCK的多個位元線BL，串選擇閘極SSG可分別連接至橫跨區塊BLCK的串選擇線SSL。在例示性實施例中，位元線BL可配置在串選擇 線SSL之間。舉例而言，位元線BL與串選擇線SSL可交互排列。 在例示性實施例中，位元線BL與串選擇線SSL可配置在相同的水平，如圖14以及圖15所示。然而，例示性實施例並不限於此，且位元線BL可形成在不同於串選擇線SSL的水平。
每個區塊BLCK可包括多個橫跨區段SECT的字元線WL。在例示性實施例中，於字元線WL與主動圖案ACT之間可提供記憶體部件(例如是用於電荷儲存的多層結構)。每個字元線WL可包括延伸至主動圖案ACT的行之間的垂直閘極(vertical gates)，以及橫跨區段SECT且使垂直閘極彼此連接的閘極連接線(gate connection line)。舉例而言，每個字元線WL可為類似梳子(comb)的形狀。
每個區塊BLCK可包括橫跨區段SECT的接地選擇線GSL。在接地選擇線GSL與主動圖案ACT之間可提供至少一接地閘極絕緣層(ground gate insulating layer)以作為閘介電層。在例示性實施例中，接地閘極絕緣層可具有與記憶體部件的薄膜結構相同的薄膜結構。並且，可形成接地選擇線GSL以具有實質上與每個字元線WL的截面結構相同的截面結構。舉例而言，接地選擇線GSL亦可為類似梳子的形狀。所形成的接地選擇線GSL可以具有大於每個字元線WL寬度的寬度。
在例示性實施例中，每個區塊BLCK可包括連接主動圖案ACT與位元線接觸插塞BLCT的低電阻層(low resistance layers)LRM，如圖6至圖9所示。低電阻層LRM可配置成具有 多層結構，且每個低電阻層LRM連接排列在相同行的主動圖案ACT至位元線接觸插塞BLCT中的對應者。低電阻層LRM可由電阻率(resistivity)小於主動圖案ACT的電阻率的材料(例如是金屬或高摻雜的半導體)形成。
低電阻層LRM可利用水平置換製程(horizontal replacement process)形成。舉例而言，水平置換製程可包括形成置換開口(replacement opening)RO以暴露主動圖案ACT的側壁，橫向(horizontally)蝕刻經暴露的主動圖案ACT的側壁以形成多層結構的凹陷區域，且然後，將低電阻(resistance)的材料填入凹陷區域。
置換開口RO可被製作成從每個區段SECT的末端橫跨至末端。舉例而言，如圖6至圖8所示，低電阻層LRM或主動圖案ACT(在區段SECT的相鄰對(adjacent pair)中)可水平地分離成多個部分。
在例示性實施例中，可形成不橫跨每個區段SECT的置換開口RO。舉例而言，如圖9所示，可形成貫穿低電阻層LRM的置換開口RO。在此情況下，區段SECT的相鄰對可共用所述低電阻層LRM。
在例示性實施例中，如圖10至圖12所示，每個區段SECT可經配置以不包括低電阻層LRM。舉例而言，主動圖案ACT可直接連接至位元線接觸插塞BLCT。在此情況下，如圖9所示，區段SECT的相鄰對可共用位元線接觸插塞BLCT。換句話說，對如圖 9至圖12所示的半導體元件而言，經由位元線接觸插塞BLCT待傳輸的電壓可共同施加至區段SECT的相鄰對。
同時，如圖15所示，位元線BL以及串選擇線SSL可經由插塞(plugs)PLG與位元線接觸插塞BLCT以及串選擇閘極SSG電性連接。為了對本發明概念的例示性實施例提供更好的理解，於圖15的右邊部分描述待連接至插塞PLG的位置，但位元線BL以及串選擇線SSL可遮蔽插塞PLG，如圖15的左邊部分所示。
根據本發明概念的例示性實施例，在每個區段SECT中，每個位元線BL以及每個位元線接觸插塞BLCT可被連接至主動圖案ACT的層中之一，藉此作為層選擇器(layer selector)。因此，在每個區段SECT中，位元線BL的數目以及位元線接觸插塞BLCT的數目可與主動圖案ACT的層數相同。舉例而言，在圖6至圖12中，若主動圖案ACT的層數為4，則可提供四條位元線BL以橫跨每個區段SECT上方，如圖13所示。然而，本發明概念的例示性實施例不限於此。舉例而言，在圖9至圖12中，區段SECT的相鄰對共用位元線接觸插塞BLCT，且在每個區段SECT內提供的位元線接觸插塞BLCT的數目可為橫跨每個區段SECT上方的位元線BL的數目的一半。
在例示性實施例中(在每個區段SECT中)，每個串選擇閘極SSG以及每個串選擇線SSL可被連接至主動圖案ACT的行中之一，藉此作為行選擇器(column selector)。舉例而言，如圖6至圖12所示，橫跨每個區段SECT上方的串選擇線SSL的數目可 相當於構成每個區段SECT的主動圖案ACT的行數。
在編程或讀取操作的期間，行選擇器可用以選擇構成每個區段SECT的主動圖案ACT的行中的一者。換句話說，可藉由選擇串選擇線SSL中的一者來選擇主動圖案ACT的行中的一者。
在此同時，在編程或讀取操作的期間，構成每個區塊BLCK的多個區段SECT可由不同的位元線BL以及不同的串選擇線SSL控制，且其可被獨立地操作。這使得同一時間內至/從每個區塊BLCK待輸入/輸出的資料(例如是頁面)的尺寸增加變得可能。舉例而言，在每個區塊BLCK並未分離成多個區段SECT的情況下，主動圖案ACT的層數可限制頁面的最大尺寸。相較之下，根據參考圖6至圖12所描述的例示性實施例，頁面的最大尺寸可為主動圖案ACT的層數以及構成每個區塊BLCK的區段SECT的數目的乘積。
在例示性實施例中，如圖6、圖7、圖10以及圖11所示，每個區塊BLCK可包括至少一區塊選擇線(block selection line)BSL，區塊選擇線BSL經配置以控制位元線BL以及主動圖案ACT之間的電連接。區塊BLCK中的一者可藉由利用區塊選擇線BSL選擇性存取，但本發明概念的例示性實施例不限於此。舉例而言，如圖8、圖9以及圖12所示，本發明概念的例示性實施例可經配置以不包括區塊選擇線BSL，且在此情況下，可利用字元線WL控制位元線BL以及主動圖案ACT之間的電連接。
在例示性實施例中，如圖6、圖8、圖10以及圖12所示， 位元線BL以及串選擇線SSL可交替排列。此意味著，當沿著字元線WL的長度方向量測時，可提供位元線接觸插塞BLCT以具有實質上與主動圖案ACT的間距相同的間距。然而，此結構特徵可進行各種修改。舉例而言，在區塊BLCK的鄰近對共用以鋸齒狀(zigzag)方式排列的位元線接觸插塞BLCT的情況下，如圖9所示，位元線接觸插塞BLCT可具有大於主動圖案ACT的間距的間距。並且，在每個區段SECT中，主動圖案ACT的行數可大於位元線BL的數目，如圖7以及圖11所示。舉例而言，在每個區段SECT中，主動圖案ACT的行數可為位元線BL的數目的整數倍，但本發明概念的例示性實施例可不限於此。在此情況下，位元線接觸插塞BLCT可具有比主動圖案ACT的間距大的間距。
圖17以及圖18為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的記憶胞陣列的平面圖。
如圖17所示，可提供具有鋸齒狀排列之串選擇閘極SSG。舉例而言，當串選擇閘極SSG可被分成控制主動圖案ACT的偶數行的第一群組以及控制主動圖案ACT的奇數行的第二群組時，則第一群組以及第二群組可從字元線WL(以下為虛擬字元線(dummy word line)dWL)中的最鄰近者或從區塊選擇線BSL至串選擇閘極SSG在距離方面互不相同。若串選擇閘極SSG以及第一群組的虛擬字元線dWL之間的距離為L1，則串選擇閘極SSG以及第二群組的虛擬字元線dWL之間的距離為L2，L2小於L1。此距離差異可導致通過主動圖案ACT的電路中的電阻增加。位元 線接觸插塞BLCT以及共同源極線CSL可分別藉由汲極擴散區(drain diffusion region)DR以及源極擴散區(source diffusion region)DS連接至主動圖案ACT。汲極擴散區DR以及源極擴散區DS可具有與主動圖案ACT的導電型態不同的導電型態。
根據本發明概念的例示性實施例，虛擬字元線dWL及/或區塊選擇線BSL可具有向串選擇閘極SSG水平延伸的延伸部分(extended portions)EXT，如圖17以及圖18所示。在例示性實施例中，每個延伸部分EXT可具有由L1-L2所給定的寬度，但本發明概念的例示性實施例可不限於此。延伸部分EXT使得預防主動圖案ACT的電阻增加是可能的，主動圖案ACT的電阻增加可能來自串選擇閘極SSG的鋸齒狀排列。
在例示性實施例中，如圖18所示，可在主動圖案ACT的行之間排列串選擇閘極SSG。在此情況下，主動圖案ACT的每個行可由在其兩側所提供的一對串選擇閘極SSG控制。
圖19為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的製造方法的流程圖，且圖20為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件(利用圖19的製造方法所製造)的透視圖。此外，圖21為圖20中部分的三維半導體記憶體元件的放大圖。
請參照圖19至圖21，形成包括多個絕緣層以及多個半導體層的堆疊(在步驟(S)1中)。所述堆疊可經圖案化以形成定義主動圖案ACT的通道切割區(channel cutting regions)CC(在S2 中)。在本發明概念的例示性實施例中，可圖案化主動圖案ACT以具有(舉例而言)如圖16所示的結構特徵。
可形成記憶體層以順應地覆蓋具有主動圖案ACT的所得結構(在S3中)。在本發明概念的例示性實施例中，記憶體層可包括穿隧絕緣層(tunnel insulating layer)、電荷儲存層(charge storing layer)以及阻隔絕緣層(blocking insulating layer)。舉例而言，電荷儲存層可包括氮化矽(silicon nitride)層，且阻隔絕緣層可包括氧化矽(silicon oxide)層或高介電常數介電質(high-k dielectrics)(諸如氧化鋁(aluminum oxide)、氧化鉿(hafnium oxide)或氧化鋯(zirconium oxide))中的至少一者。如圖21所示，記憶體層(memory layer)ML可包括穿隧絕緣層ML1、電荷儲存層ML2以及阻隔絕緣層ML3。
可在記憶體層之上形成垂直電極層(vertical electrode layer)以填充通道切割區(在S4中)。垂直電極層可包括摻雜多晶矽(polysilicon)層、氮化鈦(titanium nitride)層、氮化鉭(tantalum nitride)層或氮化鎢(tungsten nitride)層中的至少一者。
然後，可圖案化垂直電極層以形成垂直電極(在S5中)。 垂直電極可用作參考圖6至圖15所描述的接地選擇線GSL、字元線WL、串選擇閘極SSG或區塊選擇線BSL中的至少一者。舉例而言，垂直電極的形成可包括形成罩幕圖案以橫跨主動圖案ACT，以及利用罩幕圖案作為蝕刻罩幕，非等向性蝕刻所述垂直電極層。因此，垂直電極彼此之間可水平地分離，且在垂直電極 之間可暴露部分的記憶體層的表面。舉例而言，每個垂直電極可為類似梳子的形狀，梳子包括主動圖案ACT的行之間的延伸部分，如圖20所示。
然後，在垂直電極之間暴露的記憶體層可利用(舉例而言)等向性蝕刻製程蝕刻，以形成記憶體圖案(memory patterns)MP(在S6中)。接著，可在垂直電極之間形成絕緣溝填層(gapfill layer)GFL以再次填充通道切割區CC(在S7中)。
記憶體層的蝕刻可包括從垂直電極之間移除穿隧絕緣層、電荷儲存層或阻隔絕緣層中的至少一者。舉例而言，可進行記憶體層的蝕刻，以暴露主動圖案ACT的側壁，如圖20所示。 在此情況下，可形成與主動圖案ACT的側壁直接接觸的絕緣溝填層。然而，在其他例示性實施例中，可進行記憶體層的蝕刻，使得在垂直電極的側壁上留下穿隧絕緣層或使得在垂直電極的側壁上留下穿隧絕緣層以及電荷儲存層。
圖22為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件的製造方法的流程圖，且圖23為根據本發明概念的例示性實施例所繪示的三維半導體記憶體元件(為利用圖22的製造方法所製造)的剖面圖。
請參照圖22，在參考圖20所描述的垂直電極的形成之後，可在垂直電極之間形成絕緣溝填層GFL(在S8中)。根據本發明概念的例示性實施例，可形成絕緣溝填層GFL以在垂直電極(例如是字元線WL)之間形成空氣間隙(air-gap)AG，如圖23 所示。在例示性實施例中，絕緣溝填層GFL可包括氧化矽層或低介電層(low-k dielectrics)中的至少一者且可利用沈積技術(例如是物理或化學氣相沈積技術)形成。在絕緣溝填層GFL的沈積期間，可控制絕緣溝填層GFL的階梯覆蓋(step-coverage)性質以形成空氣間隙AG。在例示性實施例中，如先前參考圖19所描述，在絕緣溝填層GFL的形成之前，可進一步圖案化記憶體層(在S6中)。
圖24以及圖25為根據本發明概念的例示性實施例示意性繪示包含半導體元件的電子元件的區塊圖。
請參照圖24，電子元件1300包括根據本發明概念的例示性實施例的半導體元件，此半導體元件可用作個人數位助理(PDA)、膝上型電腦、行動電腦、網路平板電腦、無線電話、行動電話、數位音樂播放器、有線或無線電子元件或包括其的至少兩者的複雜的電子元件中的一者。電子元件1300可包括控制器1310、輸入/輸出元件1320(諸如小鍵盤、鍵盤、顯示器)、記憶體1330以及無線介面1340，上述元件經由匯流排1350彼此組合。 控制器1310可包括(舉例而言)至少一微處理器、數位訊號處理、微控制器或其相似物。記憶體1330可經配置以儲存將由控制器1310或使用者資料所使用的指令代碼。記憶體1330可包括根據本發明概念的例示性實施例的半導體元件。電子元件1300可利用經配置以發送資料至用於射頻訊號(RF signal)的無線通訊網路或從用於射頻訊號的無線通訊網路接收資料的無線介面1340。無線 介面1340可包括(舉例而言)天線、無線收發器等。電子系統1300可用在通訊系統的通訊介面協定(protocol)，諸如分碼多重存取(CDMA)、行動通訊全球系統(GSM)、NADC、增強型分時多工存取(E-TDMA)、寬頻多重分碼存取(WCDMA)、分碼多重存取2000版本(CDMA2000)、無線相容認證(Wi-Fi)、Muni Wi-Fi、藍牙(Bluetooth)、數位長距無線電話通訊(DECT)、無線匯流排(Wireless USB)、快閃正交分頻多工(Flash-OFDM)、IEEE 802.20、無線分封數據服務(GPRS)、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、高速封包存取(HSPA)、EVDO、LTE-Advanced、MMDS等。
請參照圖25，將描述包括根據本發明概念的例示性實施例的半導體元件的記憶體系統。記憶體系統1400可包括用於儲存大量資料的記憶體元件1410以及記憶體控制器1420。記憶體控制器1420控制記憶體元件1410以讀取儲存於記憶體元件1410中的資料或將資料寫入記憶體元件1410中以回應主機1430的讀取/寫入的請求。記憶體控制器1420可包括位址對映表(address mapping table)，位址對映表用於映射由主機1430(例如是行動元件或電腦系統)所提供的位址至記憶體元件1410的實體位址。記憶體元件1410可為根據本發明概念的例示性實施例的半導體元件。
上述的半導體記憶體元件可利用不同且多樣化的封裝技術來封裝。舉例而言，可利用堆疊式封裝(package on package，POP)技術、球格陣列封裝(ball grid arrays，BGAs)技術、晶片 尺寸封裝(chip scale packages，CSPs)技術、塑膠引線晶片載體(plastic leaded chip carrier，PLCC)技術、塑膠雙列直插式封裝(plastic dual in-line package，PDIP)技術、疊片包裝的晶粒(die in waffle pack)技術、晶圓形式的晶粒(die in wafer form)技術、晶片直接封裝(chip on board，COB)技術、陶瓷雙列直插式封裝(ceramic dual in-line package，CERDIP)技術、塑膠公制四方扁平封裝(plastic quad flat package，PQFP)技術、薄型四方扁平封裝(thin quad flat package，TQFP)技術、小型積體電路封裝(small outline package，SOIC)技術、超小型封裝(shrink small outline package，SSOP)技術、薄小型封裝(thin small outline package，TSOP)技術、系統級封裝(system in package，SIP)技術、多晶片封裝(multi-chip package，MCP)技術、晶圓級製造封裝(wafer-level fabricated package，WFP)技術以及晶圓級加工堆疊封裝(wafer-level processed stack package，WSP)技術中的任一者封裝根據上述實施例的半導體記憶體元件。
可將根據例示性實施例的半導體記憶體元件進行鑲嵌的封裝，可進一步包括至少一個半導體元件(例如是控制器及/或邏輯元件)，此半導體元件經配置以控制所述半導體記憶體元件。
根據本發明概念的例示性實施例，可形成平行位元線的串選擇線。這使得增加三維半導體記憶體元件的頁面長度變得可能。
根據本發明概念的其他例示性實施例，可形成的字元線 或區塊選擇線中的一者以具有延伸部分。這使得降低主動圖案的寄生電阻(parasitic resistance)變得可能。
根據本發明概念的例示性實施例，可在字元線之間形成空氣間隙。這使得限制(及/或抑制)字元線之間電容耦合(capacitive coupling)的發生變得可能。
根據本發明概念的例示性實施例，在字元線之間的記憶體層的一部分可被移除。這使得提升元件的資料維持特性(data retention property)變得可能。
雖然已具體的顯示及描述一些本發明概念的例示性實施例，但應理解所屬技術領域中具有通常知識者可對本發明概念進行形式以及細節上的各種改變，而不脫離申請專利範圍的精神以及範疇。
BL‧‧‧位元線
GSL‧‧‧接地選擇線
MAT‧‧‧基墊
SSL‧‧‧串選擇線
WL‧‧‧字元線

Claims (26)

  1. 一種三維半導體元件，包括：記憶胞陣列，包括三維排列的記憶胞，所述記憶胞陣列在平面圖中包括相對右側的左側以及相對底側的頂側；至少一字元線解碼器，鄰近於所述記憶胞陣列的所述左側及所述右側中的至少一者；頁面緩衝器，鄰近於所述記憶胞陣列的所述底側；串選擇線解碼器，鄰近於所述記憶胞陣列的所述頂側及所述底側中的一者；多個串選擇線，橫跨所述記憶胞陣列且連接至所述串選擇線解碼器；以及多個位元線，橫跨所述記憶胞陣列且連接至所述頁面緩衝器，所述每一位元線在一對相鄰的所述串選擇線之間延伸。
  2. 如申請專利範圍第1項所述的三維半導體元件，其中所述串選擇線解碼器在所述記憶胞陣列以及所述頁面緩衝器之間。
  3. 如申請專利範圍第1項所述的三維半導體元件，其中所述記憶胞陣列在所述串選擇線解碼器以及所述頁面緩衝器之間。
  4. 如申請專利範圍第1項所述的三維半導體元件，更包括：多個字元線，橫跨所述記憶胞陣列且連接至所述至少一字元線解碼器中的一對應者，其中所述多個位元線以及所述多個串選擇線橫跨所述多個字元線。
  5. 如申請專利範圍第4項所述的三維半導體元件，其中所述記憶胞陣列包括沿著所述多個位元線的長度方向排列的多個區塊，以及每個所述多個區塊包括沿著所述多個字元線的長度方向排列的多個區段。
  6. 如申請專利範圍第5項所述的三維半導體元件，其中所述記憶胞陣列包括分別在所述多個區塊中的多個區塊選擇線，以及所述多個區塊選擇線經配置以控制所述多個位元線以及所述多個記憶胞的多個區塊單元之間的電連接。
  7. 如申請專利範圍第5項所述的三維半導體元件，其中所述記憶胞陣列包括多個主動圖案，所述多個主動圖案具有多層以及多行結構，以及在每個所述多個區塊中，所述多個區段中的兩個不同的區段中的所述多個主動圖案在所述多個字元線的長度方向上彼此分離。
  8. 如申請專利範圍第5項所述的三維半導體元件，更包括：多個位元線接觸插塞，每個所述多個位元線接觸插塞經配置以電性連接所述多個位元線中的一者至所述多個主動圖案的一對應者中的所述多個層中的一對應者，以及其中所述多個區塊的相鄰對共用一部分所述多個位元線接觸插塞。
  9. 如申請專利範圍第8項所述的三維半導體元件，其中在每個所述多個區段中的所述多個位元線接觸插塞的數目是在每個所述多個區段中的所述多個主動圖案的所述多個層的數目的一半。
  10. 如申請專利範圍第5項所述的三維半導體元件，更包括：多個位元線接觸插塞，每個所述多個位元線接觸插塞經配置以電性連接所述多個位元線中的一者至所述多個主動圖案的所述多個層中的一對應者，其中所述多個區塊的相鄰對經由所述多個位元線接觸插塞中的不同的位元線接觸插塞連接至所述多個位元線。
  11. 如申請專利範圍第10項所述的三維半導體元件，其中所述多個位元線接觸插塞的數目等於每個所述多個區段中的所述多個主動圖案的所述多個層的數目。
  12. 如申請專利範圍第4項所述的三維半導體元件，其中所述記憶胞陣列包括：多個主動圖案，包括多層以及多行結構；多個字元線，橫跨所述多個主動圖案且具有多行結構；以及電荷儲存層，介於所述多個主動圖案以及所述多個字元線之間。
  13. 如申請專利範圍第12項所述的三維半導體元件，其中每個所述多個主動圖案為半導體圖案，所述半導體圖案的長軸平行於基板，以及 每個所述多個字元線包括多個垂直閘極，介於所述多個主動圖案以及連接所述多個垂直閘極的水平線之間。
  14. 如申請專利範圍第12項所述的三維半導體元件，其中每個所述多個位元線與所述多個主動圖案的對應者中的一對應層電性連接，以及每個所述串選擇線經配置以控制所述多個位元線以及所述多個主動圖案的一者中的一對應行之間的電連接。
  15. 如申請專利範圍第12項所述的三維半導體元件，更包括：多個低電阻層，分別連接至所述多個主動圖案的所述多個層；以及多個位元線接觸插塞，電性連接每個所述多個位元線至所述多個低電阻層中的一對應者，其中所述多個低電阻層的電阻率低於所述多個主動圖案的電阻率。
  16. 如申請專利範圍第15項所述的三維半導體元件，其中所述多個區塊的相鄰對共用所述多個低電阻層中的一者，以及至少一置換開口垂直貫穿所述多個低電阻層。
  17. 如申請專利範圍第4項所述的三維半導體元件，更包括多個位元線接觸插塞，電性連接每個所述多個位元線至所述多個主動圖案的所述多個層中的一對應者， 其中從所述多個字元線中的一者至所述多個位元線接觸插塞的距離實質上相同。
  18. 一種三維半導體元件，包括：多個主動圖案，具有多層以及多行結構；多個字元線，具有多行結構，所述多個字元線橫跨所述多個主動圖案；以及多個串選擇閘極，經配置以分別控制所述多個主動圖案的多個行，所述多個串選擇閘極包括位於第一距離的多個第一閘極以及位於第二距離的多個第二閘極，當從位於最接近所述多個串選擇閘極的所述多個字元線中的一最鄰近者量測時，所述第二距離小於所述第一距離，以及所述最鄰近的字元線包括向所述多個第一閘極延伸的多個第一延伸部分，以及所述多個字元線包括具有與所述最鄰近字元線不同形狀的其他字元線。
  19. 如申請專利範圍第18項所述的三維半導體元件，更包括：區塊選擇線，藉由所述多個串選擇閘極與所述最鄰近的字元線隔開，所述區塊選擇線包括向所述多個第二閘極突出的多個第二延伸部分。
  20. 如申請專利範圍第18項所述的三維半導體元件，其中所述多個串選擇閘極在所述多個主動圖案的所述多個行之上。
  21. 如申請專利範圍第18項所述的三維半導體元件，其中所述多個串選擇閘極在所述多個主動圖案的所述多個行之間。
  22. 一種三維半導體元件，包括：記憶胞陣列，包括堆疊在彼此頂部的多個記憶胞，所述記憶胞陣列在平面圖中包括相對右側的左側以及相對底側的頂側；至少一字元線解碼器，鄰近於所述記憶胞陣列的所述左側及所述右側中的至少一者；頁面緩衝器，鄰近於所述記憶胞陣列的所述底側及所述頂側中的一者；以及串選擇線解碼器，鄰近於所述記憶胞陣列的所述底側及所述頂側中的所述一者，或所述記憶胞陣列的所述底側及所述頂側中的不同一者；多個串選擇線，橫跨所述記憶胞陣列且連接至所述串選擇線解碼器；以及多個位元線，橫跨所述記憶胞陣列且連接至所述頁面緩衝器，所述每一位元線在一對相鄰的所述串選擇線之間延伸。
  23. 如申請專利範圍第22項所述的三維半導體元件，更包括：多個串選擇閘極；每一所述多個串選擇線，在平行所述多個位元線的方向上橫跨所述記憶胞陣列；多個字元線，橫跨所述記憶胞陣列且連接至所述至少一字元線解碼器，其中， 所述記憶胞陣列的多個區塊單元包括垂直堆疊在彼此頂部的多個主動圖案層，每個所述多個主動圖案層包括多個行，所述多個行在平行所述多個位元線的所述方向上延伸且定義在所述多個行之間的多個空間，每個所述字元線包括多個垂直部分，所述多個垂直部分通過所述多個主動圖案層中的所述多個行之間的所述多個空間垂直延伸，以及每個所述串選擇閘極經配置以控制所述多個位元線中的一者以及所述多個主動圖案層的一者中的所述多個行中的一者之間的連接。
  24. 如申請專利範圍第23項所述的三維半導體元件，更包括：多個位元線接觸插塞，其中每個所述位元線接觸插塞經配置以連接所述多個位元線中的一者至所述多個主動圖案層中的一對應者。
  25. 如申請專利範圍第24項所述的三維半導體元件，其中在所述記憶胞陣列中的所述多個區塊單元的相鄰對共同的共用一部分所述多個位元線接觸插塞。
  26. 如申請專利範圍第23項所述的三維半導體元件，其中橫跨所述記憶胞陣列的每個所述區塊單元的所述多個字元線中的一者為虛擬字元線，所述虛擬字元線包括多個延伸部分，所 述多個延伸部分從所述虛擬字元線垂直延伸且與所述虛擬字元線的多個非延伸部分交替，所述多個串選擇閘極包括於所述記憶胞陣列的每個所述區塊單元中跟所述虛擬字元線的所述多個延伸部分隔開的第一群組串選擇閘極、以及跟所述虛擬字元線的所述多個非延伸部分隔開的第二群組串選擇閘極，以及所述第一群組串選擇閘極以及所述第二群組串選擇閘極在所述平面圖中配置成鋸齒狀圖案。
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