CN103971722B - 三维半导体器件及其制造方法 - Google Patents

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Abstract

根据发明构思的示例实施方式，一种三维半导体器件，包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。

Description

三维半导体器件及其制造方法
技术领域
发明构思的示例实施方式涉及半导体器件，例如涉及三维半导体器件和/或其制造方法。
背景技术
在半导体器件中，增大的集成度可以是实现高性能和/或低成本器件的重要因素。目前，在二维存储半导体器件中或在平面存储半导体器件中，集成度会受到形成精细图案的影响，因为集成度可确定单位存储单元占据的面积。然而，用于形成精细图案的设备会是昂贵的，所以经济因素会限制二维存储半导体器件的集成度的增大。因此，正在开发三维存储器件（例如，三维布置的存储单元）。
发明内容
发明构思的示例实施方式涉及具有增大的页面深度的三维半导体存储器件。
发明构思的示例实施方式涉及能够减小其有源图案的寄生电阻的三维半导体存储器件。
发明构思的示例实施方式涉及能够减小三维半导体存储器件的字线之间的电容耦合的制造方法。
发明构思的示例实施方式涉及能够改善三维半导体存储器件的数据保持性能的制造方法。
根据发明构思的示例实施方式，三维半导体器件可包括：存储单元阵列，包括可以三维布置的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧；和串选择线解码器，邻近于存储单元阵列的顶侧和底侧之一。
在示例实施方式中，串选择线解码器可以在存储单元阵列和页面缓冲器之间。
在示例实施方式中，存储单元阵列可以在串选择线解码器和页面缓冲器之间。
在示例实施方式中，器件可进一步包括：多条位线，横过存储单元阵列并且连接到页面缓冲器；多条串选择线，横过存储单元阵列并且连接到串选择线解码器；多条字线，横过存储单元阵列并且连接到至少一个字线解码器中的相应一个。多条位线和多条串选择线可交叉多条字线。
在示例实施方式中，存储单元阵列可包括沿着多条位线的纵向方向布置的多个块，每个块可包括沿着多条字线的纵向方向布置的多个扇区。
在示例实施方式中，存储单元阵列可包括分别在多个块中的块选择线，块选择线可以配置为控制多条位线与存储单元的块单元之间的电连接。
在示例实施方式中，存储单元阵列可包括有源图案。有源图案可具有多层和多列结构。在多个块的每个中，多个扇区中的两个不同的扇区的有源图案在多条字线的纵向方向上可以彼此分开。
在示例实施方式中，该器件可以还包括：多个位线接触插塞，每个位线接触插塞配置为将多条位线之一电连接到相应的一个有源图案中的多个层中的相应一层。多个块中相邻的一对可以共用多个位线接触插塞中的一些。
在示例实施方式中，每个扇区中多个位线接触插塞的数目可以等于每个扇区中多个有源图案的层的数目。
在示例实施方式中，该器件可以还包括：多个位线接触插塞，每个位线接触插塞配置为将多条位线之一电连接到有源图案的多个层中的相应一层。多个块中相邻的一对可以通过多个位线接触插塞之中的不同位线接触插塞连接到多条位线。
在示例实施方式中，多个位线接触插塞的数目可以等于多个扇区中的每个扇区中的多个有源图案的层的数目。
在示例实施方式中，存储单元阵列可以包括：有源图案，包括多层和多列结构；字线，横过有源图案且具有多列结构；和电荷存储层，在有源图案和字线之间。
在示例实施方式中，存储单元阵列可以包括有源图案，该有源图案可以具有多层和多列结构，每个有源图案可以是半导体图案，其纵轴可以平行于基板，多条字线的每条可以包括在有源图案之间的垂直栅极和连接垂直栅极的横向线。
在示例实施方式中，多条位线的每条可以电连接到相应的一个有源图案，每条串选择线可以配置为控制多条位线与一个有源图案中的相应列之间的电连接。
在示例实施方式中，该器件可以进一步包括：低电阻层，分别连接到多个有源图案的多个层；和位线接触插塞，将每条位线电连接到相应的一个低电阻层。低电阻层的电阻率可以低于多个有源图案的电阻率。
在示例实施方式中，多个块中相邻的一对可以共用一个低电阻层，至少一个替换开口可以垂直地穿透低电阻层。
在示例实施方式中，该器件可以进一步包括位线接触插塞，该位线接触插塞将每条位线电连接到有源图案的多个层中的相应一层。位线接触插塞到多条字线之一的距离可以基本相同。
根据发明构思的示例实施方式，一种三维半导体器件可以包括：有源图案，具有多层和多列结构；具有多列结构的字线，该字线横过有源图案；和串选择栅，配置为分别控制有源图案的多个列。当从最靠近串选择栅定位的最邻近的一条字线起测量时，串选择栅包括位于第一距离处的第一栅极和位于第二距离处的第二栅极，该第二距离小于该第一距离，并且该最邻近的字线可以包括朝向第一栅极延伸的多个第一延伸部。
在示例实施方式中，该器件可以还包括：块选择线，通过串选择栅与最邻近的字线间隔开，块选择线包括朝向第二栅极突出的第二延伸部。
在示例实施方式中，串选择栅可以在有源图案的多个列上。
在示例实施方式中，串选择栅可以在有源图案的多个列之间。
根据发明构思的示例实施方式，一种三维半导体器件的制造方法可以包括：形成具有多层和多列结构的有源图案；形成具有多层结构的存储层以覆盖有源图案；形成具有多列结构的字线，该字线横过有源图案；和蚀刻在字线之间暴露的至少一部分存储层。
在示例实施方式中，存储层可以包括顺序层叠的隧道绝缘层、电荷存储层和阻挡绝缘层，该蚀刻至少一部分存储层可以从字线之间去除隧道绝缘层、电荷存储层和阻挡绝缘层中的至少一个。
在示例实施方式中，该方法可以还包括：在蚀刻至少一部分存储层之后，在字线之间形成绝缘间隙填充层。绝缘间隙填充层可以在字线和有源图案之间限定空气间隙。
根据发明构思的示例实施方式，一种三维半导体器件的制造方法可以包括：形成具有多层和多列结构的有源图案；形成具有多列结构的字线，该字线横过有源图案；和在字线之间形成绝缘间隙填充层。绝缘间隙填充层可以在字线和有源图案之间限定空气间隙。
在示例实施方式中，每条字线可以包括：在有源图案的多个列之间的垂直栅极，垂直栅极面对有源图案的侧壁；和横向线，在横过有源图案的方向上将垂直栅极彼此连接。空气间隙可以局部形成在垂直栅极之间。
根据发明构思的示例实施方式，一种三维半导体器件可以包括：存储单元阵列，包括彼此层叠的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；至少一个字线解码器，邻近于存储单元阵列的左侧和右侧中的至少一个；页面缓冲器，邻近于存储单元阵列的底侧和顶侧之一；和串选择线解码器，邻近于存储单元阵列的底侧和顶侧中的一个，或者邻近于存储单元阵列的底侧和顶侧中的另一个。
在示例实施方式中，该器件可以还包括：多个串选择栅；多条位线，横过存储单元阵列并连接到页面缓冲器；多条串选择线，在平行于多条位线的方向上横过存储单元阵列并且连接到串选择线解码器；多条字线，横过存储单元阵列并且连接到至少一个字线解码器。存储单元阵列的块单元可以包括彼此垂直层叠的多个有源图案层。多个有源图案层的每个可以包括在平行于多条位线的方向上延伸的多个列，并限定出该多个列之间的间距。每条字线可包括多个垂直部分，多个垂直部分穿过多个有源图案层中的多个列之间的间距垂直地延伸。每个串选择栅可以配置为控制多条位线之一与多个有源图案层中的一个有源图案层中的多个列之一之间的连接。
在示例实施方式中，该器件可以包括：多个位线接触插塞，多个位线接触插塞的每个可以配置为将多条位线之一连接到相应的一个有源图案层。
在示例实施方式中，在存储单元阵列中相邻的一对块单元共用多个位线接触插塞中的一些。
在示例实施方式中，横过存储单元阵列的每个块单元的多条字线之一可以是虚设字线，其包括从虚设字线垂直延伸并且与虚设字线的非延伸部交替的延伸部。在存储单元阵列的每个块单元中，串选择栅可以包括与虚设字线的延伸部间隔开的第一组串选择栅和与虚设字线的非延伸部间隔开的第二组串选择栅，第一组串选择栅和第二组串选择栅在平面图中可以以Z字形图案布置。
附图说明
通过下文结合附图的简要描述，将更清楚地理解示例实施方式。附图表示在此描述的非限制的示例实施方式。
图1至4为示意芯片布局图，描绘了根据发明构思的示例实施方式的三维半导体存储器件。
图5是示意图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
图6至12为平面图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
图13至15为透视图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
图16是透视图，示出根据发明构思的示例实施方式的三维半导体存储器件的有源图案。
图17和18为平面图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
图19是流程图，示出根据发明构思的示例实施方式的三维半导体存储器件的制造方法。
图20为透视图，示出根据发明构思的示例实施方式的三维半导体存储器件，其利用图19的制造方法被制造。
图21为图20中的三维半导体存储器件的一部分的放大图。
图22为流程图，示出根据发明构思的示例实施方式的三维半导体存储器件的制造方法。
图23为截面图，示出根据发明构思的示例实施方式的三维半导体存储器件，其利用图22的制造方法被制造。
图24和25为框图，示意地示出包括根据发明构思的示例实施方式的半导体器件的电子设备。
应当注意到这些图形旨在示出在某些示例实施方式中使用的方法、结构和/或材料的一般特性并对下文所提供的书面描述进行补充。然而，这些附图不是按比例的且可能没有精确地反映任何给出的实施方式的精确结构特性或性能特性，并且不应被解释为限定或限制示例实施方式所包括的数值或者性能的范围。例如，为了清晰，可以缩小或夸大分子、层、区域和/或结构元件的相对厚度和位置。在不同附图中使用的相似或相同的参考数字旨在表明存在相似或相同的元件或特征。
具体实施方式
现在将参考附图更充分地描述发明构思的示例实施方式，在附图中示出一些示例实施方式。然而，发明构思的示例实施方式可以以许多不同的形式实现且不应理解为限于在此阐述的实施方式；而是，提供发明构思的这些实施方式使得此公开将彻底和完整，这些实施方式将向本领域的普通技术人员充分地传达示例实施方式的范围。在附图中，为了清晰夸大了层和区域的厚度。在附图中相似的附图标记表示相似的元件，因此将省略对它们的描述。
应当理解的是，当元件被称为“连接到”或“耦接到”另一元件时，它能够直接连接或耦接到另一元件或者可以存在中间元件。相反，当元件被称为“直接连接到”或“直接耦接到”另一元件时，不存在中间元件。通篇相似的附图标记指示相似的元件。如这里所用，术语“和/或”包括相关列举项目的一种或多种的任意和所有组合。用于描述元件或层之间的关系的其他词语应该以类似的方式解释（例如，“在...之间”与“直接在...之间”、“相邻”与“直接相邻”、“在...上”与“直接在...上”）。
可以理解虽然术语第一、第二等可以用于此来描述各种元件、部件、区域、层和/或部分，这些元件、部件、区域、层和/或部分应不受这些术语限制。这些术语只用于区分一个元件、部件、区域、层或部分与其他元件、部件、区域、层或部分。因此，以下讨论的第一元件、部件、区域、层或部分可以被称为第二元件、部件、区域、层或部分，而不背离本发明的教导。
在这里为了描述的方便，可以使用空间相对术语，诸如“下面”、“下方”、“下”、“上方”、“上”等，来描述一个元件或特征和其他元件或特征如图中所示的关系。可以理解空间相对术语旨在包含除了在图中所绘的方向之外的装置在使用或操作中的不同方向。例如，如果在图中的装置被翻转，被描述为在其他元件或特征的“下方”或“下面”的元件则应取向在所述其他元件或特征的“上方”。因此，示范性术语“下方”可以包含下方和上方两个方向。装置也可以有其它取向（旋转90度或其它取向）且相应地解释这里所使用的空间相对描述语。
这里所使用的术语是只为了描述特别的实施例的目的且不旨在限制示例实施方式。如这里所用，单数形式“一”和“该”也旨在包括复数形式，除非内容清楚地指示另外的意思。可以进一步理解当在此说明书中使用时术语“包括”和/或“包含”说明所述特征、整体、步骤、操作、元件和/或组分的存在，但是不排除存在或添加一个或更多其他特征、整体、步骤、操作、元件、组分和/或其组。
参考截面图示在这里描述了本发明构思的示例实施方式，该图示是本发明的理想实施例（和中间结构）的示意图。因此，可以预期由于例如制造技术和/或公差引起的图示的形状的变化。因此，本发明构思的示例实施方式不应解释为限于这里所示的特别的区域形状，而是包括由于例如由制造引起的形状的偏离。例如，被示为矩形的注入区将通常具有修圆或弯曲的特征和/或在其边缘具有注入浓度的梯度而不是从注入区到非注入区的二元变化。相似地，由注入形成的埋入区可以引起埋入区和通过其进行注入的表面之间的区域中的某些注入。因此，图中示出的区域本质上是示意性的且它们的形状不旨在示出区域的精确的形状且不旨在限制本发明的范围。
除非另有界定，这里使用的所有术语（包括技术和科学术语）具有本发明构思的示例实施方式属于的领域的普通技术人员共同理解的相同的意思。还可以理解，诸如那些在通用词典中定义的术语应解释为与在相关技术和本公开的背景中它们的涵义一致的涵义，而不应解释为理想化或过度形式化的意义，除非在这里明确地如此界定。
图1至4为示意芯片布局图，描绘了根据发明构思的示例实施方式的三维半导体存储器件。图5是示意图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
参考图1至4，三维半导体存储器件可包括至少一个模块（mat）MAT。每个模块MAT可包括提供有三维布置的存储单元的存储单元阵列、配置为控制存储单元的字线WL、选择性地连接到存储单元的位线BL、选择性地控制位线BL与存储单元之间的电连接的串选择线SSL、以及控制存储单元与公共源极线之间的电连接的接地选择线GSL。存储单元阵列可包括多个块BLOCK0、...、m，如图5所示。字线WL可提供为横过块BLOCK0、...、m中至少一个，位线BL可提供在每个块BLOCK0、...、m上。如图5所示，多个块BLOCK0、...、m可沿着多条位线的纵向方向BLD布置。多个块BLOCK0、...、m中的每个可包括沿着字线的纵向方向WLD布置的多个扇区（sector）。在示例实施方式中，每个块的位线BL可以以独立方式操作。
如将参考图6至15所描述的，位线BL和串选择线SSL可设置为交叉字线WL和接地选择线GSL。在每个模块MAT中，位线BL可连接到至少一个页面缓冲器，字线WL和接地选择线GSL可连接到至少一对彼此面对的WL/GSL解码器。此外，串选择线可连接到SSL解码器。
如图1至4所示，每个模块MAT可包括一对彼此面对的WL/GSL解码器。在示例实施方式中，在每个模块MAT中，SSL解码器可邻近于页面缓冲器设置或设置在存储单元阵列的面对页面缓冲器的一侧。例如，如图1和3所示，在每个模块MAT中，SSL解码器可提供在页面缓冲器和存储单元阵列之间。备选地，如图2和4所示，在每个模块MAT中，存储单元阵列可提供在彼此面对的SSL解码器和页面缓冲器之间。
SSL解码器的这些构造能够将三维半导体存储器件的页面深度（page depth）增大到使用者所期望的水平。例如，在SSL解码器邻近于WL/GSL解码器设置的情况下，通过用位线与公共源极线之间的距离L除以串选择线SSL的节距P（例如，L/P）可给出器件的页面深度。然而，根据图1至4所示的SSL解码器的构造，根据示例实施方式的三维半导体存储器件可以不受上述限制，因此可配置为具有增大的页面深度，如上所述。此外，在SSL解码器邻近于WL/GSL解码器设置的情况下，串选择线SSL可具有彼此不同的长度，因为，例如，串选择晶体管可以不平行于SSL解码器的方向布置。然而，根据图1至4所示的示例实施方式，可以解决此问题。
图6至12为平面图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列，图13至15为透视图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。图5的块BLOCK0,...,m中的每个可包括配置为具有将参考图6至12描述的结构特征的至少一个部分。给出图13至15以提供对发明构思的示例实施方式的更好理解，图13至15示出了以下将描述的扇区SECT的结构特征。
参考图6至12，每个块BLCK可包括多个扇区SECT。每个扇区SECT可包括多个有源图案ACT，该有源图案ACT布置为具有多层和多列结构，如图13、15和16所示。有源图案ACT可以由一种半导体材料（例如，硅或石墨烯）形成。在每个块BLCK中，多个扇区SECT可共用一条公共源极线CSL。此外，公共源极线CSL可以被彼此相邻布置的一对块BLCK共用。换句话说，彼此相邻布置的一对块BLCK可以提供为关于公共源极线CSL具有镜面对称性。
每个扇区SECT可包括多个位线接触插塞BLCT。如图13、15和16所示，每个位线接触插塞BLCT可以电连接到有源图案ACT的相应一层。在每个扇区SECT中，布置在同一水平上的一些有源图案ACT可以共同连接到位线接触插塞BLCT的相应一个。
每个扇区SECT可包括多个串选择栅SSG。例如，如图13所示，每个串选择栅SSG可以配置为控制基板SUB上的多列有源图案ACT中的相应一列。在此情况下，在每个扇区SECT中，布置在相同列中的有源图案ACT与位线接触插塞BLCT之间的电连接可以被串选择栅SSG中的相应一个控制。
位线接触插塞BLCT可以分别连接到横过块BLCK的多条位线BL，串选择栅SSG可以分别连接到横过块BLCK的串选择线SSL。在示例实施方式中，位线BL可以设置在串选择线SSL之间。例如，位线BL和串选择线SSL可以交替布置。在示例实施方式中，位线BL和串选择线SSL可以设置在同一水平上，如图14和15所示。然而，示例实施方式不限于此，位线BL可以形成在与串选择线SSL不同的水平。
每个块BLCK可包括横过扇区SECT的多条字线WL。在示例实施方式中，存储元件（例如，用于电荷存储的多层结构）可以设置在字线WL和有源图案ACT之间。每条字线WL可包括在多列有源图案ACT与栅连接线之间延伸的垂直栅极，栅连接线横过扇区SECT并且将垂直栅极彼此连接。例如，每条字线WL可以类似梳状成形。
每个块BLCK可包括横过扇区SECT的接地选择线GSL。至少一个接地栅绝缘层可以设置在接地选择线GSL和有源图案ACT之间以用作栅电介质。在示例实施方式中，接地栅绝缘层可具有与存储元件相同的薄膜结构。此外，接地选择线GSL可以形成为具有与每条字线WL基本相同的截面结构。例如，接地选择线GSL也可类似梳状成形。接地选择线GSL可以形成为具有大于每条字线WL的宽度。
在示例实施方式中，每个块BLCK可包括连接有源图案ACT与位线接触插塞BLCT的低电阻层LRM，如图6至9所示。低电阻层LRM可以布置为具有多层结构，它们中的每个将布置在相同列中的有源图案ACT中的一个连接到相应的一个位线接触插塞BLCT。低电阻层LRM可以由电阻率小于有源图案ACT的电阻率的材料（例如，金属或高掺杂半导体）形成。
低电阻层LRM可以利用横向替换工艺形成。例如，横向替换工艺可包括形成替换开口RO以暴露有源图案ACT的侧壁、横向地蚀刻有源图案ACT的暴露侧壁以形成多层结构的凹进区域、然后用低电阻材料填充该凹进区域。
替换开口RO可以形成为从头到尾地横过每个扇区SECT。例如，如图6至8所示，在相邻的一对扇区SECT中，低电阻层LRM或有源图案ACT可以横向地分成多个部分。
在示例实施方式中，替换开口RO可不形成为横过每个扇区SECT。例如，如图9所示，替换开口RO可以形成为穿透低电阻层LRM。在此情况下，相邻一对扇区SECT可共用低电阻层LRM。
在示例实施方式中，如图10至12所示，每个扇区SECT可以配置为不包括低电阻层LRM。例如，有源图案ACT可以直接连接到位线接触插塞BLCT。在此情况下，如图9所示，相邻一对扇区SECT可共用位线接触插塞BLCT。换句话说，关于图9至12所示的半导体器件，即将通过位线接触插塞BLCT传输的电压可以被共同施加到相邻一对扇区SECT。
同时，如图15所示，位线BL和串选择线SSL可以通过插塞PLG电连接到位线接触插塞BLCT和串选择栅SSG。为了提供发明构思的示例实施方式的更好理解，即将连接到插塞PLG的位置被描绘在图15的右部，但是插塞PLG可以被位线BL和串选择线SSL遮蔽，如图15的左部所示。
根据发明构思的示例实施方式，在每个扇区SECT中，每条位线BL和每个位线接触插塞BLCT可以连接到多层有源图案ACT中的一层，由此用作层选择器。因此，在每个扇区SECT中，位线BL的数目和位线接触插塞BLCT的数目可以与有源图案ACT的层数相同。例如，在图6至12中，如果有源图案ACT的层数为4，则可以设置四条位线BL以横过每个扇区SECT，如图13所示。然而，发明构思的示例实施方式不限于此。例如，在图9至12中，位线接触插塞BLCT被相邻一对扇区SECT共用，设置在每个扇区SECT内的位线接触插塞BLCT的数目可以是横过每个扇区SECT的位线BL的数目的一半。
在示例实施方式中，在每个扇区SECT中，每个串选择栅SSG和每条串选择线SSL可以连接到多列有源图案ACT中的一列，由此用作列选择器。例如，如图6至12所示，横过每个扇区SECT的串选择线SSL的数目可以等于构成每个扇区SECT的有源图案ACT的列数。
在编程或读取操作期间，列选择器可以用于选择构成每个扇区SECT的多列有源图案ACT中的一列。换句话说，多列有源图案ACT中的一列可以通过选择串选择线SSL之一而被选择。
同时，在编程或读取操作期间，构成每个块BLCK的多个扇区SECT可以通过不同的位线BL和不同的串选择线SSL控制，它们可以被独立地操作。这能够增大每次输入到每个块BLCK/从每个块BLCK输出的数据（例如，页面）的大小。例如，在每个块BLCK没有分成多个扇区的情况中，页面的最大大小会限于有源图案ACT的层数。相反，根据参考图6至12描述的示例实施方式，页面的最大大小可以是构成每个块BLCK的有源图案ACT的层数和扇区SECT的数目的乘积。
在示例实施方式中，如图6、7、10和11所示，每个块BLCK可包括至少一个块选择线BSL，其配置为控制位线BL和有源图案ACT之间的电连接。多个块BLCK之一可以通过利用块选择线BSL被选择性访问，但是发明构思的示例实施方式不限于此。例如，如图8、9和12所示，发明构思的示例实施方式可以配置为不包括块选择线BSL，在此情况下，位线BL和有源图案ACT之间的电连接可以利用字线WL来控制。
在示例实施方式中，如图6、8、10和12所示，位线BL和串选择线SSL可以交替布置。这意味着，当沿着字线WL的纵向方向测量时，位线接触插塞BLCT可以提供为具有与有源图案ACT基本相同的节距。然而，此结构特征可以被不同地改变。例如，在相邻一对块BLCK共用以Z字形方式布置的位线接触插塞BLCT的情况中，如图9所示，位线接触插塞BLCT可具有比有源图案ACT大的节距。此外，在每个扇区SECT中，有源图案ACT的列数可以大于位线BL的列数，如图7和11所示。例如，在每个扇区SECT中，有源图案ACT的列数可以大约是位线BL的数目的整数倍，但是发明构思的示例实施方式可以不限于此。在此情况下，位线接触插塞BLCT可具有比有源图案ACT大的节距。
图17和18为平面图，示出根据发明构思的示例实施方式的三维半导体存储器件的存储单元阵列。
如图17所示，串选择栅SSG可以提供为具有Z字形布置。例如，当串选择栅SSG可以被分为控制偶数列的有源图案ACT的第一组和控制奇数列的有源图案ACT的第二组时，第一组和第二组可以在从最邻近的一条字线WL（在下文被称为虚设字线dWL）到串选择栅SSG的距离或从块选择线BSL到串选择栅SSG的距离方面彼此不同。如果第一组的串选择栅SSG与虚设字线dWL之间的距离为L1，则第二组的串选择栅SSG和虚设字线dWL之间的距离为小于L1的L2。此距离差异可导致经过有源图案ACT的电路径的电阻增大。位线接触插塞BLCT和公共源极线CSL可以分别经由漏极扩散区DR和源极扩散区DS连接到有源图案ACT。漏极扩散区DR和源极扩散区DS可具有与有源图案ACT不同的导电类型。
根据发明构思的示例实施方式，虚设字线dWL和/或块选择线BSL可具有朝向串选择栅SSG横向延伸的延伸部EXT，如图17和18所示。在示例实施方式中，每个延伸部EXT可具有由L1-L2得到的宽度，但是发明构思的示例实施方式可以不限于此。延伸部EXT能够防止有源图案ACT的电阻增大，有源图案ACT的增大的电阻可由串选择栅SSG的Z字形布置引起。
在示例实施方式中，如图18所示，串选择栅SSG可以布置在多列有源图案ACT之间。在此情况下，每列有源图案ACT可以通过设置在其两侧的一对串选择栅而被控制。
图19为流程图，示出根据发明构思的示例实施方式的三维半导体存储器件的制造方法，图20为透视图，示出根据发明构思的示例实施方式的三维半导体存储器件，其利用图19的制造方法制造。另外，图21为图20中的三维半导体存储器件的一部分的放大图。
参考图19至21，可以形成包括多个绝缘层和多个半导体层的叠层（在S1中）。叠层可以被图案化以形成限定出有源图案ACT的沟道切割区CC（在S2中）。在发明构思的示例实施方式中，有源图案ACT可以被图案化以具有例如图16所示的结构特征。
存储层可以形成为共形地覆盖提供有有源图案ACT的所得结构（在S3中）。在发明构思的示例实施方式中，存储层可包括隧道绝缘层、电荷存储层和阻挡绝缘层。例如，电荷存储层可包括硅氮化物层，阻挡绝缘层可包括硅氧化物层或高k电介质（诸如，铝氧化物、铪氧化物或锆氧化物）中至少一个。如图21所示，存储层ML可包括隧道绝缘层ML1、电荷存储层ML2和阻挡绝缘层ML3。
垂直电极层可以形成在存储层上以填充沟道切割区（在S4中）。垂直电极层可包括掺杂多晶硅层、钛氮化物层、钽氮化物层或钨氮化物层中至少一个。
此后，垂直电极层可以被图案化以形成垂直电极（在S5中）。垂直电极可以用作参考图6至15描述的接地选择线GSL、字线WL、串选择栅SSG或块选择线BSL中至少一个。例如，形成垂直电极可包括形成掩模图案以横过有源图案ACT，和利用掩模图案作为蚀刻掩模各向异性地蚀刻垂直电极层。因此，垂直电极可以彼此水平地分开，存储层的表面可以在垂直电极之间被局部地暴露。例如，每个垂直电极可以类似于梳状成形，包括在多列有源图案ACT之间延伸的部分，如图20所示。
此后，在垂直电极之间暴露的存储层可以利用例如各向同性刻蚀工艺被蚀刻以形成存储图案MP（在S6中）。然后，绝缘间隙填充层GFL可以形成在垂直电极之间以再次填充沟道切割区CC（在S7中）。
蚀刻该存储层可包括从垂直电极之间去除隧道绝缘层、电荷存储层或阻挡绝缘层中至少一个。例如，蚀刻该存储层可以执行为暴露有源图案ACT的侧壁，如图20所示。在此情况下，绝缘间隙填充层可形成为与有源图案的侧壁直接接触。然而，在其他示例实施方式中，蚀刻该存储层可以被执行为使得在垂直电极的侧壁上留有隧道绝缘层或使得在垂直电极的侧壁上留有隧道绝缘层和电荷存储层。
图22为流程图，示出根据发明构思的示例实施方式制造三维半导体存储器件的方法，图23为截面图，示出根据发明构思的示例实施方式的三维半导体存储器件，其利用图22的制造方法制造。
参考图22，在参考图20描述的形成垂直电极之后，绝缘间隙填充层GFL可以形成在垂直电极之间（在S8中）。根据发明构思的示例实施方式，绝缘间隙填充层GFL可以形成为在垂直电极（例如，WL）之间形成空气间隙AG，如图23所示。在示例实施方式中，绝缘间隙填充层GFL可包括硅氧化物层或低k电介质中至少一个，并且可以利用沉积技术（例如，物理气相沉积或化学气相沉积技术）形成。在沉积绝缘间隙填充层GFL期间，绝缘间隙填充层GFL的台阶覆盖性能可以被控制以形成空气间隙AG。在示例实施方式中，如在先参考图19所描述的，在形成绝缘间隙填充层GFL之前，存储层可以被进一步图案化（在S6中）。
图24和25为框图，示意地示出包括根据发明构思的示例实施方式的半导体器件的电子设备。
参考图24，包括根据发明构思的示例实施方式的半导体器件的电子设备1300可以用于以下之一：个人数字助理(PDA)、便携式计算机、移动计算机、上网平板、无线电话、蜂窝式电话、数字音乐播放器、有线或无线电子设备、或者包括以上中至少两个的复合电子设备。电子设备1300可包括通过总线1350彼此结合的控制器1310、输入/输出设备1320（诸如，键区、键盘、显示器）、存储器1330和无线接口1340。控制器1310可以包括例如至少一个微处理器、数字信号处理器、微型控制器等。存储器1330可以配置为存储将被控制器1310使用的命令代码或者用户数据。存储器1330可包括根据发明构思的示例实施方式的半导体器件。电子装置1300可以使用无线接口1340，该无线接口1340配置为利用RF信号将数据传输到无线通信网络或者从无线通信网络接收数据。无线接口1340可以包括例如天线、无线收发器等等。电子系统1300可以用于通信系统的通信接口协议，诸如CDMA、GSM、NADC、E-TDMA、WCDMA、CDMA2000、Wi-Fi、Muni Wi-Fi、蓝牙、DECT、无线USB、快闪OFDM、IEEE802.20、GPRS、iBurst、WiBro、WiMAX、WiMAX-Advanced、UMTS-TDD、HSPA、EVDO、LTE-Advanced、MMDS等等。
参考图25，将描述包括根据发明构思的示例实施方式的半导体器件的存储系统。存储系统1400可以包括用于存储大量数据的存储器件1410和存储控制器1420。存储控制器1420响应于主机1430的读取/写入请求控制存储器件1410以读取存储在存储器件1410中的数据或者将数据写入到存储器件1410中。存储控制器1420可以包括地址映射表，用于将主机1430（例如，移动装置或计算机系统）提供的地址映射到存储器件1410的物理地址。存储器件1410可以是根据发明构思的示例实施方式的半导体器件。
上文公开的半导体存储器件可以利用各种不同的封装技术来封装。例如，根据前述实施方式的半导体存储器件可以利用以下中任意一个封装方式被封装：层叠封装（PoP）技术、球栅阵列（BGAs）技术、芯片级封装（CSPs）技术、带引线的塑料芯片载体（PLCC）技术、塑料双列直插式封装（PDIP）技术、窝伏尔组件中管芯封装（die in waffle pack）技术、晶片式中管芯（die in wafer form）技术、板上芯片（COB）技术、陶瓷双列直插式封装（CERDIP）技术、塑料四方扁平封装（PQFP）技术、薄型四方扁平封装（TQFP）技术、小外型封装（small outline(SOIC)）技术、收缩型小外形封装（SSOP）技术、薄小外型封装（thin smalloutline(TSOP)）技术、系统级封装（SIP）技术、多芯片封装（MCP）技术、晶片级制造封装（wafer-level fabricated package(WFP)）技术和晶片级处理堆叠封装（wafer-levelprocessed stack package(WSP)）技术。
在其中可安装有根据示例实施方式的半导体存储器件的封装可以还包括至少一个半导体器件（例如，控制器和/或逻辑器件），其配置为控制半导体存储器件。
根据发明构思的示例实施方式，串选择线可形成为平行于位线。这能够增大三维半导体存储器件的页面深度。
根据发明构思的其他示例实施方式，字线或块选择线之一可形成为具有延伸部。这能够减小有源图案的寄生电阻。
根据发明构思的示例实施方式，在字线之间可形成空气间隙。这能够限制（和/或抑制）在字线之间发生电容耦合。
根据发明构思的示例实施方式，在字线之间可去除一部分存储层。这能够改善器件的数据保持性能。
虽然已经具体显示和描述了发明构思的一些示例实施例，然而本领域的普通技术人员将理解在不脱离权利要求的精神和范围的情况下，可以作出形式和细节上的变化。
本申请要求于2013年1月11日向韩国专利局提交的韩国专利申请No.10-2013-0003277的优先权，其全部内容通过引用结合在此。

Claims (22)

1.一种三维半导体器件，包括：
存储单元阵列，包括彼此层叠的存储单元，该存储单元阵列包括在平面图中的左侧和其对面的右侧、以及顶侧和其对面的底侧；
至少一个字线解码器，邻近于所述存储单元阵列的左侧和右侧中的至少一个；
页面缓冲器，邻近于所述存储单元阵列的底侧和顶侧中的一个；
串选择线解码器，邻近于所述存储单元阵列的底侧和顶侧中的所述一个，或者邻近于所述存储单元阵列的底侧和顶侧中的另一个；
多条位线，横过所述存储单元阵列并连接到所述页面缓冲器；以及
多条串选择线，横过所述存储单元阵列并连接到所述串选择线解码器，
其中所述多条位线中的每条设置在所述多条串选择线中相邻的两条串选择线之间。
2.如权利要求1所述的器件，其中所述页面缓冲器邻近于所述存储单元阵列的所述底侧。
3.如权利要求2所述的器件，其中所述串选择线解码器在所述存储单元阵列和所述页面缓冲器之间。
4.如权利要求2所述的器件，其中所述存储单元阵列在所述串选择线解码器和所述页面缓冲器之间。
5.如权利要求2所述的器件，还包括：
多条字线，横过所述存储单元阵列并连接到所述至少一个字线解码器中相应的一个，
其中所述多条位线和所述多条串选择线交叉所述多条字线。
6.如权利要求5所述的器件，其中所述存储单元阵列包括沿着所述多条位线的纵向方向布置的多个块，和
所述多个块中的每个包括沿着所述多条字线的纵向方向布置的多个扇区。
7.如权利要求6所述的器件，其中所述存储单元阵列包括分别在所述多个块中的块选择线，和
所述块选择线配置为控制所述多条位线与所述存储单元的块单元之间的电连接。
8.如权利要求6所述的器件，其中所述存储单元阵列包括有源图案，该有源图案具有多层和多列结构，和
在多个块的每个中，所述多个扇区中的两个不同的扇区的所述有源图案在所述多条字线的所述纵向方向上彼此分开。
9.如权利要求8所述的器件，还包括：
多个位线接触插塞，每个位线接触插塞配置为将所述多条位线之一电连接到相应的一个有源图案中的多个层中的相应一层，和
其中所述多个块中相邻的一对共用所述多个位线接触插塞中的一些。
10.如权利要求9所述的器件，其中在所述多个扇区的每个中的所述多个位线接触插塞的数目是所述多个扇区的每个中的所述有源图案的层的数目的一半。
11.如权利要求8所述的器件，还包括：
多个位线接触插塞，每个位线接触插塞配置为将所述多条位线之一电连接到所述有源图案的多个层中的相应一层，
其中所述多个块的相邻的一对通过所述多个位线接触插塞当中不同的位线接触插塞连接到所述多条位线。
12.如权利要求11所述的器件，其中所述多个位线接触插塞的数目等于所述多个扇区的每个中的所述有源图案的多个层的数目。
13.如权利要求5所述的器件，其中所述存储单元阵列包括：
有源图案和电荷存储层，
其中所述有源图案包括多层和多列结构；
所述字线横过所述有源图案且具有多列结构；和
所述电荷存储层在所述有源图案和所述字线之间。
14.如权利要求13所述的器件，其中
每个有源图案是半导体图案，其纵轴平行于基板，和
所述多条字线的每条包括在所述有源图案之间的垂直栅极和连接所述垂直栅极的横向线。
15.如权利要求13所述的器件，其中所述多条位线的每条电连接到相应一个有源图案中的相应层，和
每条串选择线配置为控制所述多条位线与一个有源图案中的相应列之间的电连接。
16.如权利要求13所述的器件，进一步包括，
低电阻层，分别连接到所述有源图案的多个层；和
位线接触插塞，将每条位线电连接到相应的一个低电阻层，
其中所述低电阻层的电阻率低于所述有源图案的电阻率。
17.如权利要求16所述的器件，其中所述存储单元阵列包括沿着所述多条位线的纵向方向布置的多个块，以及所述多个块中的每个包括沿着所述多条字线的纵向方向布置的多个扇区，
其中所述多个块中相邻的一对共用一个低电阻层，
至少一个替换开口垂直地穿透所述低电阻层。
18.如权利要求5所述的器件，进一步包括位线接触插塞，将每条位线电连接到所述存储单元阵列中包括的有源图案的多个层中的相应一层，
其中所述位线接触插塞到所述多条字线之一的距离基本相同。
19.如权利要求1所述的器件，还包括：
多个串选择栅；以及
多条字线，横过所述存储单元阵列并且连接到所述至少一个字线解码器，其中，
所述多条串选择线在平行于所述多条位线的方向上，
所述存储单元阵列的块单元包括彼此垂直层叠的多个有源图案层，
所述多个有源图案层的每个包括在平行于所述多条位线的方向上延伸的多个列，并限定出该多个列之间的间距，
每条字线包括多个垂直部分，所述多个垂直部分穿过所述多个有源图案层中的所述多个列之间的所述间距垂直地延伸，和
每个串选择栅配置为控制在所述多条位线之一与所述多个有源图案层中的一个有源图案层的所述多个列之一之间的连接。
20.如权利要求19所述的器件，还包括：
多个位线接触插塞，其中
所述多个位线接触插塞的每个配置为将所述多条位线之一连接到相应的一个有源图案层。
21.如权利要求20所述的器件，其中所述存储单元阵列中的相邻的一对块单元共用所述多个位线接触插塞中的一些。
22.如权利要求19所述的器件，其中
横过所述存储单元阵列的每个块单元的所述多条字线之一是虚设字线，所述虚设字线包括从所述虚设字线垂直延伸并且与所述虚设字线的非延伸部交替的延伸部，
在所述存储单元阵列的每个块单元中，所述串选择栅包括与所述虚设字线的所述延伸部间隔开的第一组串选择栅和与所述虚设字线的非延伸部间隔开的第二组串选择栅，和
第一组串选择栅和第二组串选择栅在平面图中以Z字形图案布置。
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