TWI466177B

TWI466177B - 半導體結構及其製造方法

Info

Publication number: TWI466177B
Application number: TW101112415A
Authority: TW
Inventors: Shih Hung Chen; Hang Ting Lue; Kuang Yeu Hsieh
Original assignee: Macronix Int Co Ltd
Priority date: 2012-04-09
Filing date: 2012-04-09
Publication date: 2014-12-21
Also published as: TW201342437A

Description

半導體結構及其製造方法

本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種應用離子佈植技術形成之半導體結構及其製造方法。

記憶裝置係使用於許多產品之中，例如MP3播放器、數位相機、電腦檔案等等之儲存元件中。隨著應用的增加，對於記憶裝置的需求也趨向較小的尺寸、較大的記憶容量。因應這種需求，係需要製造高元件密度的記憶裝置。

一般而言，會以離子佈植方式於半導體層上形成摻雜層，以改變半導體層的雜質濃度。

然而，離子佈植通常垂直地作用於半導體層的頂部。此外，當離子佈植深度愈深，則所需能量愈大，如此對半導體層造成的損害也愈大。

本發明係有關於一種半導體結構及其製造方法，可減少離子佈植對半導體層造成損害。

根據本發明之一實施例，提出一種半導體結構。半導體結構包括一基底、一堆疊結構及一摻雜層。堆疊結構形成於基底上，其中堆疊結構係包括數條導電條紋及數條絕緣條紋，該些導電條紋之一者位於相鄰二絕緣條紋之間，堆疊結構具有一第一側壁，第一側壁之長邊沿一通道方向延伸。摻雜層形成於第一側壁中，摻雜層係由一離子佈植作用於第一側壁所形成，其中離子佈植之一佈植方向與第一側壁夾一銳角。

根據本發明之另一實施例，提出一種半導體結構之製造方法。製造方法包括以下步驟。形成一堆疊結構於一基底上，其中堆疊結構係包括數條導電條紋及數條絕緣條紋，該些導電條紋之一者位於相鄰二絕緣條紋之間，堆疊結構具有一第一側壁，第一側壁之長邊沿一通道方向延伸；以及，以一離子佈植作用於第一側壁，以於第一側壁形成一摻雜層，其中離子佈植之一佈植方向與第一側壁夾一銳角。

為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：

請參照第1A圖，其繪示依照本發明一實施例之半導體結構的俯視圖。半導體結構100係三維記憶體結構，如三維垂直閘極記憶裝置(3D vertical gate memory device)，例如包括反及閘(NAND)型快閃記憶體或反熔絲記憶體等等。半導體結構100包括基底110、至少一堆疊結構120及摻雜層130。

請參照第1B圖，其繪示第1A圖中沿方向1B-1B’的剖視圖。堆疊結構120形成於基底110上，其中堆疊結構120包括數條導電條紋121、數條絕緣條紋122、記憶層123及導電層124且具有相對之第一側壁120s1與第二側壁120s2。

此些導電條紋121之一者位於相鄰二絕緣條紋122之間，且不同層次的導電條紋121係分別作為不同記憶平面的位元線(Bit Line)。導電條紋121的材料可由多晶矽或金屬製成。此外，導電條紋121具有第一導電型，如N型導電形，其中導電條紋121的摻雜濃度介於約5×10¹⁷ /cm³ 至5×10¹⁹ /cm³ 之間。

本實施例中，導電條紋121相對絕緣條紋122係外凸，而形成突出部1211。此外，絕緣條紋122例如是氧化物。

記憶層123包覆第一側壁120s1。由於導電條紋121之突出部1211，使記憶層123可包覆更多部分的導電條紋121。此外，亦可增加記憶層123的外露表面積，進而提升導電層124與記憶層123的包覆性。

記憶層123係一多層結構，例如是ONO複合層或ONONO(BE-SONOS)複合層。本實施例中，記憶層123包括第一介電層（未繪示）、第二介電層（未繪示）及第三介電層（未繪示），其中第一介電層是氧化矽，第二介電層是氮化矽，其可介於第一介電層與第二介電層之間，而第三介電層是氧化矽。另一實施例中，記憶層123係單一材料層(未顯示)，包括氮化矽或氧化矽例如二氧化矽、氮氧化矽。

導電層124包覆記憶層123。本例中，導電層124可作為接地選擇線（ground selection line, GSL)或源極選擇線（source selection line, SSL)。

導電層124包覆導電條紋121之突出部1211，使得導電層124包覆更多部分的導電條紋121，故可降低漏電流且提升閘極的控制性。本實施例中，導電層124的材料可以是鎢或多晶矽。

堆疊結構120之第一側壁120s1之長邊及第二側壁120s2之長邊沿通道方向C延伸。此處的通道方向C指的是電流方向，如導電條紋121的延伸方向。

摻雜層130形成於第一側壁120s1及第二側壁120s2中。摻雜層130係由一離子佈植作用於第一側壁120s1及第二側壁120s2所形成。摻雜層130具有一第二導電型，其與導電條紋121的第一導電型相異，例如，第二導電型係P型導電型。此外，摻雜層130的摻雜深度並不受圖示限制，另一實施例中，摻雜層130的摻雜深度實質上等於突出部1211的突出長度。

請參照第1C圖，其繪示第1A圖中沿方向1C-1C’的剖視圖。堆疊結構220形成於基底110。堆疊結構220對應半導體結構100的記憶胞（memory cell）區域形成。另一實施例中，堆疊結構220與120可僅一者形成於半導體結構100中。

堆疊結構220包括數條導電條紋121、數條絕緣條紋222、記憶層123及導電層124。

導電條紋121相對絕緣條紋222係外凸，而形成突出部1211，相較於第1B圖之突出部1211，第1C圖之突出部1211的突出長度較短。

堆疊結構220中最頂層之絕緣條紋222’係阻障層，此阻障層可阻擋離子佈植作用到鄰接之導電條紋121’的頂部。在適當地設計絕緣條紋222’的材料及/或厚度下，絕緣條紋222’可阻擋離子佈植作用到鄰接之導電條紋121的頂部，例如，絕緣條紋222’可選用氧化層、氮化層或光阻層。另一實施例中，絕緣條紋222’的厚度大於位於其下方之絕緣條紋222的厚度。

本實施例中，摻雜層230係選擇性地形成於堆疊結構220之相對的第一側壁120s1及/或第二側壁120s2中，以降低導電條紋121的阻值。摻雜層230具有第一導電型，其與導電條紋121的第一導電型相同，例如是N型導電型。此外，摻雜層230之摻雜濃度大於導電條紋121的摻雜濃度，例如是介於約5×10¹⁷ /cm³ 至2×10²⁰ /cm³ 之間。

請參照第2至11C圖，其繪示依照本發明一實施例之半導體結構的製造過程圖。

如第2圖所示，設置基底110設於載台10之承載面12上，其中，載台10之轉軸A1實質上垂直載台10之承載面12。

如第3A至3B圖所示，其中第3A繪示第2圖之基底的俯視圖，而第3B圖（繪示二個堆疊結構120）繪示第3A圖中沿方向3B-3B’的剖視圖。

第3A圖中，形成至少一堆疊結構120於基底110上。

第3B圖中，堆疊結構120係包括數條導電條紋121及數條絕緣條紋122，其中導電條紋121之一者位於相鄰二絕緣條紋122之間。堆疊結構120具有相對之第一側壁120s1與第二側壁120s2，其中第一側壁120s1之長邊及第二側壁120s2之長邊沿通道方向C（第3A圖）延伸。

如第4圖所示，形成圖案化光阻層140覆蓋堆疊結構120，其中圖案化光阻層140具有第一鏤空區141及第二鏤空區142。第一鏤空區141及第二鏤空區142分別定義接地選擇線(GSL)及源極選擇線(SSL)的形成區域。此外，第一鏤空區141及第二鏤空區142分別具有第一摻雜寬度W1及第二摻雜寬度W2，使形成於第一鏤空區141及第二鏤空區142內的摻雜層130（於第5圖之步驟中形成）具有對應的寬度。

如第5圖所示，繞轉軸A2傾斜載台10一銳角θ，以帶動形成於基底110上之堆疊結構120傾斜此銳角θ，其中轉軸A2實質上垂直於紙面及轉軸A1。

在第5圖中，以離子佈植IMP作用於第一側壁120s1，以於第一側壁120s1形成摻雜層130。由於載台傾斜一銳角θ，故離子佈植方向D與第一側壁120s1之間夾有此銳角θ。本實施例中，離子佈植方向D實質上垂直於通道方向C（通道方向C垂直於紙面）。

本實施例中，堆疊結構120具有底面120b，其中第一側壁120s1實質上垂直於底面120b。在此設計下，銳角 θ可由下式(1)決定。一實施例中，銳角θ可小於或等於30度，然此非用以限制本發明實施例。

式(1)中，S代表相鄰二堆疊結構120之間距，而H代表堆疊結構120之高度。依據式(1)所決定的銳角 θ，使離子佈植IMP可作用到第一側壁120s1的底部（如最底部的導電條紋121的區域），可使整個或大部分的第一側壁120s1受到離子佈植IMP的作用。

此外，銳角 θ可配合堆疊結構120不同的幾何形狀對應改變，以下舉例說明。

請參照第6圖（未繪示導電條紋及絕緣條紋），其繪示依照本發明另一實施例之堆疊結構的剖視圖。堆疊結構120的第一側壁120s1係斜壁，且堆疊結構120具有底面120b，其中第一側壁120s1非垂直於底面120b。銳角 θ可由下式(2)決定。

其中，S1代表相鄰二堆疊結構120之底面120b的最小間距，S2代表第一側壁120s1投影在底面120b的長度，而H代表堆疊結構120之高度。

另一實施例中，亦可傾斜離子佈植機台之離子發射管（未繪示）與載台10中至少一者，使離子佈植方向D與第一側壁120s1夾一銳角 θ。

請參照第7圖，其繪示第5圖中局部7’的放大示意圖。如下式(3)所示，就相同的設計深度L而言，角度 θ’（離子佈植方向D與第一側壁120s1的夾角）愈小，則摻雜深度L’愈深，表示所需的離子佈植能量增加。相較於傳統之離子佈植方向垂直於堆疊結構的頂部（角度θ’相當小），本實施例之傾斜式離子佈植方法所需離子佈植能量較小。一實施例中，角度θ’小於、等於或大於7度，然此數值非用以限制本實施例。

此外，設計深度L可大於記憶層123（繪示於第1C圖）的厚度，使離子佈植可作用到導電條紋121內。

如第8圖所示，繞轉軸A1轉動載台10一角度θ’’，使堆疊結構120之第二側壁120s2（第5圖）可面向離子佈植之佈植方向D，以於第二側壁120s2中形成摻雜層130。其中角度θ’’例如是180度，然此非用以限制本發明實施例。

然後，移除第4圖之圖案化光阻層140，以露出堆疊結構120。

如第9A圖所示，以虛線141及142分別表示源極選擇線及接地選擇線的形成區域。

如第9B圖所示，其繪示第9A圖中方向9B-9B’的剖視圖。可採用例如是氫氟酸，清洗堆疊結構120之第一側壁120s1及第二側壁120s2。

由於摻雜層130所造成的佈植損害，導致第9B圖之絕緣條紋122(對應源極選擇線的形成區域141)部分被移除，使導電條紋121相對絕緣條紋122係外凸，而形成明顯之突出部1211。雖然圖未繪示，然對應接地選擇線之形成區域（第9A圖中虛線142的區域）的絕緣條紋122亦可形成相似的突出結構。

如第9C圖所示，其繪示第9A圖中方向9C-9C’的剖視圖。於執行離子佈植步驟（第5圖）中，由於堆疊結構220被圖案化光阻層140（繪示於第4圖）覆蓋而未受到離子佈植的作用（即未發生佈植損害）。因此，在清洗步驟中，相較於第9B圖之絕緣條紋122被移除的部分而言，第9C圖之絕緣條紋122被移除的部分較少，使導電條紋121的突出部1211的長度相對較短。

如第10A至10B圖所示，形成記憶層123包覆第9B圖之堆疊結構120及第9C圖之堆疊結構220。記憶層123例如是ONO複合層或ONONO複合層或 BE-SONOS複合層。

如第11A圖所示，其繪示本實施例之堆疊結構的俯視圖。可採用例如是微影製程，形成導電層124包覆記憶層123（第11B圖）。本實施例中，蝕刻製程係對導電層124(例如是多晶矽)與記憶層123(例如是ONO結構)具有適當的蝕刻選擇性，因此係蝕刻導電層124，而不會蝕刻記憶層123。

第11A圖中，導電層124包括第一導電層1241、第二導電層1242及至少一字元線（Word Line）1243。第一導電層1241及第二導電層1242覆蓋摻雜層130（於第5圖之步驟中形成），以分別作為源極選擇線（SSL）及接地選擇線（GSL）。第一導電層1241及第二導電層1242分別具有第一導電寬度W3及第二導電寬度W4，其中第一導電寬度W3及第二導電寬度W4分別大於第一摻雜寬度W1及第二摻雜寬度W2，亦即，第一導電層1241及第二導電層1242覆蓋整個摻雜層130（於第5圖之步驟中形成），如此，可降低電流受到PN介面的影響，進而降低阻值。字元線1243覆蓋的部分形成至少一記憶胞（memory cell）。

如第11B圖所示，其繪示第11A圖中方向11B-11B’的剖視圖。第一導電層1241形成後，形成如第1A圖所示之堆疊結構120。

如第11C圖所示，繪示第11A圖中方向11C-11C’的剖視圖。選擇性地，可採用上述傾斜式的離子佈植方法，以離子佈植作用於未被字元線1243覆蓋的記憶層123中，使摻雜層230形成於導電條紋121內，藉以降低導電條紋121的阻值。

第11C圖中，堆疊結構120中最頂層之絕緣條紋222’係阻障層，其可阻擋離子佈植作用到鄰接之導電條紋121’的頂部。藉由設計阻障層的材料及/或厚度可阻擋離子佈植作用到鄰接之導電條紋121’的頂部，例如，絕緣條紋222’可選用氧化層、氮化層或光阻層；或者，絕緣條紋222’的厚度大於位於其下方之絕緣條紋222的厚度。

綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。

10．．．載台

12．．．承載面

100．．．半導體結構

110．．．基底

120、220．．．堆疊結構

120b．．．底面

121、121’．．．導電條紋

1211．．．突出部

122、222、222’．．．絕緣條紋

123．．．記憶層

120s1．．．第一側壁

120s2．．．第二側壁

124．．．導電層

1241．．．第一導電層

1242．．．第二導電層

1243．．．字元線

130、230．．．摻雜層

140．．．圖案化光阻層

141．．．第一鏤空區

142．．．第二鏤空區

A1、A2．．．轉軸

C．．．通道方向

D．．．佈植方向

H．．．高度

IMP．．．離子佈植

L．．．設計深度

L’．．．摻雜深度

S、S1、S2．．．間距

W1．．．第一摻雜寬度

W2‧‧‧第二摻雜寬度

W3‧‧‧第一導電寬度

W4‧‧‧第二導電寬度

第1A圖繪示依照本發明一實施例之半導體結構的俯視圖。

第1B圖繪示第1A圖中沿方向1B-1B’的剖視圖。

第1C圖繪示第1A圖中沿方向1C-1C’的剖視圖。

第2至11C圖繪示依照本發明一實施例之半導體結構的製造過程圖。

100．．．半導體結構

110．．．基底

120．．．堆疊結構

121．．．導電條紋

1211．．．突出部

122．．．絕緣條紋

123．．．記憶層

120s1．．．第一側壁

120s2．．．第二側壁

124．．．導電層

130．．．摻雜層

C．．．通道方向

Claims

一種半導體結構，包括：一基底；一堆疊結構，形成於該基底上，其中該堆疊結構係包括複數條導電條紋及複數條絕緣條紋，該些導電條紋之一者位於相鄰二該絕緣條紋之間，該堆疊結構具有一第一側壁，該第一側壁之長邊沿一通道方向延伸；以及一摻雜層，形成於該第一側壁中，該摻雜層係由一離子佈植作用於該第一側壁所形成，其中該離子佈植之一佈植方向與該第一側壁夾一銳角。
如申請專利範圍第1項所述之半導體結構，其中該佈植方向實質上垂直於該通道方向。
如申請專利範圍第1項所述之半導體結構，其中該堆疊結構中最頂層之該絕緣條紋係一阻障層，該阻障層係阻擋該離子佈植作用到鄰接之該導電條紋的頂部，其中該阻障層係氧化層或氮化層，且該阻障層的厚度大於位於該阻障層下方之該些絕緣條紋的厚度。
如申請專利範圍第1項所述之半導體結構，其中各該導電條紋相對該些絕緣條紋係外凸，而形成一突出部。
如申請專利範圍第4項所述之半導體結構，其中該堆疊結構更包括：一記憶層，包覆該些突出部；以及一導電層，包覆該記憶層。
如申請專利範圍第5項所述之半導體結構，其中該摻雜層具有一摻雜寬度，該導電層具有一導電寬度，該導電寬度大於該摻雜寬度。
一種半導體結構之製造方法，包括：形成一堆疊結構於一基底上，其中該堆疊結構係包括複數條導電條紋及複數條絕緣條紋，該些導電條紋之一者位於相鄰二該絕緣條紋之間，該堆疊結構具有一第一側壁，該第一側壁之長邊沿一通道方向延伸；以及以一離子佈植作用於該第一側壁，以於該第一側壁形成一摻雜層，其中該離子佈植之一佈植方向與該第一側壁夾一銳角。
如申請專利範圍第7項所述之製造方法，其中該佈植方向實質上垂直於該通道方向。
如申請專利範圍第7項所述之製造方法，其中形成該堆疊結構於該基底之該步驟更包括：形成複數個該堆疊結構於該基底上；以該離子佈植作用於該第一側壁之該步驟中，該銳角θ由下式決定：其中，S代表相鄰二該堆疊結構之間距，而H代表各該堆疊結構之高度。
如申請專利範圍第7項所述之製造方法，其中於形成該堆疊結構於該基底之該步驟更包括：形成複數個該堆疊結構於該基底上，其中該第一側壁係一斜壁，且各該堆疊結構具有一底面；以該離子佈植作用於該第一側壁之該步驟中，該銳角θ由下式決定：其中，S1代表相鄰二該堆疊結構之該些底面的間距，S2代表該第一側壁投影在該底面的長度，而H代表各該堆疊結構之高度。