TWI482284B - 具有多重臨限電壓之鰭式場效電晶體的製造方法 - Google Patents

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Description

具有多重臨限電壓之鰭式場效電晶體的製造方法
本發明是有關於一種半導體的製造方法，特別是有關於一種具有多重臨限電壓之鰭式場效電晶體的製造方法。
本專利主張於2012年12月28日提交美國專利申請號61/747,066，名稱”METHODS FOR FORMING FinFETs HAVING MULTIPLE THRESHOLD VOLTAGES”之美國專利申請案的國際優先權。
在形成鰭式場效電晶體(FinFET)時，首先會形成半導體鰭(semiconductor fin)，然後在半導體鰭的部分表面上形成閘極堆疊(gate stack)。在閘極堆疊相對的二側，半導體鰭暴露的端部將被去除以形成凹部，而後藉由磊晶的方法在凹部中再生成源極與汲極區域。
源極與汲極區域的輪廓(profile)對於鰭式場效電晶體的效能的影響是非常顯著的，而這些輪廓包括：舉例來說，底切(undercut)的程度，也就是閘極堆疊下方凹部延伸的程度。為了維持可控制的效能，需要精確地控制底切的大小。更進一步來說，同一晶片上，每個相同型態的場效電晶體具有一致程度的底切也是需要的。然而，底切的控制是很 難達成的，舉例來說，由於半導體鰭暴露部分的圖案密度所造成的圖案負載效應(pattern loading effect)，使得底切的變異可能很顯著，因此底切的控制成為製程上的一大挑戰。
依據部分實施方式，本發明提供一種半導體製造方法包括形成一第一閘極堆疊，以覆蓋一第一半導體鰭的一第一中央部分；形成一第二閘極堆疊，以覆蓋一第二半導體鰭的一第二中央部分；進行一第一植入步驟，以一第一N型摻質植入該第一半導體鰭之一暴露部分，以形成一第一N型摻雜區域，其中該第一中央部分被該第一閘極堆疊保護以免於接收該第一N型摻質；進行一第二植入步驟，以一第二N型摻質植入該第二半導體鰭之一暴露部分，以形成一第二N型摻雜區域，其中該第二中央部分被該第二閘極堆疊保護以免於接收該第二N型摻質，且其中該第一N型摻雜區域與該第一閘極堆疊的閘極邊緣間距，不同於該第二N型摻雜區域與該第二閘極堆疊的閘極邊緣間距；對該第一N型摻雜區域進行蝕刻，以形成一第一凹部；對該第二N型摻雜區域進行蝕刻，以形成一第二凹部；以及進行一磊晶步驟，在該第一凹部及該第二凹部分別再生成一第一半導體區域及一第二半導體區域。
根據本發明之一實施方式，該第一植入步驟包含一二傾斜角植入步驟，且在該二傾斜角植入步驟中，該第一N型摻質以平行於該第一閘極堆疊之邊緣的方向植入。
根據本發明之一實施方式，該第二植入步驟包含一四傾斜角植入步驟，且在該四傾斜角植入步驟中，該第二N型摻質以不平行於該第二閘極堆疊之邊緣平面的方向植入。
根據本發明之一實施方式，該第一N型摻雜區域具有一邊緣對準該第一閘極堆疊之一邊緣，且其中該第二N型摻雜區域與該第二閘極堆疊的一部份重疊。
根據本發明之一實施方式，該第一N型摻雜區域及該第二N型摻雜區域經植入以具有N型摻質濃度高於約5*1019 /cm3 。
根據本發明之一實施方式，該第一N型摻雜區域進行蝕刻的步驟與對該第二N型摻雜區域進行蝕刻的步驟係同時進行，且當該第一及該第二N型摻雜區域大致完全移除時即停止。
根據本發明之一實施方式，更包括生成一氯電漿；以及過濾該氯電漿以篩出氯離子並留下一氯自由基，其中，對該第一N型摻雜區域進行蝕刻的步驟與對該第二N型摻雜區域進行蝕刻的步驟均以該氯自由基進行蝕刻。
根據本發明之一實施方式，該氯自由基係非單一方向。
根據本發明之一實施方式，更包括摻雜該第一半導體區域及該第二半導體區域使兩者成為相同導電型態，其中該第一半導體區域、該第二半導體區域分別為一第一鰭式場效電晶體的一部分、一第二鰭式場效電晶體的一部分。
20‧‧‧基底
22‧‧‧絕緣區
124、224‧‧‧半導體帶
126、226‧‧‧半導體鰭
α、β‧‧‧傾斜角
140、240‧‧‧N型摻雜區域
130A、230A‧‧‧邊緣
GP‧‧‧閘極邊緣間距
100、200‧‧‧區域
128、228‧‧‧井區域
130、230‧‧‧閘極堆疊
132、232‧‧‧閘極介電層
134、234‧‧‧閘極
236、136‧‧‧罩幕層
138、238‧‧‧植入，摻質
126A、226A‧‧‧半導體鰭部分
L1、L2‧‧‧長度
142、242‧‧‧閘極間隙壁
146、246‧‧‧凹部
44‧‧‧氯自由基
148、248‧‧‧磊晶區域
150、250‧‧‧鰭式場效電晶體
為了能更完整了解實施方式及其優點，後續之發明說明將伴隨相關圖示說明，參考之圖例如下：第1圖至第7B圖為繪示本發明一實施方式之鰭式場效電晶體製造方法中間階段的剖面圖及立體圖。
以下之揭示將以複數個實施方式討論如後。然而，這些實施方式提出許多可以運用的觀念，且相當有價值，其各種不同變化具體描述於對應之下文中。這些具體實施方式僅為舉例，並不用以限制本發明的揭露範圍。
根據各種例示性實施方式提供本發明具有多重臨限電壓之鰭式場效電晶體的製造方法，此鰭式場效電晶體的製造方法之中間階段亦舉例於後，各種不同實施立意討論於後。後述各圖式及實施方式中，類似之標號用以標示相似之元件。
第1圖至第7B圖繪示本發明之一實施方式之鰭式場效電晶體的立體圖及剖面圖。第1圖繪示一結構之立體圖，此結構包括基底20、絕緣區22、介於絕緣區22之間的半導體帶124、224以及位於絕緣區22上表面之半導體鰭126、226。基底20可以是半導體基底，更可以是矽基底、矽碳基底或者以其他半導體材料製成之基底。基底20可以輕微摻雜P型或N型摻質。基底20包括第一部分在區域100以及第二部分在區域200。雖然基底20的第一部分與第二部分之間的部分基底20並未顯示於圖式中，但第一部分與第二部分係位於一連續的基底20中。
絕緣區22例如是淺溝渠絕緣區(Shallow Trench Isolation,STI)。形成淺溝渠絕緣區22的方法包括蝕刻基底20以形成溝渠(未繪示)，並填入介電材料於溝渠中，以形成淺溝渠絕緣區22。淺溝渠絕緣區22可以包括例如氧化矽，然而其他介電材質例如氮化矽也可以運用。半導體鰭126、226可分別與下方之半導體帶124、224具有部分重疊。形成半導體鰭126、226的方法可以包括：形成淺溝渠絕緣 區22，使其頂面與半導體鰭126、226的頂面同高，然後移除分別對應半導體鰭126、226二側之淺溝渠絕緣區22，使淺溝渠絕緣區22凹陷。半導體鰭126、226及半導體帶124、224的部分或近乎全部的材質可以包括近乎純矽或者其他含矽的複合物。含矽的複合物包括但不限於矽碳、矽鍺或其他類似材質。
在部分實施方式中，會進行井摻雜，例如：藉由一植入步驟以形成井區域128、228。井區域128、228分別延伸至其對應的半導體鰭126、226以及半導體帶124、224中至少頂端的部分。井區域128、228也可以延伸至基底20中，即淺溝渠絕緣區22底面下方的部分。如果欲形成N型鰭式場效電晶體，則井區域128、228可以是P井區域，其包含例如硼、銦或其他類似材質的P型摻質。相對地，如果欲形成P型鰭式場效電晶體，則井區域128、228可以是N井區域，其包含例如磷、砷、銻或其他類似材質的N型摻質。井區域128、228中的摻雜濃度可以低於1*1018 /cm3 ，也可以介於約1*1016 /cm3 與約1*1018 /cm3 之間。
第2圖繪示閘極堆疊130、230的立體圖。閘極堆疊130、230分別覆蓋於半導體鰭126、226中央部分，但未覆蓋半導體鰭126、226的端部。更進一步來說，閘極堆疊130、230分別形成於半導體鰭126、226中央部分的頂面及側壁上。
在部分實施方式中，堆疊130、230存在於最後的鰭式場效電晶體中並形成鰭式場效電晶體的閘極堆疊。為了更明確的描述，閘極堆疊130、230的內部結構並未繪示於說明書的立體圖式中。依據例示實施方式，閘極堆疊130、 230的內部結構繪示於第3B圖中。如第3B圖所示，閘極堆疊130包括閘極介電層132位於半導體鰭126的頂面及側壁上、以及閘極134覆蓋於閘極介電層132上。閘極堆疊230包括閘極介電層232位於半導體鰭226的頂面及側壁上、以及閘極234覆蓋於閘極介電層232上。閘極介電層132、232可以選自於氧化矽、氮化矽、氧化鎵、氧化鋁、氧化鈧、氧化鋯、氧化鑭、氧化鉿、上述材質之組成或上述材質之疊層。閘極134、234可以包括導電材料，包括多晶矽、難熔金屬(refractory metal)或是對應之組成物，包括例如：鈦、鈦鋁、鉭碳、氰化鉭、碳化鋁鉭、氰化鋁鉭、氮化鈦、鈦鎢以及鎢。在其他實施方式中，閘極134、234包括鎳、金、銅或上述材質之合金。
在替代實施方式中，閘極堆疊130、230形成擬閘極堆疊，擬閘極堆疊於後續的步驟中由替代閘極所取代。如前所述，閘極堆疊130、230可以包括擬閘極(亦可參照圖式之134、234)。擬閘極介電層132、232，可以選擇性形成或不形成於擬閘極134、234及對應下方之半導體鰭126、226之間。擬閘極134、234可以包括例如多晶矽。在這些實施方式中，閘極間隙壁(未繪示)可以選擇性形成或不形成為閘極堆疊130、230的部分。
接著，請參照第3A圖、第3B圖及第3C圖，進行N型摻雜步驟以植入N型摻質。第3B圖係顯示第3A圖中剖面線3B-3B所擷取之剖面；第3C圖係顯示第3A圖剖面線3C-3C所擷取之剖面。為進行植入步驟，首先形成罩幕層236以保護區域200，而區域100被罩幕層236暴露出來。罩幕層236可以是光阻，然而其他形式的罩幕層亦可以被運 用。依據部分實施方式，N型摻雜步驟係藉由植入步驟進行，其中箭頭138代表植入之摻質及各自的植入步驟。在本發明之一實施方式中，如第3A圖及第3B圖所示，植入步驟可以至少包括二傾斜植入步驟，且二傾斜植入步驟分別傾斜於相對之不同方向，其中傾斜角α(第3B圖)可以介於約10度及約50度之間，然而傾斜角α亦可以更大或更小。因此，植入區域140已形成(如第3A圖及第3C圖，下文所述之N型摻雜區域140)。植入區域140包括半導體鰭126所暴露的部分，及可選擇性延伸或不延伸至實質上墊於下方的半導體帶124，端看所使用的植入能量而定。植入之N型摻質包括砷、磷、銻或類似材質，然而其他N型摻質例如氮亦可以使用。經過植入步驟後，N型摻雜區中的N型摻質濃度可以大於5*1019 /cm3 ，然而N型摻質濃度也可以更小。
請參照第3B圖，第3B圖中所示之平面係平行於第3A圖中的X方向。植入步驟138包括二個相對方向的植入傾斜角，以使整個半導體鰭126(如第2圖所示)被摻入N型摻質，並使得整個半導體鰭126暴露部分的摻雜濃度實質上均勻。請參照第3C圖，第3C圖中所示之平面係平行於第3A圖中的Y方向，植入步驟138由Y方向來看是實質上垂直且平行於閘極堆疊130邊緣130A。據此，N型摻雜區域140的邊緣140A係對齊閘極堆疊130的邊緣130A。在這些實施方式中，二傾斜角的植入步驟係用以形成第3C圖中N型摻雜區域140的輪廓，然而亦可以應用更多傾斜角的植入步驟。執行植入步驟138後，移除罩幕層236。
第4A，4B及4C圖繪示植入步驟238係以另一N型摻質進行摻雜。在部分實施方式中，此摻雜步驟包括植入 N型摻質於半導體鰭226(如第2圖所示)未被閘極堆疊230覆蓋之暴露部分。藉由植入步驟238以形成N型摻雜區域240。如第4A圖所示，為了進行植入步驟238，先形成罩幕層136以保護位於區域100中的結構，其中位於區域200中的結構被罩幕層136暴露出來。依據部分實施方式，罩幕層136可以是光阻。第4B圖中所示之平面係平行於第4A圖中的X方向。如第4B圖所示，植入步驟238包括複數個以相對方向傾斜之傾斜角植入步驟，以使半導體鰭226暴露部分的整體區域均摻入N型摻質，並使得半導體鰭226暴露部分整體的摻雜濃度實質上均勻。傾斜角以α表示。
請參照第4C圖，第4C圖中所示之平面係平行於第4A圖中的Y方向，植入步驟238並不平行於閘極堆疊230的垂直邊緣230A，而傾斜角標示為β。如上所述，結合第4B圖及第4C圖，運用四個傾斜角植入步驟以形成第4C圖中N型摻雜區域240的輪廓，然而亦可以應用更多傾斜角的植入步驟。四個傾斜角植入步驟中，每一個傾斜角度都與其他三個傾斜角度不同。由於傾斜角植入步驟不平行於閘極堆疊230的垂直邊緣230A，因此N型摻雜區域240可以延伸至閘極堆疊230下方，如第4C圖所示。延伸距離係邊緣230A與邊緣240A的偏斜區(misalignment)，亦可表示為閘極邊緣間距(gate proximity，GP)。
如第4C圖所示，藉由調整N型植入步驟238的傾斜角β，可以調整閘極邊緣間距GP。在部分實施方式中，傾斜角β可以介於約10度及約50度之間，然而傾斜角β亦可以更大或更小。閘極邊緣間距GP會影響後續完成之鰭式場效電晶體的臨限電壓，閘極邊緣間距GP越大(當N型摻雜區 域240延伸至閘極堆疊230下方)，鰭式場效電晶體的臨限電壓就越低。因此在同一晶圓中，藉由第3A圖至第4C圖的製程，可以形成複數個具有不同臨限電壓的鰭式場效電晶體，在形成這些鰭式場效電晶體的過程中，形成每一個鰭式場效電晶體所使用的傾斜角β不同於形成其他鰭式場效電晶體所使用的傾斜角β。
第4C圖亦繪示第3A圖至第4C圖的步驟中，可能造成未植入、輕N型摻雜(例如，摻雜濃度低於約5*1018 /cm3 )或P型摻雜半導體鰭部分126A及226A分別具有不同長度L1及L2。依據部分實施方式，L1及L2間的長度差異可以控制在約0.5奈米的增量(大約單層矽原子)，L1及L2間的長度差異亦可以是單層矽原子或複數層矽原子，端看後續製成鰭式場效電晶體所需之臨限電壓。
第5A圖及第5B圖繪示閘極間隙壁142、242的形成，其係分別形成於閘極堆疊130、230的側壁。第5B圖係顯示第5A圖中剖面線5B-5B所擷取的垂直面。此形成製程包括，形成共形的(conformal)閘極間隙壁層(未繪示)，及進行異向性蝕刻，以去除閘極間隙壁層水平的部分。閘極間隙壁層殘留的部分包括閘極間隙壁142、242。閘極間隙壁142、242分別延伸並與其各自對應之N型摻雜區域140、240之一部分重疊。
第6A圖及第6B圖繪示N型摻雜區域140、240的蝕刻步驟，此蝕刻步驟可以同時實施，然而也可以在不同製程中實施蝕刻。蝕刻步驟可以在具有自由基(radical)的環境(比如真空腔)中進行。第6B圖係顯示第6A圖中剖面線6B-6B所擷取之平面。如上所述，N型摻雜區域140，240 移除後所留下的空間如圖式中對應之凹部146，246所示(請參照第6B圖)。箭號44表示氯自由基，其中氯原子不帶正電或負電。氯自由基44用來蝕刻N型摻雜區域140，240。氯自由基44並未施予偏壓，所以可以不是均一方向，然而圖式中所繪為均一方向箭頭。在部分實施方式中，藉由氯電漿的生成所產生的氯自由基，再透過過濾器過濾排除氯離子而僅讓氯自由基進入真空腔中，以對N型摻雜區域140、240進行蝕刻。在其他可替代的實施方式中，除了氯自由基之外，氯離子(Cl- )亦可以用於蝕刻N型摻雜區域140、240。在這些實施方式中，氯離子並沒有從氯電漿中過濾排除。
在蝕刻N型摻雜區域140、240的製程中，氯自由基有可能穿透及衝擊N型摻雜區(如第5A圖)，以蝕刻N型摻雜區域140、240。各自所發生的蝕刻反應可為自發性反應。氯自由基具有一種特性，即會在未摻雜(中性)矽、N型輕摻雜矽(例如，摻雜濃度低於約5*1018 /cm3 )或P型摻雜矽的表面形成鈍化層，以致使氯自由基不會穿透未摻雜矽、N型輕摻雜矽或P型摻雜矽的表面。因此，氯自由基不會蝕刻未摻雜矽及P型摻雜矽。接著，請參照第6B圖，當井區域128，228為P型井區域，半導體鰭部分126A，226A亦為P型時，井區域128，228以及半導體鰭部分126A，226A均不會被蝕刻。相反地，當井區域128，228為N型井區域，半導體鰭部分126A，226A為N型時，由於在半導體鰭部分126，226中的N型井摻雜濃度較低且低於矽自發性反應的臨限劑量，因此半導體鰭部分126A，226A實質上不被蝕刻，是故可以作為N型摻雜區域140、240蝕刻時的蝕刻阻障層。據此，N型摻雜區域140、240對應的蝕刻步驟會自動對準 相對摻質138、238(如第3A圖及第4A圖所示)被摻雜的位置。所以，藉由精準控制第3A圖至第4C圖的N型摻雜步驟，半導體鰭部分126A、226A的輪廓(profile)可以被精準控制。
實驗結果指出，當井區域128、228的摻雜濃度低於約1*1018 /cm3 ，且N型摻雜區域140、240摻雜濃度大於約5*1019 /cm3 時，後續在蝕刻N型摻雜區域140、240(如第5A圖及第5B圖所示)的蝕刻速度是夠快的，同時半導體鰭部分126A、226A並不會被蝕刻。因此使得蝕刻N型摻雜區域140、240時不會蝕刻半導體鰭部分126A、226A。
第7A圖及第7B圖所繪示為磊晶區域148、248的磊晶生成步驟，其形成後續鰭式場效電晶體的源極及汲極區域。第7B圖係顯示第7A圖中剖面線7B-7B所擷取之平面。藉由在對應之凹部146、246(如第6B圖所示)，選擇性生成一半導體材料以形成磊晶區域148、248。在部分實施方式例示性實施方式中，井區域128、228係為N型井區域，磊晶區域148、248可以包括矽鍺摻雜P型摻質，P型摻質比如是硼。因此，製成之鰭式場效電晶體150、250為P型鰭式場效電晶體。在可替代的實施方式例示性實施方式中，井區域為P型井區域，磊晶區域148、248可以包括矽摻雜N型摻質，N型摻質比如是磷。因此，製成之鰭式場效電晶體150、250為N型鰭式場效電晶體。於部分實施方式例示性實施方式中，無源極、汲極延伸區域的形成。
在這些實施方式中，閘極堆疊130、230並非擬閘極堆疊。而源極/汲極矽化物區、閘極矽化物區、內層介電層(Inter-Layer Dielectric,ILD)、源極/汲極接點插塞及閘極 接點插塞(未繪示)將於後續製程步驟中形成，此部分並未顯示於圖式中。在可替代的實施方式中，其中閘極堆疊130、230為擬閘極堆疊，內層介電層(未繪示)將形成具有與擬閘極堆疊130、230頂面等高之上表面。接著移除擬閘極堆疊130、230，由閘極介電層及閘極接點(未繪示)所取代。
在本發明的實施方式中，鰭式場效電晶體的源極及汲極區域之輪廓可以被精準地控制，有時可以達到單原子層的精度。據此，半導體鰭的蝕刻及磊晶的再生成均可不受製程的變異所影響，例如圖案負載效應。調整閘極邊緣間距GP，即可精準調控鰭式場效電晶體的臨限電壓。二個鰭式場效電晶體之間的閘極邊緣間距差異，可以精準控制到單原子層矽的整數倍。據此，藉由控制閘極邊緣間距GP，鰭式場效電晶體的臨限電壓控制即具有高等級的精度。更進一步來說，由於氯自由基對於閘極堆疊130、230及淺溝渠絕緣區域22(如第7A圖及第7B圖)的蝕刻速率很低，所以可降低淺溝渠的損失及閘極損失。
雖然本發明已以實施方式揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
20‧‧‧基底
22‧‧‧絕緣區
100‧‧‧區域
124‧‧‧半導體帶
126A‧‧‧半導體鰭部分
128‧‧‧井區域
130‧‧‧閘極堆疊
132‧‧‧閘極介電層
134‧‧‧閘極
142‧‧‧閘極間隙壁
148‧‧‧磊晶區域
L1、L2‧‧‧長度
150‧‧‧鰭式場效電晶體
200‧‧‧區域
224‧‧‧半導體帶
226A‧‧‧半導體鰭部分
228‧‧‧井區域
230‧‧‧閘極堆疊
232‧‧‧閘極介電層
234‧‧‧閘極
242‧‧‧閘極間隙壁
248‧‧‧磊晶區域
250‧‧‧鰭式場效電晶體

Claims (10)

  1. 一種半導體製造方法，包括：形成一第一閘極堆疊，以覆蓋一第一半導體鰭的一第一中央部分；形成一第二閘極堆疊，以覆蓋一第二半導體鰭的一第二中央部分；進行一第一植入步驟，以一第一N型摻質植入該第一半導體鰭之一暴露部分，以形成一第一N型摻雜區域，其中該第一中央部分被該第一閘極堆疊保護以免於接收該第一N型摻質；進行一第二植入步驟，以一第二N型摻質植入該第二半導體鰭之一暴露部分，以形成一第二N型摻雜區域，其中該第二中央部分被該第二閘極堆疊保護以免於接收該第二N型摻質，且其中該第一N型摻雜區域與該第一閘極堆疊的閘極邊緣間距，不同於該第二N型摻雜區域與該第二閘極堆疊的閘極邊緣間距；對該第一N型摻雜區域進行蝕刻，以形成一第一凹部；對該第二N型摻雜區域進行蝕刻，以形成一第二凹部；以及進行一磊晶步驟，在該第一凹部及該第二凹部分別再生成一第一半導體區域及一第二半導體區域。
  2. 根據申請專利範圍第1項之半導體製造方法，其中該第一植入步驟包含一二傾斜角植入步驟，且在該二傾斜角植入步驟中，該第一N型摻質以平行於該第一閘極堆疊之 邊緣的方向植入。
  3. 根據申請專利範圍第1項之半導體製造方法，其中該第二植入步驟包含一四傾斜角植入步驟，且在該四傾斜角植入步驟中，該第二N型摻質以不平行於該第二閘極堆疊之邊緣平面的方向植入。
  4. 根據申請專利範圍第1項之半導體製造方法，其中該第一N型摻雜區域具有一邊緣對準該第一閘極堆疊之一邊緣，且其中該第二N型摻雜區域與該第二閘極堆疊的一部份重疊。
  5. 根據申請專利範圍第1項之半導體製造方法，其中該第一N型摻雜區域及該第二N型摻雜區域經植入以具有N型摻質濃度高於約5*1019 /cm3 。
  6. 根據申請專利範圍第1項之半導體製造方法，其中對該第一N型摻雜區域進行蝕刻的步驟與對該第二N型摻雜區域進行蝕刻的步驟係同時進行。
  7. 根據申請專利範圍第6項之半導體製造方法，其中對該第一以及第二N型摻雜區域進行蝕刻的步驟，當該第一及該第二N型摻雜區域大致完全移除時即停止。
  8. 根據申請專利範圍第1項之半導體製造方法，更包括：生成一氯電漿；以及 過濾該氯電漿以篩出氯離子並留下一氯自由基，其中，對該第一N型摻雜區域進行蝕刻的步驟與對該第二N型摻雜區域進行蝕刻的步驟均以該氯自由基進行蝕刻。
  9. 根據申請專利範圍第8項之半導體製造方法，其中該氯自由基係非單一方向。
  10. 根據申請專利範圍第1項之半導體製造方法，更包括摻雜該第一半導體區域及該第二半導體區域使兩者成為相同導電型態，其中該第一半導體區域、該第二半導體區域分別為一第一鰭式場效電晶體的一部分、一第二鰭式場效電晶體的一部分。
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140099743A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
US9450046B2 (en) 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
US9673112B2 (en) * 2015-02-13 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor fabrication with height control through active region profile
US9607838B1 (en) 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
CN107452792A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10170577B1 (en) 2017-12-04 2019-01-01 International Business Machines Corporation Vertical transport FETs having a gradient threshold voltage

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077553A1 (en) * 2003-10-14 2005-04-14 Kim Sung-Min Methods of forming multi fin FETs using sacrificial fins and devices so formed
US20110062518A1 (en) * 2009-09-17 2011-03-17 International Business Machines Corporation finFETS AND METHODS OF MAKING SAME

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9245805B2 (en) 2009-09-24 2016-01-26 Taiwan Semiconductor Manufacturing Company, Ltd. Germanium FinFETs with metal gates and stressors
US8313999B2 (en) 2009-12-23 2012-11-20 Intel Corporation Multi-gate semiconductor device with self-aligned epitaxial source and drain

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050077553A1 (en) * 2003-10-14 2005-04-14 Kim Sung-Min Methods of forming multi fin FETs using sacrificial fins and devices so formed
US20110062518A1 (en) * 2009-09-17 2011-03-17 International Business Machines Corporation finFETS AND METHODS OF MAKING SAME

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