KR101464075B1 - 복수의 문턱 전압을 갖는 ＦｉｎＦＥＴ을 형성하는 방법 - Google Patents

복수의 문턱 전압을 갖는 ＦｉｎＦＥＴ을 형성하는 방법 Download PDF

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Abstract

방법은, 각각 제1 및 제2 반도체 핀의 제1 및 제2 중앙 부분을 덮도록 제1 및 제2 게이트 스택을 형성하고, 각각 제1 및 제2 n 타입 도핑 영역을 형성하도록 제1 및 제2 반도체 핀의 노출된 부분을 주입하는 주입을 수행하는 것을 포함한다. 제1 및 제2 중앙 부분의 일부는 주입으로부터 보호된다. 제1 n 타입 도핑 영역 및 제2 n 타입 도핑 영역은 각각 제1 게이트 스택 및 제2 게이트 스택의 에지로부터 상이한 게이트 근접도(gate proximity)를 갖는다. 제1 및 제2 n 타입 도핑 영역은 각각 제1 및 제2 리세스를 형성하도록 염소 라디칼을 사용하여 에칭된다. 제1 리세스 및 제2 리세스에 각각 제1 반도체 영역 및 제2 반도체 영역을 재성장시키도록 에피텍시가 수행된다.

Description

복수의 문턱 전압을 갖는 ＦｉｎＦＥＴ을 형성하는 방법{METHODS FOR FORMING FINFETS HAVING MULTIPLE THRESHOLD VOLTAGES}
본 출원은 다음의 가출원된 미국 특허 출원, 즉 발명의 명칭이 "복수의 문턱 전압을 갖는 FinFET을 형성하는 방법(Methods for Forming FinFETs Having Multiple Threshold Voltages)"이며 2012년 12월 28일 출원된 출원 번호 제61/747,066호의 우선권을 주장하며, 이 출원은 참조에 의해 여기에 포함된다.
전계 효과 트랜지스터(FinFET; Field-Effect Transistor)의 형성에 있어서, 반도체 핀이 먼저 형성되고, 반도체 핀의 일부 상에 게이트 스택을 형성하는 것이 이어진다. 게이트 스택의 대향 측의 핀의 노출된 단부 부분은 리세스를 형성하도록 제거된다. 그 다음, 소스 및 드레인 영역이 에피텍시를 통해 리세스에 재성장된다.
전계 효과 트랜지스터(FinFET)의 성능은 소스 및 드레인 영역의 프로파일에 의해 크게 영향 받으며, 이 프로파일은 예를 들어 리세스가 게이트 스택 아래로 얼마나 많이 연장하는지인 언더컷(undercut)의 정도를 포함한다. 제어 가능한 성능을 유지하기 위해, 언더컷의 크기는 정확하게 제어될 수 있는 것이 바람직하다. 또한, 동일 칩 상의 동일한 유형의 FinFET 전반에 걸쳐 언더컷이 균일한 것이 바람직하다. 그러나, 언더컷 제어는 달성하기가 어렵다. 예를 들어, 노출된 핀 부분의 패턴 밀도에 의해 야기되는 패턴 로딩 효과로 인해, 언더컷은 상당히 달라질 수 있다. 따라서 언더컷을 제어하는 것이 도전과제가 된다.
방법은, 각각 제1 및 제2 반도체 핀의 제1 및 제2 중앙 부분을 덮도록 제1 및 제2 게이트 스택을 형성하고, 각각 제1 및 제2 n 타입 도핑 영역을 형성하도록 제1 및 제2 반도체 핀의 노출된 부분을 주입하는 주입을 수행하는 것을 포함한다. 제1 및 제2 중앙 부분의 일부는 주입으로부터 보호된다. 제1 n 타입 도핑 영역 및 제2 n 타입 도핑 영역은 각각 제1 게이트 스택 및 제2 게이트 스택의 에지로부터 상이한 게이트 근접도(gate proximity)를 갖는다. 제1 및 제2 n 타입 도핑 영역은 각각 제1 및 제2 리세스를 형성하도록 염소 라디칼을 사용하여 에칭된다. 제1 리세스 및 제2 리세스에 각각 제1 반도체 영역 및 제2 반도체 영역을 재성장시키도록 에피텍시가 수행된다.
실시예 및 이의 이점의 보다 완전한 이해를 위해, 이제 첨부 도면과 함께 취한 다음의 설명을 참조한다.
도 1 내지 도 7b는 일부 예시적인 실시예에 따라 핀 전계 효과 트랜지스터(FinFET)의 제조에 있어서의 중간 단계들의 단면도 및 사시도이다.
본 개시의 실시예를 이루고 사용하는 것이 아래에 상세하게 설명된다. 그러나, 실시예는 광범위하게 다양한 구체적 상황에서 구현될 수 있는 수많은 적용가능한 개념을 제공하는 것임을 알아야 한다. 설명되는 구체적 실시예는 예시적인 것이며, 본 개시의 범위를 한정하지 않는다.
다양한 예시적인 실시예에 따라 복수의 문턱 전압을 갖는 FinFET을 형성하는 방법이 제공된다. FinFET을 형성하는 중간 단계들이 예시된다. 실시예의 변형이 설명된다. 다양한 도면 및 예시적인 실시예 전반에 걸쳐, 유사한 참조 번호가 유사한 구성요소를 지정하는데 사용된다.
도 1 내지 도 7b는 예시적인 실시예에 따른 FinFET의 형성에 있어서 사시도 및 단면도를 예시한다. 도 1은 기판(20), 격리 영역(22), 격리 영역들(22) 사이의 반도체 스트립(124 및 224), 및 격리 영역(22)의 상부 표면 위의 반도체 핀(126 및 226)을 포함한 구조의 사시도를 예시한다. 기판(20)은 반도체 기판일 수 있으며, 이는 더욱이 실리콘 기판, 실리콘 카본 기판, 또는 다른 반도체 재료로 형성된 기판일 수 있다. 기판(20)은 p 타입 또는 n 타입 불순물로 저농도(lightly) 도핑될 수 있다. 기판(20)은 영역(100)에서의 제1 부분, 및 영역(200)에서의 제2 부분을 포함한다. 기판(20)의 제1 부분과 제2 부분 사이의 기판(20)의 일부가 도시되지 않았지만, 제1 부분 및 제2 부분은 연속 기판(20)에 속한다.
격리 영역(22)은 예를 들어 쉘로우 트렌치 아이솔레이션(STI; Shallow Trench Isolation) 영역일 수 있다. STI 영역(22)의 형성은, 트렌치(도시되지 않음)를 형성하도록 반도체 기판(20)을 에칭하고, STI 영역(22)을 형성하도록 트렌치를 유전체 재료로 채우는 것을 포함할 수 있다. STI 영역(22)은 예를 들어 실리콘 산화물을 포함할 수 있지만, 질화물과 같은 다른 유전체 재료도 사용될 수 있다. 반도체 핀(126 및 226)은 각각 아래의 반도체 스트립(124 및 224)과 중첩할 수 있다. 반도체 핀(126 및 226)의 형성은 반도체 핀(126 및 226)의 상부 표면과 동일 높이의 상부 표면을 갖도록 STI 영역(22)을 형성하고, 반도체 핀(126 및 226)의 대향 측의 STI 영역(22)의 일부가 제거되도록 STI 영역(22)을 리세싱하는 것을 포함할 수 있다. 반도체 핀(126 및 226) 그리고 반도체 스트립(124 및 224)의 일부 또는 실질적으로 전부는 실질적으로 순수한 실리콘 또는 실리콘 카본, 실리콘 게르마늄 또는 기타를 포함하지만 이에 한정되는 것은 아닌 기타 실리콘 함유 화합물을 포함할 수 있다.
일부 실시예에서, 예를 들어 주입 단계를 통해 웰 도핑이 수행되고, 웰 영역(128 및 228)이 형성된다. 웰 영역(128 및 228)은 반도체 핀(126 및 226) 그리고 반도체 스트립(124 및 224)의 적어도 상부 부분 안으로 각각 연장한다. 웰 영역(128 및 228)은 또한 STI 영역(22)의 하부 표면 아래에 있는 기판(20)의 일부 안으로도 연장할 수 있다. n 타입 FinFET이 형성될 경우, 웰 영역(128 및 228)은 붕소, 인듐 등과 같은 p 타입 불순물을 포함하는 p 웰 영역일 수 있다. 그렇지 않은 경우, p 타입 FinFET이 형성될 경우, 웰 영역(128 및 228)은 인, 비소, 안티몬 등과 같은 n 타입 불순물을 포함하는 n 웰 영역일 수 있다. 웰 영역(128 및 228)에서의 도핑 농도는 약 1 x 1018 /cm3보다 더 낮을 수 있고, 약 1 x 1016 /cm3과 약 1 x 1018 /cm3 사이일 수 있다.
도 2는 게이트 스택(130 및 230)의 형성에서의 사시도를 예시한다. 게이트 스택(130 및 230)은 반도체 핀(126 및 226)의 중앙 부분을 덮으며, 반도체 핀(126 및 226)의 단부 부분은 덮지 않은 채로 둔다. 또한, 게이트(130 및 230)가 각각 반도체 핀(126 및 226)의 중앙 부분의 측벽 및 상부 표면 상에 형성된다.
일부 실시예에서, 스택(130 및 230)은 결과적인 FinFET에 남으며, FinFET의 게이트 스택을 형성한다. 명확하게 하기 위해, 게이트 스택(130 및 230)의 내부 구조는 본 개시의 사시도에 도시되지 않는다. 예시적인 실시예에 따라 게이트 스택(130 및 230)의 내부 구조는 도 3b에 개략적으로 예시되어 있다. 도 3b에 도시된 바와 같이, 게이트 스택(130)은 반도체 핀(126)의 측벽 및 상부 표면 상의 게이트 유전체(132) 및 게이트 유전체(132) 위의 게이트 전극(134)을 포함한다. 게이트 스택(230)은 반도체 핀(226)의 측벽 및 상부 표면 상의 게이트 유전체(232) 및 게이트 유전체(232) 위의 게이트 전극(234)을 포함한다. 게이트 유전체(132 및 232)는 실리콘 산화물, 실리콘 질화물, 갈륨 산화물, 알루미늄 산화물, 스캔듐 산화물, 지르코늄 산화물, 란탄 산화물, 하프늄 산화물, 이들의 조합, 및 이들의 다층으로부터 선택될 수 있다. 게이트 전극(134 및 234)은 폴리실리콘, 내화 금속, 또는 예를 들어, 티타늄(Ti), TiAl, TaC, TaCN, TaAlC, TaAlCN, TiN, TiW, 및 텅스텐(W)을 포함한 각각의 화합물을 포함하는 전도성 재료를 포함할 수 있다. 다른 예에서, 게이트 전극(134 및 234)은 니켈(Ni), 금(Au), 구리(Cu), 또는 이들의 합금을 포함한다.
대안의 실시예에서, 게이트 스택(130 및 230)은 후속 단계에서 교체 게이트로 교체될 더미 게이트 스택을 형성한다. 따라서, 게이트 스택(130 및 230)은 더미 게이트 전극(이는 또한 134 및 234로 지칭됨)을 포함할 수 있다. 더미 게이트 유전체(132 및 232)는 더미 게이트 전극(134 및 234)과 각각의 아래의 반도체 핀(126 및 226) 사이에 형성되거나 형성되지 않을 수 있다. 더미 게이트 전극(134 및 234)은 예를 들어 폴리실리콘을 포함할 수 있다. 이들 실시예에서, 게이트 스페이서(도시되지 않음)가 게이트 스택(130 및 230)의 일부로서 형성되거나 형성되지 않을 수 있다.
다음으로, 도 3a, 도 3b, 및 도 3c를 참조하면, n 타입 불순물을 주입하도록 n 타입 도핑 단계가 수행된다. 도 3b에 도시된 도면은 도 3a에서의 평면 절단선 3B-3B로부터 얻어지고, 도 3c에 도시된 도면은 도 3a에서의 평면 절단선 3C-3C로부터 얻어진다. 주입을 수행하기 위해, 먼저 영역(200)에서의 구조를 보호하도록 마스크(236)가 형성되며, 영역(100)에서의 구조는 마스크(236)를 통해 노출된다. 마스크(236)는 포토레지스트일 수 있지만, 다른 유형의 마스크가 사용될 수 있다. 일부 실시예에 따라, n 타입 도핑 단계가 주입을 통해 수행되며, 화살표(138)는 주입된 불순물 및 각각의 주입을 나타낸다. 도 3a 및 도 3b에 도시된 바와 같이, 주입은 반대 방향으로 기울어진 적어도 2개의 경사 주입(tilted implantation)을 포함할 수 있으며, 경사 각도 α(도 3b)는 약 10도와 약 50도 사이일 수 있지만, 경사 각도 α는 더 크거나 더 작을 수 있다. 그 결과, 주입 영역(140)(도 3a 및 도 3c, 이하 n 타입 도핑 영역(140)으로 지칭함)이 형성된다. 주입 영역(140)은 반도체 핀(126)의 노출된 부분을 포함하고, 주입에서 사용된 에너지에 따라 실질적으로 아래의 반도체 스트립(124)으로 연장하거나 연장하지 않을 수 있다. 주입된 n 타입 불순물은 비소, 인, 안티몬 등을 포함하지만, 질소와 같은 다른 n 타입 불순물도 또한 사용될 수 있다. 주입 후에, n 타입 도핑 영역(140)에서의 n 타입 불순물 농도는 약 5 x 1019 /cm3보다 더 클 수 있지만, n 타입 불순물 농도는 더 낮을 수 있다.
도 3b를 참조하면, 게이트 스택(130)의 길이 방향(도 3a에서 예시된 X 방향)에 평행한 수직 평면에서, 핀(126)(도 2)의 전체가 n 타입 불순물로 도핑되면서 핀(126) 전반에 걸친 도핑 농도가 실질적으로 균일하도록, 주입(138)은 반대 방향으로 기울어진 2개의 주입을 포함한다. 도 3c를 참조하면, 핀(126 및 226)(도 1)의 길이 방향(도 3a에서 예시된 Y 방향)에 평행한 평면에서, 주입(138)은 실질적으로 수직이고, 게이트 스택(130)의 에지(130A)가 위치되어 있는 평면에 평행하다. 따라서, n 타입 도핑 영역(140)의 에지(140A)는 게이트 스택(130)의 에지(130A)에 정렬된다. 이들 실시예에서, 도 3c에서 n 타입 도핑 영역(140)의 프로파일을 형성하는데 2개의 경사 주입이 사용될 수 있지만, 더 많은 경사 주입이 수행될 수 있다. 주입(138)이 수행된 후에, 마스크(236)는 제거된다.
도 4a, 도 4b, 및 도 4c는 n 타입 불순물이 도핑되는 주입(238)을 예시한다. 일부 실시예에서, 도핑은 게이트 스택(230)에 의해 덮이지 않은 반도체 핀(226)(도 2)의 노출된 부분 안으로 n 타입 불순물을 주입하는 것을 포함한다. 주입(238)의 결과로서, n 타입 도핑 영역(240)이 형성된다. 도 4a에 도시된 바와 같이, 주입(238)을 수행하기 위하여, 영역(100)에서의 구조를 보호하도록 마스크(136)가 형성되고, 영역(200)에서의 구조는 마스크(136)를 통해 노출된다. 마스크(136)는 일부 실시예에 따라 포토레지스트일 수 있다. 도 4b에 도시된 평면은 도 4a에서의 X 방향에 평행하다. 도 4b에 도시된 바와 같이, 핀(226)의 노출된 부분의 전부가 n 타입 불순물로 도핑되면서 핀(226) 전반에 걸쳐 도핑 농도가 실질적으로 균일하도록, 주입(238)은 반대 방향으로 기울어진 복수의 경사 주입을 포함한다. 경사 각도는 α로 표기되어 있다.
도 4c를 참조하면, 길이 방향(도 4a에서 예시된 Y 방향)에 평행한 평면에서, 주입(238)은게이트 스택(230)의 수직 에지(230A)에 평행하지 않으며 경사 각도는 β로 표기되어 있다. 따라서, 도 4b 및 도 4c를 결합하면, 도 4c에서 n 타입 도핑 영역(240)의 프로파일을 형성하는데 4개의 경사 주입이 사용될 수 있지만, 더 많은 경사 주입이 수행될 수 있다. 4개의 경사 주입의 각각은 다른 3개의 주입과 상이한 방향으로 기울어진다. 게이트 스택(230)의 수직 에지(230A)에 평행하지 않은 경사 주입으로써, 도 4c에 도시된 바와 같이, n 타입 도핑 영역(240)은 게이트 스택(230) 아래로 연장한다. 게이트 근접도(gate proximity)로 지칭되는 연장 거리(GP)는 에지(230A)와 에지(240A) 사이의 비정렬(misalignment)이다.
또한 도 4c에 도시된 바와 같이, n 타입 주입(238)의 경사 각도 β를 조정함으로써, 게이트 근접도 GP가 조정될 수 있다. 일부 실시예에서, 경사 각도 β는 약 10도와 약 50도 사이이지만, 경사 각도 β는 더 크거나 더 작을 수 있다. 게이트 근접도 GP는 결과적인 FinFET의 문턱 전압에 영향을 미치고, (n 타입 도핑 영역(240)이 게이트 스택(230) 아래로 연장할 때) 게이트 근접도 GP가 더 클수록 FinFET이 갖는 문턱 전압은 더 작아진다. 따라서, 동일한 웨이퍼에서, 다른 FinFET를 형성하는데 사용된 경사 각도와 상이한 경사 각도 β를 갖는 복수의 FinFET 각각의 형성으로써, 도 3a 내지 도 4c에 도시된 프로세스를 사용하여 상이한 문턱 전압을 갖는 복수의 FinFET이 형성될 수 있다.
도 4c는 도 3a 내지 도 4c에 도시된 단계들의 결과로서, 상이한 길이 L1 및 L2를 갖도록, 주입되지 않거나, 저농도 n 타입 도핑(예를 들어, 약 5 x 1018 /cm3보다 작은 도핑 농도를 가짐), 또는 p 타입 도핑된 핀 부분(126A 및 226A)이 될 수 있다는 것을 예시한다. 일부 실시예에 따르면, 결과적인 FinFET의 원하는 문턱 전압에 따라, 길이 L1과 L2 사이의 차이가 약 0.5 나노미터(약 하나의 실리콘 단층)의 증분을 갖도록 제어될 수 있고, 길이 L1과 L2 사이의 차이는 하나의 또는 복수의 실리콘 단층일 수 있다.
도 5a 및 도 5b는 각각 게이트 스택(130 및 230)의 측벽 상에 형성되는 게이트 스페이서(142 및 242)의 형성을 예시한다. 도 5b에 도시된 도면은 도 5a에서의 수직 평면 절단선 5B-5B로부터 얻어진다. 형성 공정은, 등각의(conformal) 게이트 스페이서 층(도시되지 않음)을 형성하고, 게이트 스페이서 층의 수평 부분을 제거하도록 이방성 에칭을 수행하는 것을 포함할 수 있다. 게이트 스페이서 층의 남아있는 부분은 게이트 스페이서(142 및 242)를 포함한다. 게이트 스페이서(142 및 242)는 각각 n 타입 도핑 영역(140 및 240) 상에 연장하며 중첩한다.
도 6a 및 도 6b는 n 타입 도핑 영역(140 및 240)의 에칭을 예시하며, 이는 동시에 에칭될 수 있지만, 또한 상이한 공정 단계에서 에칭될 수도 있다. 에칭은 라디칼이 존재할 수 있는 (진공 챔버와 같은) 환경(45)에서 수행될 수 있다. 도 6b에 도시된 도면은 도 6a에서의 평면 절단선 6B-6B로부터 얻어진다. 설명 전반에 걸쳐, 제거된 n 타입 도핑 영역(140 및 240)에 의해 남은 공간은 각각 리세스(recess)(146 및 246)(도 6b)라 지칭한다. 화살표(44)는 양 및 음의 전하가 없는 염소 원자인 염소(Cl) 라디칼을 나타낸다. 염소 라디칼(44)은 n 타입 도핑 영역(140 및 240)의 에칭에 사용된다. 염소 라디칼(44)은 바이어싱되지 않을 수 있고, 따라서 일방향(uni-directional)이 아닐 수 있지만, 이는 방향 화살표로 예시되어 있다. 일부 실시예에서, 염소 라디칼(44)은 염소 플라즈마의 발생을 통해 발생되는데, 염소 플라즈마는 염소 이온을 걸러내고 n 타입 도핑 영역(140 및 240)의 에칭을 위해 진공 챔버에 염소 라디칼을 남기도록 필터링될 수 있다. 대안의 실시예에서, 염소 라디칼(44) 외에도, 염소 이온(Cl-)이 또한 n 타입 도핑 영역(140 및 240)의 에칭에 사용될 수 있다. 이들 실시예에서, 염소 이온은 염소 플라즈마로부터 필터링되지 않는다.
n 타입 도핑 영역(140 및 240)의 에칭 동안, 염소 라디칼(44)은 n 타입 도핑 영역(140 및 240)이 에칭되도록 n 타입 도핑 영역(140 및 240)(도 5a) 안으로 침투하여 공격할 수 있다. 각각의 반응은 자발 반응으로 지칭된다. 염소 라디칼(44)은 미도핑(중성) 실리콘의 표면, 저농도 n 타입 도핑 실리콘(예를 들어, 도핑 농도가 약 5 x 1018 /cm3보다 낮음), 또는 p 타입 도핑 실리콘의 표면에 패시베이션(passivation)을 형성하는 특성을 가지며, 그리하여 염소 라디칼은 미도핑 실리콘의 표면, 저농도 도핑 n 타입 실리콘, 또는 p 타입 도핑 실리콘을 통과할 수 없다. 그러므로 염소 라디칼은 미도핑 실리콘 및 p 타입 도핑 실리콘을 에칭하지 않는다. 따라서, 도 6b를 참조하면, 웰 영역(128 및 228)이 p 웰 영역일 때, 핀 부분(126A 및 260A)도 또한 p 타입으로 이루어지며 에칭되지 않는다. 반대로, 웰 영역(128 및 228)이 n 웰 영역일 때, 핀 부분(126A 및 260A)은 n 타입으로 이루어진다. 핀 부분(126A 및 260A)에서의 n 웰 도핑 농도가 낮고 실리콘 자발 반응의 임계 도즈보다 낮으므로, 핀 부분(126A 및 226A)은 실질적으로 에칭되지 않고, n 타입 영역(140 및 240)의 에칭에서 에칭 정지 층으로서 사용될 수 있다. 따라서 n 타입 도핑 영역(140 및 240)의 각각의 에칭은 각각의 불순물(138 및 238)(도 3a 및 도 4a)이 도핑되는 곳에 자가 정렬된다. 따라서, 도 3a 내지 도 4c에서와 같이 n 타입 도핑의 정확한 제어를 통해, 핀 부분(126A 및 226A)의 프로파일이 정확하게 제어될 수 있다.
실험 결과에서는, 웰 영역(128 및 228)에서의 도핑 농도가 약 1 x 1018 /cm3보다 낮고 n 타입 도핑 영역(140 및 240)이 약 5 x 1019 /cm3보다 큰 도핑 농도를 가짐으로써, n 타입 도핑 영역(140 및 240)(도 5a 및 도 5b)의 후속 에칭은 충분히 빠르며 핀 부분(126A 밑 226)은 에칭되지 않음을 보여주었다. 이는 핀 부분(126A 및 226A)을 에칭하지 않고서 n 타입 도핑 영역(140 및 240)의 에칭을 가능하게 한다.
도 7a 및 도 7b는 결과적인 FinFET(150 및 250)의 소스 및 드레인 영역을 형성하는 에피텍시 영역(148 및 248)의 에피텍셜 성장을 예시한다. 도 7b에 도시된 도면은 도 7a에서의 평면 절단선 7B-7B로부터 얻어진다. 에피텍시 영역(148 및 248)은 각각 리세스(146 및 246)에 반도체 재료를 선택적 성장시킴으로써 형성된다. 웰 영역(128 및 228)이 n 웰 영역인 일부 예시적인 실시예에서, 에피텍시 영역(148 및 248)은 붕소와 같은 p 타입 불순물로 도핑된 실리콘 게르마늄을 포함할 수 있다. 따라서 결과적인 FinFET(150 및 250)은 p 타입 FinFET이다. 웰 영역(128 및 228)이 p 웰 영역인 대안의 예시적인 실시예에서, 에피텍시 영역(148 및 248)은 인과 같은 n 타입 불순물로 도핑된 실리콘을 포함할 수 있다. 따라서 결과적인 FinFET(150 및 250)은 n 타입 FinFET이다. 일부 예시적인 실시예에 따르면 어떠한 소스 및 드레인 연장 영역도 형성되지 않는다.
게이트 스택(130 및 230)이 더미 게이트 스택이 아닌 실시예에서, 소스/드레인 실리사이드 영역, 게이트 실리사이드 영역, 층간 유전체(ILD; Inter-Layer Dielectric), 및 소스/드레인 컨택 플러그와 게이트 컨택 플러그(도시되지 않음)가 여기에 도시되지 않은 후속 공정 단계에서 더 형성될 수 있다. 게이트 스택(130 및 230)이 더미 게이트 스택인 대안의 실시예에서, ILD(도시되지 않음)는 더미 게이트 스택(130 및 230)의 상부 표면과 동일 높이의 상부 표면을 갖도록 형성될 수 있다. 그 다음, 더미 게이트 스택(130 및 230)이 제거되고, 게이트 유전체 및 게이트 전극(도시되지 않음)으로 교체된다.
본 개시의 실시예에서, FinFET의 소스 및 드레인 영역의 프로파일은 정밀하게, 종종 단층의 정확도로 제어될 수 있다. 따라서, 반도체 핀의 에칭 및 에피텍시 재성장은 패턴 로딩 효과와 같은 일부 공정 변동이 없다. 이는 게이트 근접도의 조정을 통한 FinFET의 문턱 전압의 정확한 조정을 가능하게 한다. 2개의 FinFET의 게이트 근접도 간의 차이는 실리콘 단층의 정수배로 정확하게 제어될 수 있다. 따라서, 게이트 근접도의 제어를 통한 FinFET의 문턱 전압의 제어는 높은 정도의 정확도를 갖는다. 또한, 염소 라디칼이 게이트 스택(130 및 230) 및 STI 영역(22)(도 7a 및 도 7b)을 에칭하는데 있어서 매우 낮은 에칭 속도를 가지므로, STI 손실 및 게이트 손실이 최소화된다.
일부 실시예에 따르면, 방법은, 각각 제1 및 제2 반도체 핀의 제1 및 제2 중앙 부분을 덮도록 제1 및 제2 게이트 스택을 형성하고, 제1 및 제2 n 타입 도핑 영역을 각각 형성하도록 제1 및 제2 반도체 핀의 노출된 부분을 주입하는 주입을 수행하는 것을 포함한다. 제1 및 제2 중앙 부분 각각의 일부는 주입으로부터 보호된다. 제1 n 타입 도핑 영역 및 제2 n 타입 도핑 영역은 각각 제1 게이트 스택 및 제2 게이트 스택의 에지로부터 상이한 게이트 근접도를 갖는다. 제1 및 제2 n 타입 도핑 영역은 각각 제1 및 제2 리세스를 형성하도록 염소 라디칼을 사용하여 에칭된다. 제1 리세스 및 제2 리세스에 제1 반도체 영역 및 제2 반도체 영역을 각각 재성장시키도록 에피텍시가 수행된다.
다른 실시예에 따르면, 방법은, 제1 반도체 핀의 중앙 부분을 덮도록 제1 게이트 스택을 형성하고, 제2 반도체 핀의 중앙 부분을 덮도록 제2 게이트 스택을 형성하는 것을 포함한다. 제1 반도체 핀의 중앙 부분의 대향 측에 제1 n 타입 도핑 영역을 형성하도록 제1 반도체 핀의 제1 단부 부분이 제1 n 타입 불순물로 주입된다. 제1 n 타입 도핑 영역의 각각의 에지는 제1 게이트 스택의 에지에 정렬된다. 제2 반도체 핀의 중앙 부분의 대향 측에 제2 n 타입 도핑 영역을 형성하도록 제2 반도체 핀의 제2 단부 부분이 제2 n 타입 불순물로 주입된다. 제2 n 타입 도핑 영역은 제2 게이트 스택에 의해 중첩된다. 제1 단부 부분 및 제2 단부 부분은 각각 제1 리세스 및 제2 리세스를 형성하도록 염소 라디칼을 사용하여 동시에 에칭된다. 제1 및 제2 n 타입 도핑 영역이 실질적으로 완전히 제거될 때 에칭 단계가 정지된다. 제1 리세스 및 제2 리세스에 각각 제1 반도체 영역 및 제2 반도체 영역을 재성장시키도록 에피텍시가 수행된다. 제1 반도체 영역은 제1 FinFET의 소스 및 드레인 영역을 형성한다. 제2 반도체 영역은 제1 FinFET와 동일한 전도성 타입을 갖는 제2 FinFET의 소스 및 드레인 영역을 형성한다.
또 다른 실시예에 따르면, 방법은, 제1 반도체 핀의 제1 중앙 부분을 덮도록 제1 게이트 스택을 형성하고, 제2 반도체 핀의 제2 중앙 부분을 덮도록 제2 게이트 스택을 형성하는 것을 포함한다. 제1 중앙 부분의 대향 측에 제1 n 타입 도핑 영역을 형성하도록 제1 반도체 핀의 제1 단부 부분이 n 타입 불순물로 주입된다. 제1 중앙 부분의 일부는 주입되지 않거나 저농도 n 타입 또는 p 타입 도핑되고, 제1 n 타입 도핑 영역에 인접하게 제1 미주입 또는 저농도 n 타입 또는 p 타입 도핑 영역을 형성한다. 제2 중앙 부분의 대향 측에 제2 n 타입 도핑 영역을 형성하도록 제2 반도체 핀의 제2 단부 부분이 n 타입 불순물로 주입된다. 제2 중앙 부분의 일부는 주입되지 않거나 저농도 n 타입 또는 p 타입 도핑되고, 제2 n 타입 도핑 영역에 인접하게 제2 미주입 또는 저농도 n 타입 또는 p 타입 도핑 영역을 형성한다. 제1 n 타입 도핑 영역과 제2 n 타입 도핑 영역은 제1 리세스 및 제2 리세스를 형성하도록 동시에 에칭되며, 제1 및 제2 미주입 영역에서 에칭 단계가 정지한다. 각각 제1 및 제2 미주입 영역에서 시작하는 제1 반도체 영역 및 제2 반도체 영역을 동시에 재성장시키도록 에피텍시가 수행된다.
실시예 및 이의 이점이 상세하게 기재되었지만, 첨부된 청구항에 의해 정의된 실시예의 사상 및 범위에서 벗어나지 않고서 다양한 변경, 치환 및 대안이 여기에 행해질 수 있다는 것을 이해하여야 한다. 더욱이, 본 출원의 범위는 명세서에 기재된 프로세스, 기계, 제조, 및 물질 조성물, 수단, 방법 및 단계의 특정 실시예에 한정되고자 하는 것이 아니다. 당해 기술 분야에서의 통상의 지식을 가진 자라면 본 개시로부터 용이하게 알 수 있듯이, 여기에 기재된 대응하는 실시예와 실질적으로 동일한 기능을 수행하거나 실질적으로 동일한 결과를 달성하는, 현재 존재하거나 또는 나중에 개발될, 프로세스, 기계, 제조, 물질 조성물, 수단, 방법, 또는 단계가 본 개시에 따라 이용될 수 있다. 따라서, 첨부된 청구항은 이러한 프로세스, 기계, 제조, 물질 조성물, 수단, 방법 또는 단계를 본 발명의 범위 내에 포함하고자 한다. 또한, 각각의 청구항은 개별 실시예를 구성하고, 다양한 청구항 및 실시예의 조합이 본 개시의 범위 내에 속한다.
20: 기판 22: 격리 영역
124, 224: 반도체 스트립 126, 226: 반도체 핀
128, 228: 웰 영역 130, 230: 게이트 스택
132, 232: 게이트 유전체 134, 234: 게이트 전극
140, 240: n 타입 도핑 영역 142, 242: 게이트 스페이서
146, 246: 리세스 148, 248: 에피텍시 영역
150, 250: FinFET

Claims (10)

  1. FinFET을 형성하기 위한 방법에 있어서,
    제1 반도체 핀의 제1 중앙 부분을 덮도록 제1 게이트 스택을 형성하는 단계;
    제2 반도체 핀의 제2 중앙 부분을 덮도록 제2 게이트 스택을 형성하는 단계;
    제1 n 타입 도핑 영역을 형성하도록 상기 제1 반도체 핀의 노출된 부분을 n 타입 불순물로 주입하는 제1 주입을 수행하는 단계로서, 상기 제1 중앙 부분의 일부는 상기 n 타입 불순물을 받는 것으로부터 상기 제1 게이트 스택에 의해 보호되는 것인, 제1 주입 수행 단계;
    제2 n 타입 도핑 영역을 형성하도록 상기 제2 반도체 핀의 노출된 부분을 추가의 n 타입 불순물로 주입하는 제2 주입을 수행하는 단계로서, 상기 제2 중앙 부분의 일부는 상기 추가의 n 타입 불순물을 받는 것으로부터 상기 제2 게이트 스택에 의해 보호되고, 상기 제1 n 타입 도핑 영역 및 상기 제2 n 타입 도핑 영역은 각각 상기 제1 게이트 스택 및 상기 제2 게이트 스택의 에지로부터 상이한 게이트 근접도(gate proximity)를 갖는 것인, 제2 주입 수행 단계;
    제1 리세스를 형성하도록 염소 라디칼을 사용하여 상기 제1 n 타입 도핑 영역을 에칭하는 단계;
    제2 리세스를 형성하도록 상기 염소 라디칼을 사용하여 상기 제2 n 타입 도핑 영역을 에칭하는 단계; 및
    상기 제1 리세스 및 상기 제2 리세스에 각각 제1 반도체 영역 및 제2 반도체 영역을 재성장시키도록 에피텍시를 수행하는 단계
    를 포함하는 FinFET을 형성하기 위한 방법.
  2. 청구항 1에 있어서, 동일한 전도성 타입으로 상기 제1 반도체 영역 및 상기 제2 반도체 영역을 도핑하는 단계를 더 포함하고, 상기 제1 반도체 영역 및 상기 제2 반도체 영역은 각각 제1 FinFET 및 제2 FinFET의 일부인 것인 FinFET을 형성하기 위한 방법.
  3. 청구항 1에 있어서, 상기 제1 n 타입 도핑 영역은 상기 제1 게이트 스택의 에지에 정렬된 에지를 갖고, 상기 제2 n 타입 도핑 영역은 상기 제2 게이트 스택의 일부와 중첩하는 것인 FinFET을 형성하기 위한 방법.
  4. 청구항 1에 있어서, 상기 제1 n 타입 도핑 영역을 에칭하는 단계와 상기 제2 n 타입 도핑 영역을 에칭하는 단계는 동시에 수행되는 것인 FinFET을 형성하기 위한 방법.
  5. 청구항 1에 있어서,
    염소 플라즈마를 발생시키는 단계; 및
    염소 이온을 걸러내고 염소 라디칼을 남기도록 상기 플라즈마를 필터링하는 단계를 더 포함하는 FinFET을 형성하기 위한 방법.
  6. 청구항 1에 있어서, 상기 제1 n 타입 도핑 영역 및 상기 제2 n 타입 도핑 영역은 5 x 1018 /cm3보다 더 높은 n 타입 불순물 농도를 갖도록 주입되는 것인 FinFET을 형성하기 위한 방법.
  7. 청구항 1에 있어서, 상기 제1 주입 및 상기 제2 주입은 비소를 주입하는 것을 포함하는 것인 FinFET을 형성하기 위한 방법.
  8. FinFET을 형성하기 위한 방법에 있어서,
    제1 반도체 핀의 중앙 부분을 덮도록 제1 게이트 스택을 형성하는 단계;
    제2 반도체 핀의 중앙 부분을 덮도록 제2 게이트 스택을 형성하는 단계;
    상기 제1 반도체 핀의 중앙 부분의 대향 측에 제1 n 타입 도핑 영역을 형성하도록 상기 제1 반도체 핀의 제1 단부 부분을 제1 n 타입 불순물로 주입하는 단계로서, 상기 제1 n 타입 도핑 영역 각각의 에지는 상기 제1 게이트 스택의 에지에 정렬되는 것인, 상기 제1 n 타입 불순물 주입 단계;
    상기 제2 반도체 핀의 중앙 부분의 대향 측에 제2 n 타입 도핑 영역을 형성하도록 상기 제2 반도체 핀의 제2 단부 부분을 제2 n 타입 불순물로 주입하는 단계로서, 상기 제2 n 타입 도핑 영역은 상기 제2 게이트 스택에 의해 중첩되는 것인, 상기 제2 n 타입 불순물 주입 단계;
    제1 리세스 및 제2 리세스를 각각 형성하도록 염소 라디칼을 사용하여 상기 제1 단부 부분과 상기 제2 단부 부분을 동시에 에칭하는 단계로서, 상기 제1 및 제2 n 타입 도핑 영역이 완전히 제거될 때 에칭 단계가 정지되는 것인 단계; 및
    상기 제1 리세스 및 상기 제2 리세스에 각각 제1 반도체 영역 및 제2 반도체 영역을 재성장시키도록 에피텍시를 수행하는 단계
    를 포함하고,
    상기 제1 반도체 영역은 제1 FinFET(Fin Field-Effect Transistor)의 소스 및 드레인 영역을 형성하고, 상기 제2 반도체 영역은 상기 제1 FinFET와 동일한 전도성 타입을 갖는 제2 FinFET의 소스 및 드레인 영역을 형성하는 것인, FinFET을 형성하기 위한 방법.
  9. 청구항 8에 있어서, 상기 에칭하는 단계 동안, 상기 염소 라디칼은 다방향(multi-directional)인 것인 FinFET을 형성하기 위한 방법.
  10. FinFET을 형성하기 위한 방법에 있어서,
    제1 반도체 핀의 제1 중앙 부분을 덮도록 제1 게이트 스택을 형성하는 단계;
    제2 반도체 핀의 제2 중앙 부분을 덮도록 제2 게이트 스택을 형성하는 단계;
    상기 제1 중앙 부분의 대향 측에 제1 n 타입 도핑 영역을 형성하도록 상기 제1 반도체 핀의 제1 단부 부분을 n 타입 불순물로 주입하는 단계로서, 상기 제1 중앙 부분의 일부는 주입되지 않고, 상기 제1 n 타입 도핑 영역에 인접한 제1 미주입(un-implanted) 영역을 형성하는 것인 단계;
    상기 제2 중앙 부분의 대향 측에 제2 n 타입 도핑 영역을 형성하도록 상기 제2 반도체 핀의 제2 단부 부분을 n 타입 불순물로 주입하는 단계로서, 상기 제2 중앙 부분의 일부는 주입되지 않고, 상기 제2 n 타입 도핑 영역에 인접한 제2 미주입 영역을 형성하고, 상기 제1 n 타입 도핑 영역 및 상기 제2 n 타입 도핑 영역은 각각 상기 제1 게이트 스택 및 상기 제2 게이트 스택의 에지로부터 상이한 게이트 근접도(gate proximity)를 갖는 것인 단계;
    제1 리세스 및 제2 리세스를 형성하도록 상기 제1 n 타입 도핑 영역과 상기 제2 n 타입 도핑 영역을 동시에 에칭하는 단계로서, 상기 제1 및 제2 미주입 영역에서 에칭 단계가 정지하는 것인 단계; 및
    각각 상기 제1 및 제2 미주입 영역에서 시작하는 제1 반도체 영역 및 제2 반도체 영역을 동시에 재성장시키도록 에피텍시를 수행하는 단계
    를 포함하는 FinFET을 형성하기 위한 방법.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140099743A (ko) * 2013-02-04 2014-08-13 삼성전자주식회사 반도체 장치 및 그 제조 방법
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
US20150187915A1 (en) * 2013-12-26 2015-07-02 Samsung Electronics Co., Ltd. Method for fabricating fin type transistor
US9214358B1 (en) * 2014-10-30 2015-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. Equal gate height control method for semiconductor device with different pattern densites
US9450046B2 (en) 2015-01-08 2016-09-20 Taiwan Semiconductor Manufacturing Co., Ltd Semiconductor structure with fin structure and wire structure and method for forming the same
US9673112B2 (en) * 2015-02-13 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Method of semiconductor fabrication with height control through active region profile
US9607838B1 (en) 2015-09-18 2017-03-28 Taiwan Semiconductor Manufacturing Co., Ltd. Enhanced channel strain to reduce contact resistance in NMOS FET devices
CN107452792A (zh) * 2016-06-01 2017-12-08 中芯国际集成电路制造(上海)有限公司 半导体装置及其制造方法
US10170577B1 (en) 2017-12-04 2019-01-01 International Business Machines Corporation Vertical transport FETs having a gradient threshold voltage

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110033033A (ko) * 2009-09-24 2011-03-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트와 스트레서를 가지는 게르마늄 ＦｉｎＦＥＴｓ
KR20120098843A (ko) * 2009-12-23 2012-09-05 인텔 코포레이션 자가-정렬된 에피텍셜 소스 및 드레인을 갖는 다중 게이트 반도체 디바이스

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100578130B1 (ko) * 2003-10-14 2006-05-10 삼성전자주식회사 핀 전계효과 트랜지스터를 위한 다중 실리콘 핀 및 그형성 방법
US8043920B2 (en) * 2009-09-17 2011-10-25 International Business Machines Corporation finFETS and methods of making same

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110033033A (ko) * 2009-09-24 2011-03-30 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 금속 게이트와 스트레서를 가지는 게르마늄 ＦｉｎＦＥＴｓ
KR20120098843A (ko) * 2009-12-23 2012-09-05 인텔 코포레이션 자가-정렬된 에피텍셜 소스 및 드레인을 갖는 다중 게이트 반도체 디바이스

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