CN104051347A - 用于三维装置的镶嵌式导体的半导体装置及其形成方法 - Google Patents
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Abstract
本发明公开了一种用于三维装置的镶嵌式导体的半导体装置及其形成方法，该方法沉积一内衬在多个间隔开的有源层叠层之上；一绝缘材料形成于内衬之上、多个间隔开的叠层之上和之间；绝缘材料内的多个沟道交错排列在多个间隔开的有源条叠层之上，在有源条叠层之间的沟道底部和间隔开的有源条叠层的一侧壁之上留下内衬的至少一残余物；选择性地移除沟道底部和间隔开的有源条叠层的侧壁上的内衬残余物；然后以导体或半导体材料填充多个沟道以形成镶嵌结构。
Description
技术领域
本发明是关于一种高密度集成电路装置。根据本发明实施例，特别是关于提供用于三维高密度装置中连接至多层平面的导体的一种半导体装置及其形成方法。
背景技术
三维(3D)存储装置的特征为有多层结构，其中的每一层可包括存储单元的平面阵列。用于三维存储装置中连接至多层平面的导体，例如是一高密度字线或位线结构，可能会造成制作三维存储装置的难度。
发明内容
对于一些三维叠层的集成电路装置，用于多个存储单元内的多个有源层，例如是多条位线或是字线，系叠层成间隔开的多个脊状结构且沿一第一方向延伸排列。在此种结构中，互补的多条字线或位线可配置为包括多个镶嵌特征(damascene features)，镶嵌特征位于脊状物之间具有高长宽比的一个或多个沟道内，沟道沿一第二方向排列，第二方向例如是垂直于第一方向。镶嵌导体可通过以一内衬材料内衬间隔开的脊状物，接着在间隔开的脊状物形成绝缘填充材料来形成。多个开口例如是交错在间隔开的脊状物之上的沟道是使用第一刻蚀工艺形成在绝缘填充材料内。间隔开的脊状物位于沟道内的侧壁被暴露出来，且至少一部分的内衬材料仍留在间隔开的脊状物的侧壁上。在选择性的第二刻蚀工艺中，包括在沟道底部角落的内衬具有比绝缘填充材料高的刻蚀速率。剩下的内衬材料可通过暴露于放射线，例如是能量化的粒子，进一步的弱化(weakened)。因为被弱化，位在间隔开的脊状物之间和角落内的剩下的内衬材料在第二刻蚀工艺，例如是湿刻蚀工艺中，可优先的被移除。因此，形成的沟道具有更平坦的角落和更垂直的壁(相对于衬底表面)，这是因为第二刻蚀工艺对于绝缘填充物的刻蚀效果较差，而使用第二刻蚀工艺可达到从沟道内移除内衬，且绝缘填充物暴露于第一刻蚀工艺的时间较短。对于导体结构而言沟道可用作镶嵌铸模，导体结构是沉积在沟道内以形成一镶嵌导体。导电材料可以例如是金属材料、半导体材料或是材料的组合。
因此，形成的镶嵌导体可在三维存储器中作为位线或字线。在这种三维存储器中，存储器单元是设置在多个叠层的位线或字线及与其相交的多个字线或位线的多个交叉点。
相对于已知技术，本发明提供的方法可达成许多好处。举例来说，本发明的方法可应用来形成高长宽比的导体，高长宽比的导体具有期望的平坦角落和实质上垂直的壁，因此保持每个间隔开的叠层的侧面。不同的其他观点和好处被描述于说明书与后述权利要求范围。
附图说明
图1绘示包括镶嵌导体结构的三维存储器的透视图。
图2至图11、图2A至图7A、图9A至图11A、图6B、图6C、图7B、图7C、图7D、图9B至图11B和图9C至图11C绘示一种形成用于三维存储装置中镶嵌导体结构的方法的多个阶段。
图12绘示一种用于三维存储装置中的镶嵌导体结构的工艺流程图。
【符号说明】
106、206、207：叠层
200、1500：存储装置
202：衬底
203、1502：绝缘层
204：有源材料
208：上盖层
210：间隙
211、704：角落
302：内衬
402、1516、1518、1520、1522：绝缘材料
602：掩模
702、1534：沟道
703：残留
706：壁
708：角度
710：衬底表面
712：第一线
714：第二线
802-1、802-2：离子或粒子
1102：导体材料
1200：流程图
1204、1206、1208、1210、1212、1214、1216、1218、1220：步骤
1504、1506：平面
1508、1510、1512、1514：有源条
1524：层
1526、1528：镶嵌导体
1530、1532：硅化物
A-A、B-B、C-C：剖面线
WL：字线
BL：位线
具体实施方式
各种实施例是搭配图式进行详细说明，以下说明将典型地参照特定的结构实施例与方法。可以理解的是，此处特别揭露的实施例和工艺，并非对本发明欲保护的范围做限缩，本发明可使用其他特征、元件、方法与实施例来进行。较佳实施例是用以描述本发明，并非对本发明欲保护的范围做限缩，本发明的保护范围当视随附的权利要求范围所界定的为准。本发明所属技术领域中具有通常知识者可以理解后述说明中各种均等物的变化，不同实施例中的相似元件是以相似的元件符号标示。
图1绘示一实施例的包括镶嵌导体的一种三维(3D)存储装置1500的透视图。为了较佳地描述存储叠层、镶嵌导体结构以及其他结构，各种绝缘材料未被绘示在图中。如图中所示，三维存储装置1500是形成覆盖在一衬底之上，衬底具有形成于其上的绝缘层1502。衬底可包括一或多个集成电路和其他结构。图式中仅绘示出两个平面1504和1506，但平面的数量可以被延伸至任何数量为N个的层，N是一个具有数值大于1的一个整数。在一些例子中，平面的数量可以等于2、4、8、16、32或通常是2进位密码(binary decoding)的平面，也就是2n层。如图中所示，三维存储装置包括以绝缘材料1516、1518、1520和1522隔开的有源条(active strips)叠层1508、1510、1512和1514(有源条例如是位线BLn)。在所述的实施例中，有源条各自包括适合作为一通道区域的半导体材料。如图中所示，多个叠层是脊状(ridge-shaped)且在Y轴上延伸，使得有源条1508、1510、1512和1514可被用作快闪存储单元串(flash memory cell strings)组成中包括通道区域的主体，快闪存储单元串例如是水平与非门串(horizontalNAND string)。在其他实施例中，有源条可配置为垂直与非门(NAND)串构造中的字线。举例来说，记载于美国专利公开案第2012/0182808号案，申请于2011年1月19日，发明名称为「存储装置、其制造方法与操作方法(Memory Device，Manufacturing Method And Operating Method Of TheSame)」，发明人为吕函庭、陈士弘的美国专利是本申请案的受让人所共同拥有且在此作为参照(incorporated by reference)。
用于存储单元串时，第一存储平面(memory plane)1504中的有源条1508和1512可作为通道区域。用于存储器单元串时，第二存储平面1506中的有源条1510和1514可作为通道区域。如图中所示，在这个例子中存储材料的一层1524覆盖于多个有源条叠层，且在另一个例子中至少覆盖于有源条的侧壁上。
在图1所示的实施例中，多个镶嵌导体1526、1528是正交地(orthogonally)排列在多个有源条叠层之上。镶嵌导体1526、1528在由多个叠层定义出的沟道(例如是1534)内具有与多个有源条叠层共形的表面，且在这些叠层上的有源条1508、1510、1512及1514的侧面与镶嵌导体1526及1528(例如是字线WLn、WLn+1)之间的交叉点定义出接口区的多层阵列。镶嵌导体1526和1528可以经由如图2至图12所示的方法形成。如图中所示，硅化物层1530、1532(例如是硅化钨、硅化钴、硅化钛或是硅化镍)可以形成在镶嵌导体1526及1528(例如是字线)的上表面之上。
根据实施的方式，存储材料层1524可包括多层介电电荷储存结构。举例来说，一多层介电电荷储存结构包括一包括氧化硅的隧穿层、一包括氮化硅的电荷捕捉层和一包括氧化硅的阻隔层(blocking layer)。在一些例子中，介电电荷储存层中的隧穿层可包括一厚度约小于2纳米的第一层氧化硅，一厚度约小于3纳米的氮化硅和一厚度约小于3纳米的第二层氧化硅。在其他实施方式中，存储材料的层1524可仅包括一电荷捕捉层，没有隧穿层或阻隔层。在替代的一反熔丝(anti-fuse)材料中像是二氧化硅、氮氧化硅或其他硅氧化物，举例来说可使用具有1到5纳米之间的厚度。亦可使用其他反熔丝材料像是氮化硅。在反熔丝的实施例中，有源条1510和1514可以是具有第一导电型(例如是p型)的半导体材料。镶嵌导体(例如是字线)1526、1528可以是具有第二导电型(例如是n型)的半导体材料。举例来说，有源条1510和1514可以用p型多晶硅来制成，而镶嵌导体1526和1528可以用相对重掺杂的n+型多晶硅来制成。在反熔丝的实施例中，有源条的宽度须足够以提供空乏区的空间来维持二极管的操作。因此，存储单元包括一整流器，整流器由p-n结与在阳极和阴极之间的可编程(programmable)反熔丝层形成，存储单元是形成在多晶硅条和导体线之间的交叉点的三维阵列中。
在其他实施例中，不同的可编程电阻存储材料可被用为存储材料，包括金属氧化物，例如是氧化钨形成在钨上、掺杂金属氧化物或其他材料。不同种类的可编程金属化材料(metallization material)亦可被用作存储材料来形成可编程金属化单元(Programmable Metallization Cells，PMC)。部分此种材料形成的装置可在多个电压或电流被编程或被消除，且可被用以进行每单元多位储存的操作。
图2至图11、图2A至图7A、图9A至图11A、图6B、图6C、图7B、图7C、图7D、图9B至图11B和图9C至图11C绘示一种形成一镶嵌导体结构的方法的多个阶段，举例来说，根据不同实施例，镶嵌导体结构可以用于三维存储装置中的字线或栅极的结构。用于高密度装置时，当半导体平面(例如是图1中的1504和1506)的数量增加时，必须制造一高长宽比(aspect ratio)的字线或栅极(例如是图1中的1526和1528)。在图案化位于多个叠层单元之上的导体材料的过程中，也就是使得三维存储装置成为栅极结构的过程中，可能会产生各种的缺陷，例如是残留(stringers)、残余物(residues)和临界尺寸(Critical Dimension，CD)的变小。使用两种材料填充以形成绝缘填充物的一种镶嵌工艺可以被用来达成高长宽比的结构，在绝缘填充物中的开口或沟道是作为导体材料的铸模，而导体材料是作为栅极。
图2和图2A绘示一种用来形成一镶嵌结构的制造方法的一阶段，镶嵌结构例如是用于三维装置中的栅极。提供部分形成的存储装置的方法可参照申请中的美国专利公开案第2012/0182806号案，申请日为2011/4/1，发明名称为「具有替代存储串位向和串行选择结构的三维阵列存储器Memory(Architecture Of 3D Array With Alternating Memory StringOrientationAnd String Select Structures)」，发明人为陈士弘、吕函庭，以上美国专利是本申请案的受让人所共同拥有且在此作为参照。部分形成的存储装置200的俯视图是绘示于图2中，沿着剖面线A-A穿越多个间隔开的脊状有源条叠层(图1中的叠层106)的剖面图系绘示在图2A中。如图中所示，部分形成的存储装置200包括一半导体衬底202，半导体衬底202可以是单晶硅晶片、绝缘层上覆硅(Silicon-On-Insulator，SOI)衬底、硅锗材料和其他类型的衬底。
一绝缘层203是形成覆盖在衬底202上，绝缘层203用来使间隔开的有源条叠层(图1中的叠层106)与衬底202绝缘。绝缘层203可以是氧化硅、氮化硅、具有交错的氧化硅和氮化硅层的介电材料叠层(通常被称为ONO)、高介电常数介电材料、低介电常数的介电材料和其他类型的材料。
间隔开的多个有源条叠层包括由适当的多层绝缘体隔开的N层有源条，其中N为一个大于1的整数，包括例如是2、4、8、16、32等。多个条包括有源材料204，在此例子中有源材料204是用于三维存储装置中作为位线的半导体。依据实行方式，有源材料204可以由合适的未掺杂或掺杂的硅材料和其他半导体材料来制成。
如图中所示，部分形成的存储装置包括一上盖层208，在不同实施例中，上盖层208是用来图案化叠层106的硬质掩模(hard mask)。在不同实施例中，上盖层208可以是氮化硅。在如图2A所示的制造阶段中，该结构已通过沉积交错的有源材料和绝缘材料层与位在叠层上的硬质掩模材料被形成。接着使用光刻工艺(lithographic)或是其它图案化工艺来刻蚀穿透交错层以形成由多个沟道隔开的脊状叠层，在此例子中脊状叠层在y方向上延伸。因此，如图式所示，叠层206与叠层207是由间隙210隔开，且许多像这样平行叠层的图案重复而组成阵列。一电荷捕捉存储材料或其他种类的存储材料(图1中的层1524，为了简化在此图中未绘示)可被提供在叠层206、207之上。此刻蚀工艺在叠层206、207的底部形成多个角落(例如是211)。较佳地，多个角落是平坦的，也就是说，这些角落的水平面和垂直面是平坦的，且水平面和垂直面交会成一锐角。在实际上的实行方式中，角落亦可以是有点圆的。
图3和第3A图绘示下一阶段工艺的平面图(其中叠层206和207以轮廓线表示)和剖面图，沉积内衬302于叠层206、207上方之后，内衬于侧壁和沟道底部下方暴露的绝缘体203。如图中所示，内衬302以一薄膜填充角落211且覆盖叠层206、207的侧壁。内衬302可以是一第一绝缘材料，举例来说是第一氧化硅。第一氧化硅可以是在氢氟酸(HF)溶液中具有相对高(或快)的湿刻蚀速率的一种低质量氧化物(low qualityoxide)。低质量氧化物可使用等离子体辅助化学气相沉积法(PE-CVD)来沉积，且使用四乙基正硅酸盐(TEOS)作为氧化硅的前驱物。这类型的PECVD氧化物可具有高的湿刻蚀速率，在缓冲氧化刻蚀(Buffered OxideEtch，BOE)工艺中的湿刻蚀速率约为每分钟40纳米，缓冲氧化刻蚀使用100∶1的氢氟酸缓冲液(buffered HF)，其中氟化铵(NH4F)与氢氟酸的体积比约为100∶1。湿刻蚀速率是测量自湿刻蚀工艺之前和之后的无图形晶片(blanket wafer)上的氧化层厚度。其他类似的低质量氧化物可包括使用硅烷或二氯硅烷和一氧化物质(oxygen or nitrous oxide)沉积的低温氧化物。
图4和图4A绘示工艺中沉积第二绝缘材料402之后接下来的阶段，第二绝缘材料402是一种绝缘填充材料用以填充叠层206、207之间的间隙。第二绝缘材料402填充间隙210且覆盖在内衬302上。第二绝缘材料402可以是第二氧化硅，选择的第二氧化硅具有比第一氧化硅更高的密度。在不同实施例中，第二绝缘材料402用于相同的刻蚀化学(举例来说，是一个湿刻蚀工艺，例如是缓冲氧化刻蚀)时，第二绝缘材料402的湿刻蚀速率比内衬302材料的湿刻蚀速率更慢(例如是三分之一或更少)。并且，作为绝缘材料，第二绝缘材料402对于导体(举例来说是栅极结构)需要具有好的间隙填充性质以被制造。第二绝缘材料可包括氧化硅，氧化硅以化学气相沉积工艺与TEOS的热裂解(thermal decomposition)来沉积。此种类型的TEOS氧化物可具有低的湿刻蚀速率，在缓冲氧化刻蚀(BufferedOxide Etch，BOE)工艺中的湿刻蚀速率约为每分钟3纳米，缓冲氧化刻蚀使用100∶1的氢氟酸缓冲液，其中氟化铵与氢氟酸体积比约为100∶1。湿刻蚀速率是测量自湿刻蚀工艺之前和之后的无图形晶片(blanket wafer)上的氧化层厚度。此刻蚀速率不到PE-CVD的TEOS氧化物的湿刻蚀速率的三分之一，而如上所述PECVD TEOS氧化物可被用作内衬302。内衬302相对于绝缘材料402的较小的刻蚀速率比可使得沟道侧壁更垂直，且因此使得形成的导电线的侧壁更垂直。在用来移除内衬302的刻蚀工艺中，期望的是第二绝缘材料402的刻蚀速率系低于内衬的刻蚀速率的三分之一，或甚至低于十分之一，或更低。
图5和图5A绘示图4和图4A中所示的结构进行第二绝缘材料402平坦化之后的一阶段的结构。第二绝缘材料是进行平坦化工艺以暴露上盖层208的表面。平坦化工艺可以是等离子体背刻蚀(plasma etch back)工艺，等离子体背刻蚀工艺使用含有氯的反应性离子且用上盖层208作为刻蚀停止处。含有氯的反应性离子可以从三氟甲烷(CHF3)或其他化合物得到。替代性地，平坦化工艺可以为使用上盖层208作为研磨停止处的化学机械性研磨工艺。
图6、图6A、图6B和图6C绘示图5和图5A中所示的结构形成图案化掩模602于平坦化的第二绝缘材料402之上且暴露上盖层208的表面之后的一阶段的结构。沿着剖面线B-B的第二剖面图是绘示在图6B中，剖面线B-B位在多个掩模条(602)之间且是沿着用来形成镶嵌栅极的沟道的方向设置。图6C绘示在Y轴方向位于间隔开的叠层206、207之间沿着剖面线C-C的第三剖面图。图案化掩模602可由一感旋光性(photosensitive)材料形成，举例来说是光刻胶，并且进行一图案化工艺。图案化掩模602可以是硬质掩模，硬质掩模由绝缘材料、金属材料或其他类型的材料来形成。如图中所示，图案化掩模相对于间隔开的有源条叠层106(举例来说是叠层206、207)是正交的设置。
图7、图7A、图7B和图7C绘示图6、图6A和图6B中所示结构的下一阶段的结构，在第二绝缘材料402已经用图案化掩模层602作为掩模进行第一刻蚀工艺以形成多个沟道或开口702。开口702是设置并沿着相对于间隔开的有源条叠层206、207的正交方向而延伸。第一刻蚀工艺可以是等离子体刻蚀，例如是采用三氟甲烷产生的氯成分而进行。由于间隙210有高的长宽比，部分的内衬302可能留在暴露于开口702中的叠层206、207的侧壁上，例如是残留703。在这个刻蚀步骤中，暴露在刻蚀区域中的上盖层208亦可被部分地移除，这造成厚度的减少，如图7B所示。如图7C和图7D中所示，在此实施例中，第二绝缘材料402中的开口702是了绝缘层203而打开。开口702在底部具有角落704，角落704由衬底表面710(举例来说是绝缘层203的表面)的一角度708来定义，且暴露第二绝缘材料402的垂直壁706。角度708可由第一线712和第二线714来量测，第一线712较佳地与暴露在垂直壁表面的一长度的直线相符，且第一线712借着有源条的深度在垂直方向(z轴方向)上向上延伸，第二线714较佳地与沟道底部的第二绝缘层203的暴露表面710相符。角度708相近于直角且小于95度。在垂直壁706与绝缘层表面之间的角度可以近于90度。在一些实施例中，角度708的范围可介于90度和95度之间、介于90度和91度之间或是介于90度和92度之间。
在不同实施例中，在第一刻蚀工艺中，由于高长宽比的深沟道702和为了维持垂直壁706，叠层206、207和其中的材料在第一刻蚀工艺中可能需要被暴露一段相对长的时间。叠层206、207上的内衬302使得第一刻蚀工艺使用的时间较短，因为不需要使用第一刻蚀工艺来移除角落的材料。这避免了过刻蚀，而过刻蚀可能造成垂直壁的斜率增加。因此，内衬的使用使得形成的导电线有更垂直的侧壁以及较小的间距(pitch)。因此，垂直壁706和绝缘层表面之间的角度可以接近90度。在一些实施例中，依据刻蚀工艺、选用的材料、内衬的厚度和沟道的深度，角度706可小于95度、小于92度或小于91度。
图8是类似于图7B为图7中沿着剖面线B-B的剖面图，图8绘示可用于一些实施例中的下一阶段。在这个阶段中，内衬302的剩余部分可通过进行放射线处理而被弱化，放射线的类型例如是以能量化的离子或粒子802-1和802-2或是其他类型的放射线。放射线可以是由惰性气体(例如是氩气、氮气、氦气或其他惰性气体)得到的加速的离子或电中性的粒子。在一些实行方式中，可通过离子注入机(ion implanter)来提供放射线。此外，放射线亦可提供多于一个入射角度，如图式中的箭头(802-1和802-2)所示，以覆盖暴露在开口(例如是702)底部以及叠层206、207侧壁的内衬302残余的部分。放射线(离子或粒子802-1和802-2)可减少内衬302的残余物，且对于保留的结构特性没有实质上有害的的改变，保留的结构例如是在叠层206中的有源材料204。
图9、图9A、图9B和图9C绘示图8所示的结构进行移除开口702内部内衬302的残余物，如前所述的选择性地弱化残余物之后的阶段的结构。如图中所示，内衬302的残余物在被弱化以后系实质上使用第二刻蚀工艺来完全移除。对于第一氧化硅如内衬302，湿刻蚀工艺可以是使用缓冲氢氟酸液的缓冲氧化刻蚀，以较佳地控制湿刻蚀速率。为了达到一个期望的湿刻蚀速率，而能在弱化内衬302时不会刻蚀到绝缘填充材料402，缓冲氢氟酸液可包括具有合适比例的氟化铵(NH4 +)和氢氟酸(HF)溶液。不同物质，例如是铵离子(NH4 +)、氟离子(F-)、氢离子(H+)、氢氧离子(OH-)和其他成分，可存在于缓冲氢氟酸溶液装。如前述，用于湿刻蚀工艺中选择作为内衬302的第一氧化硅具有比作为第二绝缘材料402的第二氧化硅快约10倍或至少3倍的刻蚀速率。弱化的内衬302残余则具有甚至更高的刻蚀速率，因此第二刻蚀工艺可以更完全地移除内衬302的残余物而不移除第二绝缘材料402。由于实质上彻底地移除开口702内甚至是角落211内的内衬，这个工艺对于保持叠层106的侧面轮廓具有明显程度的改善。沟道开口702包括角落704的侧面轮廓也被保持。侧壁706与衬底表面203之间的角度708可以保持接近90度。如图中所示，在这个阶段的工艺(第9B图)中暴露于刻蚀的硬质掩模208也可能被一定程度地侵蚀。
图10、图10A、图10B和图10C绘示图9、图9A和图9B所示的结构进行移除图案化掩模602之后的阶段的结构。图10B是在x轴方向沿着剖面线B-B的剖面图，图10B绘示叠层206、207具有暴露在沟道702中的侧壁。图10A是在x轴方向沿着剖面线A-A穿过多个第二绝缘条402的剖面图。并且，相较于图10A中所示的邻接于第二绝缘材料条402的上盖层208的表面，在叠层206、207上并邻接于沟道702的被侵蚀的上盖层208具有一个较低的表面。如图10C中所绘示，第二绝缘材料402中的沟道702是了绝缘层203而形成。如前所述，每个沟道都具有实质上垂直于绝缘层表面710的侧壁706。多个沟道(例如是702)提供用于三维存储装置的多个镶嵌导体结构(举例来说是栅极结构)的铸模。如进一步如具有不同角度的图10、图10A、图10B和图10C所示，每个间隔开的有源条106(例如是206、207)的侧面轮廓是实质上维持住(maintained)，且仅有极少或甚至没有绝缘材料残留在有源条的边上。
接着，沉积一导体材料1102以填充每个沟道，沉积方式可使用化学气相沉积工艺、物理气相沉积工艺或两者的结合或是其他类型的沉积工艺。导体材料1102可以是掺杂多晶硅(p+型或n+型掺杂)或是金属材料。在一些实施例中，可以对导体材料进行从第二绝缘材料402表面移除导体材料1102的平坦化工艺，以形成多个镶嵌导体(例如是栅极结构)，在三维存储装置中，镶嵌导体通过第二绝缘材料达到电性绝缘和物理性绝缘。
图11、图11A、图11B和图11C绘示如图10、图10A、图10B和图10C所示的结构于进行导体材料1102的沉积以及从第二绝缘材料402表面移除导体材料1102之后的阶段所形成的结构，其中包括有源层204(例如是记忆层)。图11绘示交叉设置于叠层206、207之上以作为字线的导体材料条1102的平面图。导体材料1102可以为半导体材料例如是多晶硅材料，多晶硅材料根据实施的态样而具有合适的不纯物特性(p+型或n+型)。根据实行方式，硅化物(图未绘示)(例如是硅化钴、硅化镍、硅化钨、硅化钛或是其他种类)可以形成在多晶硅材料上以改善多晶硅材料的导电性。在反熔丝应用中，多晶硅导体材料1102应该具有相反于间隔开的有源条叠层106(例如是206、207)中的多晶硅有源材料204的极性。在一些实施例中，导体材料1102可以是一导电性材料，例如是金属材料或是多种材料的组合。图11A绘示在字线之间沿着x轴方向的剖面图，其中具有上盖层208的叠层和位在叠层206、207之间的第二绝缘材料402将字线隔开且，如图示般地延伸于绝缘层203的表面。进一步绘示于图11和图11A中，第二绝缘材料402是沿着内衬302排列。图11B绘示在x轴方向沿着字线的剖面图，图中导体材料1102形成一连续的镶嵌导体并交叉设置在叠层和上盖材料208之上。
图11C是在y轴方向位于叠层106(例如是206、207)之间沿着剖面线C-C的剖面图，图中绘示位于叠层106之间的导体材料，导体材料延伸至在衬底202之上的绝缘层203且通过第二绝缘材料402隔开成为字线。如同前述，镶嵌导体材料1102可具有接近垂直且邻接于第二绝缘材料402的壁706。
图12是一简化的流程图1200，例如是形成一导体结构的方法，例如用于三维存储装置中的栅极结构的形成方法。方法包括下述步骤。
步骤1204：提供多个间隔开的有源条叠层于一衬底上，且有源条上覆盖的存储元件例如是一介电电荷捕捉结构。
步骤1206：沉积包括内衬材料的一内衬302在间隔开的有源条叠层206、207之上。在一实施例中，内衬是用PE-CVD沉积的氧化硅材料。
步骤1208：为了一镶嵌工艺而沉积一绝缘填充材料402在多个间隔开的有源条叠层206、207之上与之间，绝缘填充材料具有低于内衬302的一刻蚀速率。在一实施例中，绝缘填充材料是热沉积的TEOS氧化物，TEOS氧化物在BOE化学中具有比PE-CVD沉积的氧化硅内衬低约三分之一的刻蚀速率。
步骤1210：在绝缘材料402中形成多个开口或沟道702，且在暴露于开口和开口底部及角落的间隔开的有源条叠层的至少一侧壁留下残余物。
步骤1212：使用放射线弱化内衬的残余物，放射线例如是能量化的粒子802，可使得弱化的内衬残余物能更容易的移除。
步骤1214：以例如是湿刻蚀工艺(举例来说是BOE工艺)选择性地移除弱化的内衬，同时并保留绝缘填充材料402和有源条叠层206、207，藉此留下绝缘填充内和交叉设置于叠层206、207之上的沟道。
步骤1216：沉积导体材料(例如是栅极材料)1102以填充于沟道702和绝缘填充材料表面之上。
步骤1218：从绝缘填充材料402表面移除导体材料402，以在镶嵌导体和有源条的交叉点上形成存储元件。
步骤1220：进行其他后段工艺以完成集成电路的构建。
上述一连串的步骤提供形成多个高长宽比的导体结构(举例来说是栅极结构)的方法，导体结构用在具有多个间隔开的有源条叠层的三维存储装置中。高长宽比的导体结构可以作为镶嵌导体结构。每个高长宽比的导体结构是设置在高长宽比的沟道中，高长宽比的导体结构具有相对垂直的壁延伸至位在衬底202上的绝缘层203且有相对平坦的角落。高长宽比的导体结构是由使用两步骤材料填充和与间隔开的有源条叠层互补相符的工艺(例如是镶嵌工艺)来形成。此外，间隔开的有源条叠层的侧面是维持住。
本发明内容所述的方法是参照三维存储装置来描述。实际应用上，本发明内容所述的方法亦可应用在具有实质上垂直侧壁的一导体结构，且此导体结构位于多个具有高长宽比且互补于多个具有高长宽比的脊状结构的沟道中。脊状结构可包括多个间隔开的由单一材料或多种材料制成的叠层。脊状结构的侧面轮廓在形成沟道的两步骤刻蚀工艺中是维持住的。
在不同的多个实施例中，本发明内容提供一半导体装置。半导体装置包括一衬底，衬底具有形成于其上的多个间隔开的材料叠层，例如是有源层材料。具有内衬的绝缘填充材料覆盖在多个间隔开的有源层叠层之上，且包括一导体材料的多个导体是设置在沟道中并穿透绝缘填充材料。在不同的多个实施例中，每个沟道包括绝缘填充材料的一侧壁，侧壁相对于衬底的一表面是实质上垂直。举例来说，侧壁相对于衬底表面具有的角度范围可以是从约为垂直至约为95度角、从约为垂直至约为92度角或从约为垂直至约为95度角。根据实行方式，多个导体可用作为镶嵌结构。在不同的多个实施例中，在沟道内的内衬系实质上完全地移除。在一个选择的刻蚀工艺(举例来说，例如是湿刻蚀工艺，例如可以是缓冲氧化刻蚀)中，内衬的材料具有比绝缘填充材料快约三倍的刻蚀速率。在一些实行方式中，内衬可以是第一氧化物，而绝缘填充材料可以是第二氧化物。第一氧化物可由等离子体辅助化学气相沉积工艺来形成，而第二氧化物可由使用TEOS作为前驱物的化学气相沉积来形成。半导体装置可包括一存储材料和多个存储元件，存储材料位于各个间隔开的有源层叠层上方，存储元件位在有源层和导体层之间的多个交叉点。在不同实施例中，导体结构可以是镶嵌结构。根据应用方式，用于介电电荷储存结构的存储器材料可包括至少一电荷储存介电材料或其他类型的存储材料(举例来说是电阻存储材料)。在不同的多个实施例中，导体结构(举例来说作为镶嵌结构)可使用例如是如图2到图12所示的工艺步骤来制造。
综上所述，虽然本发明已以较佳实施例和详细的范例揭露如上，然其并非用以限定本发明。本发明所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作各种的更动与润饰。因此，本发明的保护范围当视随附的权利要求范围所界定的为准。
Claims (25)
1.一种在三维电路中形成导体的方法，包括：
提供一衬底，该衬底具有多个间隔开的有源条(active strips)叠层；
沉积一内衬(lining)于这些间隔开的有源条叠层之上；
沉积一绝缘填充材料于该内衬之上、这些间隔开的有源条叠层之上与之间；
以一第一刻蚀工艺形成多个沟道于该绝缘填充材料内，这些沟道交错排列在这些间隔开的有源条叠层之上；
以一第二刻蚀工艺移除暴露在这些沟道内的该内衬；以及
以一导体或一半导体材料填充这些沟道以形成多个镶嵌导体结构。
2.根据权利要求1所述的方法，其中在该第二刻蚀工艺中，该内衬具有比该绝缘填充材料快三倍的一刻蚀速率。
3.根据权利要求1所述的方法，其中该内衬包括一第一硅氧化物，该绝缘填充材料包括一第二硅氧化物。
4.根据权利要求1所述的方法，其中所述的沉积该内衬的步骤包括以一等离子体辅助化学气相沉积法(PECVD)形成一硅氧化物。
5.根据权利要求1所述的方法，其中所述的沉积该绝缘填充材料的步骤包括采用四乙基正硅酸盐(TEOS)以施行一化学气相沉积步骤。
6.根据权利要求1所述的方法，其中该第二刻蚀工艺包括一缓冲氧化刻蚀。
7.根据权利要求1所述的方法，其中该第二刻蚀工艺包括以放射线先弱化该内衬任何的残余物，然后再刻蚀该内衬。
8.根据权利要求7所述的方法，包括以一离子注入器传递该放射线。
9.根据权利要求8所述的方法，其中该放射线包括一惰性气体的多个能量化的粒子(energized particles)。
10.根据权利要求1所述的方法，其中该第二刻蚀工艺包括一缓冲氧化刻蚀工艺，该缓冲氧化刻蚀工艺使用一氢氟酸缓冲剂(bufferedhydrofluoric acid)，该氢氟酸缓冲剂包括含铵(NH4 +)成分，含氟(F-)成分，含氢离子(H+)成分，和含氢氧离子(OH-)成分。
11.根据权利要求1所述的方法，其中在该第二刻蚀工艺中，该内衬相对于该绝缘填充材料的一刻蚀选择率是大于3。
12.一种根据权利要求1所述的方法制造的半导体装置。
13.一种半导体装置，包括：
一衬底，具有多个间隔开的有源条叠层；
一绝缘填充材料，具有一内衬位于这些间隔开的有源条叠层之上；以及
多个镶嵌结构，包括一导体材料设置在穿透该绝缘填充材料的多个沟道中，其中在这些沟道中的该内衬是完全地被移除，该内衬包括一材料，该材料在一选择性的刻蚀工艺中具有比该绝缘填充材料快三倍的一刻蚀速率。
14.根据权利要求13所述的半导体装置，其中该内衬包括一第一氧化硅，该绝缘填充材料包括一第二氧化硅。
15.根据权利要求13所述的半导体装置，其中该内衬包括一氧化硅，该氧化硅是经由一等离子体辅助化学气相沉积法形成。
16.根据权利要求13所述的装置，其中该绝缘填充材料包括一氧化硅，该氧化硅是经由一化学气相沉积法形成，该化学气相沉积法使用四乙基正硅酸盐(TEOS)。
17.根据权利要求13所述的装置，其中该选择性的刻蚀工艺包括一缓冲氧化刻蚀。
18.一种形成半导体装置的方法，包括：
提供一衬底及多个间隔开的叠层，这些叠层的材料具有一上覆的内衬(overlying lining)在该衬底之上；
形成一绝缘填充材料于具有该上覆的内衬的这些间隔开的叠层之间；以及
形成一导体于该绝缘填充材料之间的多个沟道内，这些沟道没有该内衬；
其中该内衬包括一材料，该材料在一选择性的刻蚀工艺中具有比该绝缘填充材料快三倍的一刻蚀速率。
19.根据权利要求18所述的方法，其中这些沟道各自包括该绝缘填充材料的一垂直暴露表面，以及在该垂直暴露表面与该衬底的一表面之间包括一角度，该角度是垂直至95度。
20.根据权利要求18所述的方法，其中这些沟道各自包括该绝缘填充材料的一垂直暴露表面，以及在该垂直暴露表面与该衬底的一表面之间包括一角度，该角度是垂直至92度。
21.根据权利要求18所述的方法，其中这些沟道各自包括该绝缘填充材料的一垂直暴露表面，以及在该垂直暴露表面与该衬底的一表面之间包括一角度，该角度是垂直至91度。
22.一种半导体装置，包括：
一衬底及多个间隔开的叠层在该衬底之上；
一绝缘填充材料位于这些间隔开的叠层之间；以及
一导体材料于该绝缘填充材料之间的多个沟道内；
其中这些沟道各自具有该绝缘填充材料的一侧壁，该侧壁是由一倾斜的侧面来定义，该倾斜的侧面包括在该侧壁与该衬底的一表面之间的一角度，该角度是垂直至95度。
23.根据权利要求22所述的装置，其中在该侧壁与该衬底的该表面之间的该角度是垂直至91度。
24.根据权利要求22所述的装置，其中在该侧壁与该衬底的该表面之间的该角度是垂直至92度。
25.根据权利要求22所述的装置，其中在一选择性的刻蚀工艺中，该内衬具有比该绝缘填充材料快三倍的一刻蚀速率。
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