CN114981966A - 垂直3d存储器装置及其制造方法 - Google Patents

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Abstract

一种垂直3D存储器装置可包括：衬底，其包含每一者与多条数字线中的相应者耦合的多个导电接触件；多个字线板，其用所述衬底上的相应电介质层彼此分离，所述多个字线板包含用以蛇形形状延伸的电介质材料与至少第二组字线分离的至少第一组字线及用以蛇形形状延伸的电介质材料与至少第四组字线分离的至少第三组字线；至少一个分离层，其将所述第一组字线及所述第二组字线与所述第三组字线及所述第四组字线分离，其中所述至少一个分离层平行于数字线及字线两者；及多个存储元件，其每一者形成于多个凹部中的相应者中，使得相应存储元件由相应字线、相应数字线、相应电介质层及形成于字线面向数字线的侧壁上的保形材料包围。

Description

垂直3D存储器装置及其制造方法
技术领域
下文大体上涉及包含至少一个存储器单元的存储器阵列且更具体来说涉及垂直3D(三维)存储器装置及其制造方法。
背景技术
存储器装置广泛用于将信息存储于各种电子装置中，例如计算机、无线通信装置、相机、数字显示器及类似者。
通过编程存储器装置的不同状态而存储信息。举例来说，二进制装置最常存储两个状态中的一者，其通常通过逻辑1或逻辑0表示。在其它装置中，可存储超过两个状态。为存取所存储的信息，装置的组件可读取或感测存储器装置中的至少一个存储状态。为存储信息，装置的组件可将状态写入或编程于存储器装置中。
存在各种类型的存储器装置，包含磁性硬盘、随机存取存储器(RAM)、只读存储器(ROM)、动态RAM(DRAM)、同步动态RAM(SDRAM)、铁电RAM(FeRAM)、磁性RAM(MRAM)、电阻式RAM(RRAM)、快闪存储器、相变存储器(PCM)、其它基于硫属化物的存储器及其它存储器装置。存储器装置可为易失性或非易失性。
改进存储器装置通常可包含增加存储器单元密度、增加读取/写入速度、增加可靠性、增加数据保留、减少功率消耗、或减少制造成本以及其它度量。可需要用于节省存储器阵列中的空间、增加存储器单元密度或减少具有三维垂直架构的存储器阵列的总功率使用的解决方案。
附图说明
图1说明根据如本文中公开的实例的垂直3D存储器阵列的实例。
图2A说明根据如本文中公开的实例的实例3D存储器阵列的仰视图。
图2B说明根据如本文中公开的实例的实例3D存储器阵列的侧视图。
图3A到3E说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图4A到4E说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图5A到5C说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图6A到6B说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图7A到7C说明根据如本文中公开的实例的实例3D存储器阵列的各种视图。
图8说明根据如本文中公开的实例的与实例3D存储器阵列有关的示范性尺寸。
图9展示说明根据如本文中公开的实例的制造3D存储器阵列的方法的流程图。
图10展示说明根据如本文中公开的实例的制造3D存储器阵列的方法的流程图。
图11是根据如本文中公开的实例的呈存储器装置的形式的设备的框图。
具体实施方式
本公开涉及具有增加存储器单元密度及减少功率消耗的三维(3D)垂直自选择存储器阵列及其制造方法。存储器阵列可包含导电接触件及穿过导电材料及绝缘材料的替代层的开口的布置，其可减小存储器单元之间的间隔同时保持电介质厚度以维持施加到存储器阵列的电压。
在一些实例中，3D存储器阵列可包含具有布置成图案(例如，几何图案)的多个接触件的衬底及形成于所述衬底上的第一绝缘材料(例如，电介质材料)。导电材料的多个平面可通过第二绝缘材料(例如，电介质材料)彼此分离且形成于衬底材料上。导电材料的平面可为字线的实例。
在制造此存储器阵列期间，沟槽可形成为分离奇数及偶数WL线平面以产生“梳状物”结构(例如，看似具有指状物及所述指状物之间的空间的工具的结构)的形状。沟槽可具有任何几何配置且包含以固定距离面向彼此的梳状物的奇数及偶数指状物群组。在一些实例中，沟槽可形成为蛇形形状。沟槽可将导电材料的每一平面划分成两个区段或两个板。导电材料的每一位置可为字线板的实例。在一些实例中，在沟槽内部，可以电介质材料及导电材料形成多个凹部的方式蚀刻导电材料的平面，其中每一凹部可经配置以接收存储元件材料(例如，硫属化物材料)。牺牲层(例如，保形材料)可经沉积于沟槽中且在一些情况中所述牺牲层填充凹部。绝缘材料可经沉积于沟槽中、牺牲层的顶部上。牺牲层及绝缘层可形成蛇形形状。在一些实例中，考虑沟槽的其它几何配置。在一些实例中，至少一个特定分离沟槽可形成为用绝缘材料(例如，电介质材料)填充，使得将存储器阵列划分成数个部分，所述部分中的每一者包含随后将形成的特定数目个数字线，且分离沟槽的一侧处的字线与所述分离沟槽的另一侧处的字线电分离。
可移除牺牲层及绝缘层的部分以形成开口。开口可暴露衬底的部分、多个导电接触件及导电材料及电介质材料的部分。存储元件材料(例如，硫属化物材料)可经沉积于开口中。存储元件材料可填充通过电介质材料及导电材料形成的凹部。可从开口部分地移除存储元件材料，使得仅保留凹部中的存储元件材料。
导电柱可形成于包含凹部中的存储元件材料的开口中。导电柱可为数字线的实例。导电柱可经布置以延伸到(例如，大体上上垂直于)导电材料的平面及衬底。每一导电柱可与不同导电接触件耦合。柱可由势垒材料及导电材料形成。
相对于先前解决方案，存储器阵列的此类配置及制造方法可允许存储器单元的较高密度及降低功率消耗。每一存储器单元(例如，存储元件材料)可在导电柱的相对侧内部凹入以确保单元隔离。相对于一些先前解决方案，此配置可允许对单元厚度及尺寸的更严格控制。与导电柱相交的导电材料的每一平面可形成通过平面中的第一字线板及平面中的第二字线板寻址的两个存储器单元。可通过定位于存储器阵列的底部或顶部处的晶体管解码每一导电柱。晶体管可为形成为规则矩阵的数字线选择器的实例。
最初在如参考图1描述的存储器阵列的背景内容中描述本公开的特征。在如参考图2A到8描述的制造步骤期间在实例3D存储器阵列的不同视图的背景内容中描述本公开的特征。通过与如参考图9及10描述的垂直3D存储器阵列架构有关的流程图进一步说明且参考所述流程图描述本公开的这些及其它特征。在参考图11的实例3D存储器装置的背景内容中进一步描述本公开的这些及其它特征。
图1说明根据本公开的方面的3D存储器阵列100的实例。存储器阵列100可包含定位于衬底104上方的存储器单元的第一阵列或层叠105及第一阵列或层叠105的顶部上的存储器单元的第二阵列或层叠108。
存储器阵列100可包含字线110及数字线115。第一层叠105及第二层叠108的存储器单元每一者可具有一或多个自选择存储器单元。尽管用数值指示符标记图1中包含的一些元件，但未标记其它对应元件，但其相同或将被理解为类似。
存储器单元堆叠可包含第一电介质材料120、存储元件材料125(例如，硫属化物材料)、第二电介质材料130、存储元件材料135(例如，硫属化物材料)及第三电介质材料140。在一些实例中，第一层叠105及第二层叠108的自选择存储器单元可具有共同导电线使得每一层叠105及108的对应自选择存储器单元可共享数字线115或字线110。
在一些实例中，可通过对可包含存储器存储元件的存储器单元提供电脉冲而编程所述单元。可经由第一存取线(例如，字线110)或第二存取线(例如，数字线115)或其组合来提供脉冲。在一些情况中，在提供脉冲之后，离子可取决于存储器单元的极性而迁移于存储器存储元件内。因此，相对于存储器存储元件的第一侧或第二侧的离子的浓度可至少部分基于第一存取线与第二存取线之间的电压的极性。在一些情况中，不对称形状的存储器存储元件可引起离子更聚集于元件的具有更多面积的部分处。存储器存储元件的特定部分可具有较高电阻率且因此可产生高于存储器存储元件的其它部分的阈值电压。离子迁移的此描述表示用于实现本文中所描述的结果的自选择存储器单元的机制的实例。机制的此实例不应被视为限制性。本公开还包含用于实现本文中所描述的结果的自选择存储器单元的机制的其它实例。
存储器阵列100的架构在一些情况中可被称为交叉点架构，其中存储器单元形成于字线110与数字线115之间的拓扑交叉点处。相较于其它存储器架构，此交叉点架构可以较低生产成本提供相对较高密度数据存储。举例来说，交叉点架构相较于其它架构可具有面积缩小且因此存储器单元密度增加的存储器单元。
虽然图1的实例展示两个存储器层叠105及108，但其它配置也是可能的。在一些实例中，自选择存储器单元的单一存储器层叠可建构于衬底104上方，这可被称为二维存储器。在一些实例中，可以类似于三维交叉点架构中的方式配置存储器单元的三个或四个存储器层叠。
存储器阵列100可包含具有布置成网格或交错图案的多个接触件的衬底104。在一些情况中，多个接触件可延伸穿过衬底且与存储器阵列100的存取线耦合。存储器阵列100可包含导电材料的多个平面，所述多个平面通过形成于衬底材料上的第一绝缘材料上的第二绝缘材料彼此分离。导电材料的多个平面中的每一者可包含形成于其中的多个凹部。可通过凭借以下步骤的替换过程获得多个平面(例如，字线板)：在堆叠沉积处理步骤期间使用牺牲层(例如，保形层)进行蚀刻；在单元定义之后移除保形层且用更导电材料替换保形层。
绝缘材料可通过第二绝缘材料及导电材料形成为蛇形形状。多个导电柱可经布置成开口以大体上垂直于导电材料的多个平面及衬底而延伸。多个导电柱中的每一相应导电柱可耦合到导电接触件中的不同者。
在一些实例中，存储器层叠105及108可包含经配置以存储逻辑状态的硫属化物材料。举例来说，存储器层叠105及108的存储器单元可为自选择存储器单元的实例。硫属化物材料可形成于多个凹部中，使得多个凹部中的每一相应者中的硫属化物材料至少部分与多个导电柱中的一者接触。
图2A说明根据如本文中公开的实例的实例3D存储器阵列200-a的仰视图。存储器阵列200-a可包含形成于衬底104中且延伸穿过衬底104且与存储器阵列100的存取线耦合的多个导电接触件235。举例来说，衬底104可为电介质材料，例如电介质膜。
多个导电接触件235中的单一导电接触件可经配置以将任何单一垂直柱与晶体管(未展示)耦合。多个导电接触件235可经布置成网格图案。在一些实例中，多个导电接触件235中的相应者可由至多八个其它导电接触件235包围。在一些实例中，多个导电接触件235可经布置成交错图案或六边形图案。举例来说，多个导电接触件235中的相应者可由至多六个其它导电接触件235包围(参见图6A及6B)。
图2B说明根据如本文中公开的实例的实例3D存储器阵列200-b的侧视图。存储器阵列200-b可包含可形成于衬底104中的多个导电接触件235。存储器阵列200-b还可包含绝缘材料240的多个堆叠平面及导电材料245的多个堆叠平面(例如，字线平面或字线板)。导电材料245的堆叠平面可通过绝缘材料240的多个平面在z方向上彼此分离(例如，垂直分离)。举例来说，第二绝缘材料240的第一平面(例如，底部平面)可形成(例如，沉积)于衬底104的平面上，且接着导电材料245的平面可形成于第二绝缘材料240的第一平面上。在一些实例中，第一绝缘材料240的层可经沉积于衬底104上。在一些实例中，导电材料245可为导电碳层或与活性材料兼容的其它导电层。在一些实例中，导电材料245可包含通过活性材料通过保护势垒分离的导电层。导电材料245可经配置以用作至少一个字线板。在一些实例中，导电材料245及绝缘材料240形成多个层，例如交替层。
第二绝缘材料240的额外平面可以如图2B中说明的交替方式形成于导电材料245上。第二绝缘材料240可为电介质材料，例如电介质膜或层。在一些实例中，第二绝缘材料240及衬底104可为相同类型的绝缘材料。本文中公开的绝缘材料的实例包含(但不限于)电介质材料，例如氧化硅。
导电材料245的多个平面中的每一相应者可处于(例如，形成)3D存储器阵列200-b的不同层级。形成存储器单元的材料的个别平面可被称为3D存储器阵列200-b的层叠。导电材料245可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等(例如，由其形成)。在一些实例中，导电材料245可为导电碳平面。
图2B中展示导电材料245的六个平面及第二绝缘材料240的七个平面。第二绝缘材料240的第七平面可为3D存储器阵列200-b的最顶层。导电材料245及第二绝缘材料240的平面的数量不限于图2B中说明的数量。导电材料245及第二绝缘材料240可经布置成多于六个层叠或少于六个层叠。
图3A到E说明根据如本文中公开的实例的在可执行以形成堆叠存储器装置的一系列步骤或过程期间的实例3D存储器阵列200-c、200-d、200-e及200-f的各种视图。明确来说，在图3A到E中，展示形成偶数及奇数字线平面的过程。
图3A说明实例3D存储器阵列200-c的俯视图，其可为图2B中说明的存储器阵列200-b在形成沟槽350之后的实例。图3B说明在继图3A中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-d的横截面视图。图3C说明在继图3B中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-e的横截面视图。
图3D说明在继图3C中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-f的横截面视图。图3E说明在继图3C中所说明者之后的过程步骤期间的剖面线B-B'的实例3D存储器阵列200-f的俯视图。图3A到E说明可执行以形成堆叠存储器装置的一系列步骤或过程。
图3A说明形成穿过存储器阵列200-c的导电材料245(图3B中展示)及第二绝缘材料240(图3B中展示)的交替平面的沟槽350。沟槽350可在沟槽350的底部处暴露衬底104(先前在图2A及2B中展示)及导电接触件235(先前在图2A及2B中展示)。
沟槽350可从顶部蚀刻到底部且蚀刻成蛇形形状。例如，沟槽350可沿第一方向(例如，从左到右)越过导电接触件235的行且接着沿与所述第一方向相反的第二方向(例如，从右到左)越过导电接触件235的邻近行。参考图3A的实例，沟槽350从左到右越过导电接触件235的第一行，接着“转向”并从右到左越过导电接触件235的下一(第二)行(邻近第一行)。沟槽350再次“转向”并从左到右越过导电接触件235的下一(第三)行(邻近第二行)。沟槽350再次“转向”并从右到左越过导电接触件235的下一(第四)行(邻近第三行)且接着再次“转向”并从左到右越过图3A的底部处的导电接触件235的下一(第五)行(邻近第四行)。
沟槽350可将导电材料245的每一平面分叉成至少两个部分：第一部分308及第二部分309。导电材料245的平面的每一部分可为层叠的不同存取线(例如，偶数字线或奇数字线)。举例来说，第一部分308可为3D存储器阵列200-c的层叠的第一存取线，且第二部分309可为3D存储器阵列200-c的相同层叠的第二存取线。可基于所使用电极的电阻率且通过所请求的电流递送的电平而定义形成偶数或奇数平面的指状物的延伸。具体来说，取决于存储器单元所需的厚度来定义凹部的深度。
图3B说明在存储器阵列200-d的平面中的每一者中的导电材料245中形成多个凹部315。举例来说，可执行选择性蚀刻操作以按各向同性方式在沟槽350的侧壁390及391中形成多个凹部315。在一些实例中，沟槽350包含与第二侧壁391隔开的第一侧壁390，其中通过第一绝缘材料240形成的第一侧壁390的第一部分392与通过第一绝缘材料240形成的第二侧壁391的第一部分393隔开达第一距离。通过第一导电材料245形成的第一侧壁390的第二部分394可与通过第一导电材料245形成的第二侧壁391的第二部分395隔开达大于第一距离的第二距离。在一些实例中，通过第一导电材料245形成的沟槽350的侧壁390及391的部分相对于通过第一绝缘材料240形成的沟槽350的侧壁390及391的部分凹入。
蚀刻操作可包含一或多个垂直蚀刻过程(例如，各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如，各向同性蚀刻过程)或其组合。举例来说，可执行垂直蚀刻过程以垂直地蚀刻沟槽350且可使用水平蚀刻过程以在至少一个导电材料245中形成至少一个凹部315。可选择蚀刻参数使得举例来说比第二绝缘材料240更快地蚀刻导电材料245。
图3C说明形成保形材料320(例如，牺牲材料或牺牲层)。保形材料320可经沉积到存储器阵列200-e的沟槽350中。可通过保形地沉积保形材料320而在凹部315(图3B中展示)中形成保形材料320。保形材料320接触每一沟槽350的第一侧壁390、第二侧壁391及底壁395。尽管图3C展示在多个凹部315中形成保形材料320期间可在沟槽350的侧壁上(例如，在面向沟槽350的不同层中的第二绝缘材料240及导电材料245的表面上)形成保形材料320，但实例不限于此。举例来说，在一些情况中，保形材料320可仅局限于不同层中的导电材料245中的多个凹部315。在一些情况中，保形材料320可被称为保形层或牺牲层。
在一些情况中，可继形成保形材料320之后执行蚀刻操作。在蚀刻操作中，保形材料320可经蚀刻以形成开口或沟槽350。蚀刻操作可导致保形材料320的表面(例如，面向沟槽350的表面)与第二绝缘材料240的表面(例如，面向沟槽350的表面)分隔开。在一些情况中，蚀刻操作可导致保形材料320的表面(例如，面向沟槽350的表面)与第二绝缘材料240的表面(例如，面向沟槽350的表面)大致共面，且借此形成沟槽的连续侧壁。本文中描述的蚀刻操作可为垂直蚀刻过程(例如，各向异性蚀刻过程或干式蚀刻过程或其组合)或水平蚀刻过程(例如，各向同性蚀刻过程)。举例来说，可执行垂直蚀刻过程以垂直地蚀刻沟槽350且可使用水平蚀刻过程以在第一导电材料245中形成至少一个凹部。
图3D说明将电介质材料318沉积于沟槽350中存储器阵列200-f的保形材料320的顶部上。电介质材料318可接触保形材料320。电介质材料318及保形材料320可协作以填充沟槽350。在一些情况中，电介质材料318可为绝缘材料的实例。在一些实例中，保形材料320可选择性地回蚀以与电介质材料318形成共面表面。可取决于所要厚度来定义凹入的深度。
图3E说明根据本公开的实例的在沉积电介质材料318(如图3D中展示)之后的实例3D存储器阵列200-f的俯视图。在图3E中，形成于沟槽350中的保形材料320及电介质材料318将导电材料245的每一平面分叉成第一部分308及第二部分309。
图4A到E说明根据如本文中公开的实例的在可执行以形成堆叠存储器装置的一系列步骤或过程期间的实例3D存储器阵列200-g、200-h、200-i及200-j的各种视图。明确来说，图4A到E说明用于在图3D及3E中说明的存储器阵列200-f中形成存储器单元的过程。
图4A说明存储器阵列200-g的俯视图，其可为图3E中说明的存储器阵列200-f在形成开口360之后的实例。图4B说明在继图4A中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-h的横截面视图。图4C说明在继图4B中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-i的横截面视图。图4D说明在继图4C中所说明者之后的过程步骤期间沿剖面线A-A'的实例3D存储器阵列200-j的横截面视图。图4E说明在继图4C中所说明者之后的过程步骤期间的剖面线B-B'的实例3D存储器阵列200-j的俯视图。
图4A说明通过存储器阵列200-g的导电材料245的平面中的任一者的俯视图。可通过蚀刻掉电介质材料318及/或保形材料320的一部分而形成沟槽350中的多个开口360。希望开口360定位成与多个导电接触件235对准，使得形成开口360暴露延伸穿过衬底104(图4B中展示)的多个导电接触件235(图4B中展示)的至少一部分。蚀刻过程可为垂直蚀刻过程。在一些实例中，蚀刻操作可能不会蚀刻掉保形材料320的全部部分，举例来说，其中未形成多个开口360。
图4B说明根据本公开的实例的实例3D存储器阵列200-h的横截面视图。如图4B中展示，多个凹部315可形成于平面中的每一者中的导电材料245中。举例来说，可执行选择性蚀刻操作以按完全或部分各向同性方式形成多个凹部315。可选择蚀刻化学物质以选择性地到达导电材料245。可通过在沟槽350中形成开口360而暴露导电接触件235。
图4C说明根据本公开的实例的实例3D存储器阵列200-i的横截面视图。如图4C中展示，可通过将存储元件材料465保形地沉积到沟槽350中而在多个凹部315中形成存储元件材料465。存储元件材料465可经沉积以接触通过蚀刻保形材料320而暴露的沟槽350的侧壁390及391及底壁395。当存储元件材料465接触沟槽350的底壁395时，存储元件材料465覆盖暴露接触件235。
存储元件材料465可为硫属化物材料(例如硫属化物合金及/或玻璃)的实例，其可充当自选择存储元件材料(例如，可充当选择装置及存储元件两者的材料)。举例来说，存储元件材料465可响应于施加电压(例如程序脉冲)。对于小于阈值电压的施加电压，存储元件材料465可保持在非导电状态(例如，“关断”状态)。替代地，响应于大于阈值电压的施加电压，存储元件材料465可进入导电状态(例如，“接通”状态)。
存储元件材料465可通过施加满足编程阈值值的脉冲(例如，编程脉冲)而编程为目标状态。编程脉冲的振幅、形状或其它特性可经配置以引起存储元件材料465展现目标状态。举例来说，在施加编程脉冲之后，存储元件材料465的离子可重布于整个存储元件中，借此更改在施加读取脉冲时检测到的存储器单元的电阻。在一些情况中，存储元件材料465的阈值电压可基于施加编程脉冲而变化。
可通过将读取脉冲施加到存储元件材料465而感测、检测或读取通过存储元件材料465存储的状态。读取脉冲的振幅、形状或其它特性可经配置以允许感测组件确定存储于存储元件材料465上的状态。举例来说，在一些情况中，读取脉冲的振幅经配置为处于某一电平，即存储元件材料465针对第一状态将处于“接通”状态(例如，电流经传导通过材料)但针对第二状态将处于“关断”状态(例如，几乎无电流经传导通过材料)。
在一些情况中，施加到存储元件材料465的脉冲的极性(编程或读取)可影响执行的操作的结果。举例来说，如果存储元件材料465存储第一状态，那么第一极性的读取脉冲可导致存储元件材料465展现“接通”状态，而第二极性的读取脉冲可导致存储元件材料465展现“关断”状态。此可能是由于在存储元件材料465存储状态时存储元件材料465中的离子或其它材料的不对称分布而发生。类似原理适用于编程脉冲及其它脉冲或电压。
可充当存储元件材料465的硫属化物材料的实例包含铟(In)-锑(Sb)-碲(Te)(IST)材料(例如In2Sb2Te5、In1Sb2Te4、In1Sb4Te7等)及锗(Ge)-锑(Sb)-碲(Te)(GST)材料(例如Ge8Sb5Te8、Ge2Sb2Te5、Ge1Sb2Te4、Ge1Sb4Te7、Ge4Sb4Te7或等)以及其它硫属化物材料，包含(例如)在操作期间不会改变相位的合金(例如，硒基硫属化物合金)。此外，硫属化物材料可包含较小浓度的其它掺杂剂材料。硫属化物材料的其它实例可包含碲-砷(As)-锗(OTS)材料、Ge、Sb、Te、硅(Si)、镍(Ni)、镓(Ga)、As、银(Ag)、锡(Sn)、金(Au)、铅(Pb)、铋(Bi)、铟(In)、硒(Se)、氧(O)、硫(S)、氮(N)、碳(C)、钇(Y)、及钪(Sc)材料及其组合。如本文中使用的连字符化学组合物符号指示包含于特定混合物或化合物中的元素，且希望表示涉及所指示元素的全部化学计量。在一些实例中，硫属化物材料可为硫属化物玻璃或非晶硫属化物材料。在一些实例中，主要具有硒(Se)、砷(As)及锗(Ge)的硫属化物材料可被称为SAG合金。在一些实例中，SAG合金可包含硅(Si)且此硫属化物材料可被称为SiSAG合金。在一些实例中，硫属化物玻璃可包含每一者呈原子或分子形式的额外元素，例如氢(H)、氧(O)、氮(N)、氯(Cl)或氟(F)。在一些实例中，可通过使用各种化学物种进行掺杂来控制电导率。举例来说，掺杂可包含将第3族(例如，硼(B)、镓(Ga)、铟(In)、铝(Al)等)或第4族(锡(Sn)、碳(C)、硅(Si)等)元素并入组合物中。
图4D说明根据本公开的实例的实例3D存储器阵列200-j的横截面视图。可继形成存储元件材料465之后执行蚀刻操作，使得存储元件材料465的表面(例如，面向沟槽350的表面)与第二绝缘材料240的表面(例如，面向沟槽350的表面)大致共面，如图4D中说明。存储元件材料465的蚀刻可形成连续侧壁且移除存储元件材料465的顶层466(图4C中展示)，借此存储元件材料465的单元仅形成于凹部中。在每一凹部中，存储元件材料465的每一单元可接触单一导电材料245(例如，定位成邻近存储元件材料465的单元的单一导电材料245)及至少两个电介质层(例如，定位于存储元件材料465的单元的顶部上及存储元件材料465的单元的底部上的顶部电介质层及底部电介质层)，如图4D中展示。存储元件材料465的蚀刻可提供配置，其中存储元件材料465彼此分离。存储元件材料465的蚀刻还可暴露衬底104中的接触件235。在一些实例中，牺牲材料的部分可定位于存储元件材料465的单元的任一侧上(如图4E中展示)。
图4E说明根据本公开的实例的实例3D存储器阵列200-j的俯视图。如图4E中说明，形成于沟槽350中的保形材料320及存储元件材料465可将导电材料245的每一平面分叉成第一部分308及第二部分309。平面的每一部分可为字线板的实例。
图5A到C说明根据如本文中公开的实例的在可执行以形成堆叠存储器装置的一系列步骤或过程期间的实例3D存储器阵列200-k、200-l及200-m的各种视图。明确来说，图5A到C说明在形成凹入自选择存储器单元之后填充开口360的过程。
图5A说明存储器阵列200-k的俯视图，其可为在形成凹入自选择存储器单元之后图4E中说明的存储器阵列200-j的实例。图5B是在继图5A中所说明者之后的处理步骤期间通过图4E中说明的导电材料245的平面中的任一者的存储器阵列200-l的俯视图。图5C说明在继图5B中所说明者之后的处理步骤期间沿剖面线A-A'的实例3D存储器阵列200-m的横截面视图。
图5A说明存储器阵列200-k的俯视图，其中势垒材料570经沉积到沟槽350的开口360中。在一些实施方案中，势垒材料570接触第一绝缘材料240(未展示)、第二绝缘材料240(未展示)及存储元件材料465的至少一个部分。在一些实例中，势垒材料570与活性材料兼容。在一些实例中，势垒材料570可为导电材料或具有导电材料的势垒层。举例来说，势垒层可包括氧化铝。在一些实例中，可执行蚀刻操作以为将导电材料沉积到沟槽350中腾出空间。在一些情况中，势垒材料570可被称为势垒层。
图5B说明存储器阵列200-l的俯视图，其中导电材料575经沉积到沟槽350的开口360中。导电材料575可经沉积于开口360中以形成导电柱580。导电柱580可包含势垒材料570及导电材料575。在一些实例中，导电柱580可形成为与沟槽350的侧壁390及391(图4C中展示)上的存储元件材料465接触。在一些实例中，导电柱580可包括与导电材料575相同的材料。在一些实例中，导电柱580可为数字线。导电柱580可为圆柱体。尽管图5D将导电柱580说明为实心柱，但在一些实例中，导电柱580可为中空圆柱体或环(例如，管)。导电柱580可包括金属(或半金属)材料或半导体材料(例如掺杂多晶硅材料)等等。然而，可使用其它金属、半金属或半导体材料。
形成于多个开口360中的每一相应者中的导电柱580经布置以大体上上正交于导电材料245及第二绝缘材料240的交替平面延伸(未展示)。形成于多个开口360中的每一相应者中的存储元件材料465及导电柱580形成为大体上正方形形状。然而，本公开的实例不限于精确或准精确正方形形状。例如，存储元件材料465及导电柱580可形成为任何形状，包含例如圆形或卵形形状。
图5C说明根据本公开的实例的实例3D存储器阵列200-m的侧视图。如图5C中说明，罩盖层585(例如，绝缘材料，例如电介质层)可经沉积以罩盖存储器阵列200-l的导电柱580。
存储器阵列200-m可包含多个垂直堆叠。每一相应堆叠可包含导电柱580、耦合到导电柱580的导电接触件235、形成为与第一部分308及导电柱580接触的存储元件材料465、及形成为与第二部分309及导电柱580接触的存储元件材料465。
导电柱580可与导电接触件235及第一绝缘材料240接触，且与形成于凹部315中的存储元件材料465接触。在一些情况中，形成于每一相应凹部315中的存储元件材料465部分地(例如，不完全)形成于导电柱580周围。
尽管为清楚起见且以免混淆本公开的实例而在图5C中未展示，但其它材料可形成于存储元件材料465及/或导电柱580之前、之后及/或之间(例如)以形成粘合层或势垒以防止材料的相互扩散及/或减轻组合物混合。
图6A到B说明根据如本文中公开的实例的实例3D存储器阵列600-a及600-b的各种视图，其可为在图2A到5C中处理的3D存储器阵列200-a到200-m的实例。存储器阵列600-a及600-b可包含与参考图2A到5C描述的存储器阵列200类似的特征。多个开口360可经形成穿过导电材料245及第二绝缘材料240(未展示)的交替平面及沟槽350中的电介质材料318。如展示，多个开口360的直径与沟槽350的宽度大致相同。在一些实例中，多个开口360的直径可大于沟槽350的宽度。
多个开口360中的每一者可与导电接触件235的不同相应者大致同心。如图6A及6B中展示，柱580是圆形的且在相应开口360中以几何图案形成于多个接触件上方且耦合到所述多个接触件。在例如图2A到3E中说明的一些实例中，开口360可为正方形的。
多个开口360可具有导电接触件235(未展示)的交错(例如，六边形)布置。举例来说，多个导电接触件235中的相应者可由六个其它导电接触件235包围。
交错图案可指其中第一行中的对象(例如，接触件、开口或柱)的位置在给定方向上偏离邻近所述第一行的第二行中的对象(例如，接触件、开口或柱)的位置的任何图案。举例来说，交错图案可具有在x方向(例如，行)上而非在y方向(例如，列)上彼此邻近的对象(例如，接触件、开口或柱)。例如，如图6A及6B中说明，多个导电接触件235彼此邻近且在x方向上彼此成直线。然而，多个导电接触件235在y方向上并非彼此邻近。多个导电接触件235在x方向上彼此成直线，且多个导电接触件235在y方向上交替(例如，跳过)行。尽管图6A及6B展示贯穿衬底104在导电接触件235之间大致相同的间隔，但根据本公开的实例不限于此。举例来说，导电接触件235之间的间隔可贯穿衬底104而变化。
图6B展示3D存储器阵列可包含多个存储元件材料465，其每一者包括定位于字线板中的至少一者、至少一个圆形柱580与至少一个电介质材料318之间的硫属化物材料。在一些实例中，取决于解码优化，柱580可耦合到定位于3D存储器阵列600的顶部、底部、或顶部及底部两者处(例如，在多个字线板下方或上方)的多个选择器。
图7A到C说明根据如本文中公开的实例的实例3D存储器阵列700-a、700-b及700-c的各种视图，其可为在图2A到5C中处理的3D存储器阵列200-a到200-m及在图6A到6B中处理的3D存储器阵列600-a到600-b的实例。存储器阵列700-a、700-b及700-c可包含与参考图2A到5C描述的存储器阵列200及参考图6A到6B描述的存储器阵列600类似的特征。用绝缘材料或电介质材料填充的特定分离沟槽350'可形成于两个子阵列(例如，第一子阵列700-a1及第二子阵列700-a2)之间，使得第一子阵列700-a1及第二子阵列700-a2可彼此电分离。在一些实例中，存储器阵列700-a可包含用相应电介质层彼此分离的多个字线板(参考图7C中展示的存储器阵列的侧视图)。多个字线板可包含若干组字线。在第一子阵列700-a1中，第一组字线用以蛇形形状延伸的电介质材料与第二组字线分离。在第二子阵列700-a2中，第三组字线用以蛇形形状延伸的电介质材料与第四组字线分离。第一组字线及第二组字线通过特定分离沟槽350'与第三组字线及第四组字线分离。图7A到7C中仅展示一个特定分离沟槽350'，此用于说明目的。特定分离沟槽350'及子阵列700-a1及700-a2的数量不限于图7A到7C中说明的数量。数个分离沟槽350'可根据需要形成于3D存储器阵列中。
用以绝缘材料或电介质材料填充的分离沟槽350'(其还可被称为分离层)，可在符合存储类存储器(SCM)规范的同时进一步降低3D存储器阵列的功率消耗。与其中多个子阵列彼此耦合的3D存储器阵列相比，插入具有数个分离层的3D存储器阵列，对应电容值可下降且还可进一步降低功率消耗，而不会增加解码负担。
如图7A中展示，在一些实例中，在3D存储器阵列700-a中以蛇形形状形成沟槽350之后，可选择沟槽350的特定部分作为特定分离沟槽350'，其用于将3D存储器阵列700-a划分成第一子阵列700-a1及第二子阵列700-a2。在一些实例中，特定分离沟槽350'可经受进一步蚀刻操作，使得特定分离沟槽350'的两侧上的两个子阵列完全分离。在一些实例中，在后续处理步骤期间，特定分离沟槽350'可仅填充有绝缘材料或电介质材料，而无形成于其中的任何其它材料(例如存储元件材料或导电材料)。在一些实例中，可根据每特定数目个字线从蛇形沟槽350确定特定部分作为分离沟槽350'。
除分离沟槽350'(或分离层350')的形成方法以外，还可使用两种其它不同的方法。在一个实例中，多个子阵列可通过参考图2A到5C描述的处理步骤形成于相同衬底中，且其中数个分离层350'可沿蛇形沟槽350的延伸方向沉积于子阵列的一侧或两侧上，使得多个子阵列彼此电分离。在另一实例中，在形成如在参考图5A到5C描述的实施例中提及的3D存储器阵列之后，根据存储器阵列的尺寸，可沿平行于数字线及字线两者的平面形成特定数目个分离沟槽350'以将存储器阵列切割成多个子阵列，且其中可对存储器阵列执行蚀刻操作以形成分离沟槽350'。
图7B及7C说明可根据3D存储器阵列的尺寸来调整形成特定沟槽350'(或分离层350')的位置。举例来说，图7B中展示的存储器阵列的横截面积可为120um×120um。当基于说明根据如本文中公开的实例的与实例3D存储器阵列有关的示范性尺寸的图8中展示的邻近柱的实例间距(例如，x方向上的约100nm的间距及y方向上的约100nm的间距)而形成3D存储器阵列时，3D存储器阵列可含有1024×1024个柱。在此情况中，八个分离层350'可形成于3D存储器阵列中，以将所述3D存储器阵列划分成八个部分，每一部分可含有1024×128个柱。
在一些实例中，由于插入分离层350'，因此对应电容值可下降到2pF，且对字线充电所需的能量
Figure BDA0003741200950000131
的一阶运算是约15pF/位。另外，在其柱上划分3D存储器阵列可允许阵列下解码电路系统(CuA)优化，举例来说最小化柱解码器、感测放大器或类似者的数目，同时归因于较高电平的存储器阵列分段，可符合SCM要求(即，归因于插入分离层的字线切割)。
在一些实例中，取决于解码优化，柱580可耦合到定位于3D存储器阵列的顶部、底部、或顶部及底部两者处(例如，在多个字线板下方或上方)的多个选择器。包含(但不限于)“顶部”、“底部”、“下”、“上”、“在…下面”、“在…下方”、“在…上方”等的空间相关术语(如果在本文中使用)为便于描述而用于描述元件与另一元件的空间关系。此类空间相关术语涵盖装置的除在图中描绘且在本文中描述的特定定向以外的不同定向。举例来说，如果图中描绘的结构颠倒或翻转，那么先前描述为在其它元件下方或下面的部分接着将位于那些其它元件上方或上。
图9展示说明根据本公开的方面的用于制造3D存储器阵列的方法900的流程图。可通过制造系统或与制造系统相关联的一或多个控制器来实施方法900的操作。在一些实例中，一或多个控制器可执行指令集以控制制造系统的一或多个功能元件以执行所描述功能。额外地或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在S905，方法900可包含形成延伸穿过衬底的多个导电接触件，且每一接触件与多条数字线中的相应者相关联。可根据本文中描述的方法来执行S905的操作。
在S910，方法900可包含形成用多个电介质层中的相应者彼此分离的多个导电层，且其中所述多个导电层经配置为字线。可根据本文中描述的方法来执行S910的操作。
在S915，方法900可包含形成穿过多个导电层及多个电介质层的蛇形沟槽，所述蛇形沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线。可根据本文中描述的方法来执行S915的操作。
在S920，方法900可包含处理蛇形沟槽的至少一个特定部分以形成至少一个分离沟槽，使得所述至少一个分离沟槽的两侧上的存储器阵列的部分彼此分离。可根据本文中描述的方法来执行S920的操作。
在S925，方法900可包含用绝缘材料填充至少一个分离沟槽，以将所述至少一个分离沟槽的一侧处的字线与所述至少一个分离沟槽的另一侧处的字线电分离。可根据本文中描述的方法来执行S925的操作。
在S930，方法900可包含在蛇形沟槽的剩余部分中形成保形材料、电介质材料、存储元件材料及数字线，使得相应存储元件由相应字线、相应数字线、保形材料及相应电介质层包围。可根据本文中描述的方法来执行S930的操作。
此外，在蛇形沟槽的剩余部分中形成保形材料、电介质材料、存储元件材料及数字线的步骤可进一步包括：将所述保形材料沉积于所述蛇形沟槽的剩余部分中；将所述电介质材料沉积于所述保形材料上；通过蚀刻所述保形材料及所述电介质材料的一部分而在相应导电接触件上方形成开口；将所述存储元件材料沉积到所述开口中；处理所述存储元件材料使得多个电介质层及所述存储元件材料的侧壁共面；及将导电材料沉积到所述开口中以形成所述数字线。
在一些实例中，如本文中描述的设备可执行方法(例如方法900)。设备可包含用于形成延伸穿过衬底的多个导电接触件的特征、构件或指令(例如，存储可由处理器执行的指令的非暂时性计算机可读媒体)，且每一接触件与多条数字线中的相应者相关联。
本文中描述的设备的一些实例可进一步包含用于形成用多个电介质层中的相应者彼此分离的多个导电层的操作、特征、构件或指令，且其中所述多个导电层经配置为字线。
本文中描述的设备的一些实例可进一步包含用于形成穿过多个导电层及多个电介质层的蛇形沟槽的操作、特征、构件或指令，所述蛇形沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线。
本文中描述的设备的一些实例可进一步包含用于处理蛇形沟槽的至少一个特定部分以形成至少一个分离沟槽使得所述至少一个分离沟槽的两侧上的存储器阵列的部分彼此分离的操作、特征、构件或指令。
本文中描述的设备的一些实例可进一步包含用于用绝缘材料填充至少一个分离沟槽以将所述至少一个分离沟槽的一侧处的字线与所述至少一个分离沟槽的另一侧处的字线电分离的操作、特征、构件或指令。
本文中描述的设备的一些实例可进一步包含用于在蛇形沟槽的剩余部分中形成保形材料、电介质材料、存储元件材料及数字线使得相应存储元件由相应字线、相应数字线、保形材料及相应电介质层包围的操作、特征、构件或指令。
本文中描述的设备的一些实例可进一步包含用于以下各者的操作、特征、构件或指令：将保形材料沉积于蛇形沟槽的剩余部分中；将电介质材料沉积于所述保形材料上；通过蚀刻所述保形材料及所述电介质材料的一部分而在相应导电接触件上方形成开口；将存储元件材料沉积到所述开口中；处理所述存储元件材料使得所述多个电介质层及所述存储元件材料的侧壁共面；及将导电材料沉积到所述开口中以形成数字线。
图10展示说明根据本公开的方面的用于制造3D存储器阵列的方法1000的流程图。可通过制造系统或与制造系统相关联的一或多个控制器实施方法1000的操作。在一些实例中，一或多个控制器可执行指令集以控制制造系统的一或多个功能元件以执行所描述功能。额外地或替代地，一或多个控制器可使用专用硬件来执行所描述功能的方面。
在S1010，方法1000可包含形成延伸穿过衬底的多个导电接触件，且其中每一导电合同与多条数字线中的相应者相关联。可根据本文中描述的方法来执行S1010的操作。
在S1030，方法1000可包含形成用多个电介质层中的相应者彼此分离的多个导电层，且其中所述多个导电层经配置为字线。可根据本文中描述的方法来执行S1030的操作。
在S1050，方法1000可包含形成穿过多个导电层及多个电介质层的蛇形沟槽，所述蛇形沟槽暴露衬底且将所述多个导电层划分成第一组字线及第二组字线。可根据本文中描述的方法来执行S1050的操作。
在S1070，方法1000可包含在蛇形沟槽中形成保形材料、电介质材料、存储元件材料及数字线，使得相应存储元件由相应字线、相应数字线、所述保形材料及相应电介质层包围。可根据本文中描述的方法来执行S1070的操作。
在S1090，方法1000可包含在沿平行于字线及数字线两者的平面的特定位置处切割垂直3D存储器阵列，使得将所述垂直3D存储器阵列划分成彼此电分离的数个部分，且其中所述部分中的每一者包含特定数目个数字线。可根据本文中描述的方法来执行S1090的操作。
此外，在蛇形沟槽中形成保形材料、电介质材料、存储元件材料及数字线的步骤可包括：将所述保形材料沉积于所述蛇形沟槽中；将所述电介质材料沉积于保形层上；通过蚀刻所述保形材料及所述电介质材料的一部分而在相应导电接触件上方形成开口；将所述存储元件材料沉积到所述开口中；处理所述存储元件材料使得多个电介质层及所述存储元件材料的侧壁共面；及将导电材料沉积到所述开口中以形成所述数字线。
应注意，上文描述的方法描述可能的实施方案，且操作及步骤可经重新布置或以其它方式经修改且其它实施方案是可能的。此外，可组合来自两个或更多个方法的部分。
图11是根据如本文中公开的实例的呈存储器装置1100的形式的设备的框图。如本文中使用，“设备”可指(但不限于)各种结构或结构组合中的任一者，举例来说(例如)电路或电路系统、裸片或若干裸片、模块或若干模块、装置或若干装置、或系统或若干系统。如图11中展示，存储器装置1100可包含3D存储器阵列1110。3D存储器阵列1110可类似于先前分别结合图5B、6B及7A描述的3D存储器阵列200、600及/或700。尽管为清楚起见且以免混淆本公开的实施例，图11展示单一3D存储器阵列1110，但存储器装置1100可包含任何数目个3D存储器阵列1110。
如图11中展示，存储器装置1100可包含耦合到3D存储器阵列1110的解码电路系统1120。解码电路系统1120可包含于与3D存储器阵列1110相同的物理装置(例如，相同裸片)上。解码电路系统1120可包含于通信耦合到包含3D存储器阵列1110的物理装置的单独物理装置上。
解码电路系统1120可在对3D存储器阵列1110执行的编程及/或感测操作期间接收且解码地址信号以存取3D存储器阵列1110的如上文参考图1提及的存储器单元。举例来说，解码电路系统1120可包含用于在编程或感测操作期间选择3D存储器阵列1110的特定存储器单元以存取的解码器电路系统的部分。例如，可使用解码器电路系统的第一部分来选择字线且可使用解码器电路系统的第二部分来选择数字线。
图11中说明的实施例可包含未说明以免混淆本公开的实施例的额外电路系统、逻辑及/或组件。举例来说，存储器装置1100可包含用以发送命令以对3D存储器阵列1110执行操作(例如感测(例如，读取)、编程(例如，写入)、移动及/或擦除数据的操作以及其它操作)的控制器。此外，存储器装置1100可包含用以锁存通过输入/输出(I/O)电路系统经由I/O连接器提供的地址信号的地址电路系统。此外，存储器装置1100可包含与存储器阵列1110分离及/或除存储器阵列1110以外的主存储器，举例来说(例如)DRAM或SDRAM。
可使用各种不同科技及技术中的任一者来表示本文中描述的信息及信号。举例来说，可通过电压、电流、电磁波、磁场或磁性粒子、光场或光学粒子或其任何组合表示可贯穿上文描述引用的数据、指令、命令、信息、信号、位、符号及芯片。
可用经设计以执行本文中描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列(FPGA)或其它可编程逻辑装置、离散门或晶体管逻辑、离散硬件组件或其任何组合来实施或执行结合本文中的公开内容描述的各种阐释性框及模块。通用处理器可为微处理器，但在替代例中，处理器可为任何处理器、控制器、微控制器或状态机。处理器还可实施为运算装置的组合(例如，DSP及微处理器的组合、多个微处理器、结合DSP核心的一或多个微处理器或任何其它此配置)。
可在硬件、由处理器执行的软件、固件或其任何组合中实施本文中描述的功能。如果在由处理器执行的软件中实施，那么可将功能作为一或多个指令或码存储于计算机可读媒体上或经由计算机可读媒体传输。其它实例及实施方案是在本公开及所附权利要求书的范围内。举例来说，归因于软件的性质，可使用由处理器执行的软件、硬件、固件、硬接线或这些中的任一者的组合来实施上文描述的功能。实施功能的特征还可物理上定位在各种位置处，包含经分布使得在不同物理位置处实施功能的部分。此外，如本文中使用，包含在权利要求书中，如项目列表(例如，以例如“中的至少一者”或“中的一或多者”的短语开始的项目列表)中使用的“或”指示包含性列表，使得(例如)A、B或C中的至少一者的列表意味着A或B或C或AB或AC或BC或ABC(即，A及B及C)。此外，如本文中使用，短语“基于”不应被解释为对条件闭集的参考。举例来说，在不脱离本公开的范围的情况下，被描述为“基于条件A”的示范性步骤可基于条件A及条件B两者。话句话说，如本文中使用，短语“基于”应以与短语“至少部分基于”相同的方式进行解释。
提供本文中的描述以使所属领域的技术人员能够进行或使用本公开。所属领域的技术人员将明白本公开的各种修改，且本文中定义的通用原理可应用于其它变化而不脱离本公开的范围。因此，本公开不限于本文中描述的实例及设计而应符合与本文中公开的原理及新颖特征一致的最宽范围。

Claims (20)

1.一种垂直3D存储器装置，其包括：
衬底，其包含每一者与多条数字线中的相应者耦合的多个导电接触件；
多个字线板，其用所述衬底上的相应电介质层彼此分离，所述多个字线板包含用以蛇形形状延伸的电介质材料与至少第二组字线分离的至少第一组字线及用以蛇形形状延伸的电介质材料与至少第四组字线分离的至少第三组字线；
至少一个分离层，其将所述第一组字线及所述第二组字线与所述第三组字线及所述第四组字线分离，其中所述至少一个分离层平行于数字线及字线两者；及
多个存储元件，其每一者形成于多个凹部中的相应者中，使得相应存储元件由相应字线、相应数字线、相应电介质层及形成于字线面向数字线的侧壁上的保形材料包围。
2.根据权利要求1所述的垂直3D存储器装置，其中所述至少一个分离层包含绝缘材料。
3.根据权利要求2所述的垂直3D存储器装置，其中所述绝缘材料是电介质材料。
4.根据权利要求1所述的垂直3D存储器装置，其中所述至少一个分离层经配置以将所述第一组字线及所述第二组字线与所述第三组字线及所述第四组字线电分离。
5.根据权利要求1所述的垂直3D存储器装置，其中所述至少一个分离层的厚度与其中形成所述数字线的电介质材料的厚度相同。
6.根据权利要求1所述的垂直3D存储器装置，其中所述至少一个分离层经配置以将所述存储器装置划分成数个部分使得每一部分包含特定数目个所述数字线。
7.根据权利要求6所述的垂直3D存储器装置，其中所述至少一个分离层与特定数目个所述字线相关联。
8.根据权利要求1所述的垂直3D存储器装置，其中所述多个导电接触件经布置成交错图案。
9.根据权利要求1所述的垂直3D存储器装置，其中所述多个导电接触件经布置成网格图案。
10.根据权利要求1所述的垂直3D存储器装置，其进一步包括经配置以在对所述垂直3D存储器装置执行的编程操作或感测操作期间选择相应字线及相应数字线的电路系统。
11.一种制造垂直3D存储器阵列的方法，其包括：
形成延伸穿过衬底的多个导电接触件，其每一者与多条数字线中的相应者相关联；
形成用多个电介质层中的相应者彼此分离的多个导电层，所述多个导电层经配置为字线；
形成穿过所述多个导电层及所述多个电介质层的蛇形沟槽，所述蛇形沟槽暴露所述衬底且将所述多个导电层划分成第一组字线及第二组字线；
处理所述蛇形沟槽的至少一个特定部分以形成至少一个分离沟槽，使得所述至少一个分离沟槽的两侧上的所述存储器阵列的部分彼此分离；
用绝缘材料填充所述至少一个分离沟槽以将所述至少一个分离沟槽的一侧处的字线与所述至少一个分离沟槽的另一侧处的字线电分离；及
在所述蛇形沟槽的剩余部分中形成保形材料、电介质材料、存储元件材料及所述数字线，使得相应存储元件由相应字线、相应数字线、所述保形材料及相应电介质层包围。
12.根据权利要求11所述的方法，其进一步包括在所述蛇形沟槽的剩余部分中形成保形材料、电介质材料、存储元件材料及所述数字线时：
将所述保形材料沉积于所述蛇形沟槽的剩余部分中；
将所述电介质材料沉积于所述保形材料上；
通过蚀刻所述保形材料及所述电介质材料的一部分而在相应导电接触件上方形成开口；
将所述存储元件材料沉积到所述开口中；
处理所述存储元件材料使得所述多个电介质层及所述存储元件材料的侧壁共面；及
将导电材料沉积到所述开口中以形成所述数字线。
13.根据权利要求11所述的方法，其中用所述绝缘材料填充的所述至少一个分离沟槽经配置以将所述存储器阵列划分成数个部分使得每一部分包含特定数目个所述数字线。
14.根据权利要求13所述的方法，其中用所述绝缘材料填充的所述至少一个分离沟槽与特定数目个所述字线相关联。
15.根据权利要求11所述的方法，其中所述绝缘材料是电介质材料。
16.根据权利要求11所述的方法，其中所述多个导电接触件中的每一者与所述多条数字线中的相应者电耦合。
17.根据权利要求11所述的方法，其中所述多个导电接触件经布置成交错图案。
18.根据权利要求11所述的方法，其中所述多个导电接触件经布置成网格图案。
19.一种制造垂直3D存储器阵列的方法，其包括：
形成延伸穿过衬底的多个导电接触件，其每一者与多条数字线中的相应者相关联；
形成用多个电介质层中的相应者彼此分离的多个导电层，所述多个导电层经配置为字线；
形成穿过所述多个导电层及所述多个电介质层的蛇形沟槽，所述沟槽暴露所述衬底且将所述多个导电层划分成第一组字线及第二组字线；
在所述蛇形沟槽中形成保形材料、电介质材料、存储元件材料及所述数字线，使得相应存储元件由相应字线、相应数字线、所述保形材料及相应电介质层包围；及
在沿平行于字线及数字线两者的平面的特定位置处切割所述存储器阵列，使得将所述存储器阵列划分成彼此电分离的数个部分，其中所述部分中的每一者包含特定数目条数字线。
20.根据权利要求19所述的方法，其进一步包括在所述蛇形沟槽中形成保形材料、电介质材料、存储元件材料及所述数字线时：
将所述保形材料沉积于所述蛇形沟槽中；
将所述电介质材料沉积于所述保形材料上；
通过蚀刻所述保形材料及所述电介质材料的一部分而在相应导电接触件上方形成开口；
将所述存储元件材料沉积到所述开口中；
处理所述存储元件材料使得所述多个电介质层及所述存储元件材料的侧壁共面；及
将导电材料沉积到所述开口中以形成所述数字线。
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