JPH0384964A - 半導体メモリ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＴＦＴメモリアレイに関するものである。

〔従来の技術〕

最近、メモリ素子をＴＦＴ　（薄膜トランジスタ）で構
成したＴＦＴメモリアレイが考えられている。

第９図〜第１１図は従来のＴＦＴメモリアレイを示した
もので、第９図はＴＦＴメモリアレイの平面図、第１０
図はその１つのメモリ素子部分の断面図である。第９図
および第１０図において、図中１はガラス等からなる絶
縁基板であり、この基板１上には複数本のゲートライン
（アドレスライン）ＧＬが互いに平行に形成され、その
上には前記ゲートラインＧＬと直交する複数本のソース
ライン（データライン）ＳＬおよびドレインライン（デ
ータライン）ＤＬが形成されている。そして、前記ゲー
トラインＧＬとソースラインＳＬおよびドレインライン
ＤＬとの交差部にはそれぞれ逆スタガー型ＴＦＴからな
るメモリ素子Ｍが構成されている。このメモリ素子Ｍは
、前記ゲートラインＧＬのメモリ素子領域部分（以下ゲ
ート電極という）Ｇと、このゲート電極Ｇの上に基板１
全面にわたって形成されたメモリ絶縁膜２と、このメモ
リ絶縁！！２の上に前記ゲート電極Ｇに対向させて形成
された１−ａ−８ｔ（ｉ型アモルファス・シリコン）か
らなるｌ型半導体層３と、前記ソースラインＳＬおよび
ドレインラインＤＬのメモリ素子領域部分（以下ソース
電極およびドレイン電極という）Ｓ、Ｄとからなってお
り、ソース電極Ｓとドレイン電極りは、前記ｌ型半導体
層３のチャンネル領域をはさむ両側部の上に、ｎ”　−
ａ−Ｓｌ　　（ｎ型不純物をドープしたアモルファス・
シリコン）からなるｎ型半導体層４を介して形成されて
いる。なお、前記メモリ絶縁膜２は、シリコン原子Ｓｔ
と窒素原子Ｎとの組成比Ｓｉ／Ｎを化学量論比（Ｓｌ／
Ｎ−０，７５）より太きく　　（Ｓｌ／　Ｎ　−０，８
５〜１．１５）にして電荷蓄積機能をもたせた窒化シリ
コン（ＳＩＮ）からなっている。

第１１図は上記ＴＦＴメモリアレイの等価回路を示して
おり、このＴＦＴメモリアレイの書込み、消去、読出し
は次のようにして行なわれている。

書込み時は、選択するゲートラインＧＬに書込み消去電
圧ｖＰの１／２に相当する正電圧＋１／２Ｖ、を印加し
、選択するソースラインＳＬとドレインラインＤＬにそ
れぞれ上記書込み消去電圧Ｖ、の１／２に相当する負電
圧−１／２ＶＰを印加する。なお、非選択のゲートライ
ンＧＬおよびソース、ドレインラインＳＬ、ＤＬの電位
は０とする。

このような電圧を印加すると、選択されたゲートライン
ＧＬと選択されたソース、ドレインラインＳＬ、ＤＬど
の交差部にある選択メモリ素子Ｍのゲート電極Ｇとソー
ス、ドレイン電極Ｓ、Ｄとの間に書込み消去電圧ｖＰに
相当する電位差が生じてこの選択メモリ素子Ｍが書込み
状態になる。

また、消去時は、選択するゲートラインＧＬに一１／２
Ｖｐを印加し、選択するソースラインＳＬとドレインラ
インＤＬにそれぞれ＋ｌ／２Ｖ　、を印加する。この場
合も、非選択のゲートラインＧＬおよびソース、ドレ、
インラインＳＬ、ＤＬの電位はＯとする。このような電
圧を印加すると、選択されたゲートラインＧと選択され
たソース、ドレインラインＳＬ、ＤＬとの交差部にある
選択メモリ素子Ｍのゲート電極Ｇとソース、ドレイン電
極Ｓ。

Ｄとの間に書込み消去電圧Ｖ、に相当する逆電位の電位
差が生じて選択メモリ素子Ｍに保持されているデータが
消去される。

一方、読出し時は、選択するゲートラインＧＬに上記書
込み消去電圧ｖＰより十分小さなオン電圧ＶＯＳを印加
するとともに、選択するソース、ドレインラインＳＬ、
ＤＬのうちドレインラインＤＬに読出し電圧（書込み消
去電圧ＶＰより十分小さな電圧）Ｖｏを印加し、ソース
ラインＳＬの電位は０とする。なお、非選択のゲートラ
インＧＬにはオフ電圧ＶＯＰＦを印加し、非選択のソー
ス、ドレインラインＳＬ、ＤＬの電位は０とする。

このような電圧を印加すると、選択されたゲートライン
ＧＬと選択されたソース、ドレインラインＳＬ、ＤＬと
の交差部にある選択メモリ素子Ｍに保持されているデー
タに応じて選択ドレインラインＤＬから選択ソースライ
ンＳＬに電流が流れ、これが読出しデータとして出力さ
れる。

〔発明が解決しようとする課題〕

しかしながら、上記従来のＴＦＴメモリアレイは、その
各メモリ素子Ｍを逆スタガー型ＴＦＴで構成したもので
あるため、各メモリ素子Ｍの縦横の平面寸法が、ゲート
ラインＧＬのゲート電極６部分の幅と、ソース、ドレイ
ンラインＳＬ、ＤＬのソース、ドレイン電極Ｓ、Ｄ部分
の幅およびその間隔（ソース、ドレイン電極Ｓ、Ｄ間の
チャンネル長）に相当する寸法となり、したがって１つ
のメモリ素子Ｍが占める平面積が大きくて、高集積化が
難しいという問題をもっていた。

本発明は上記のような実情にかんがみてなされたもので
あって、その目的とするところは、１つのメモリ素子が
占める平面積を大幅に小さくするとともに、同一箇所に
複数のメモリ素子を形成して高集積化をはかったＴＦＴ
メモリアレイを提供することにある。

〔課題を解決するための手段〕

本発明のＴＦＴメモリアレイは、絶縁基板上に、ソース
ラインとドレインラインとをこの両ラインに沿うパター
ンの半導体層をはさんで上下に積層した積層膜を複数層
各積層膜間に層間絶縁膜を介在させて積層し、前記絶縁
基板上に、前記ソースラインおよびドレインラインと平
面的に交差しかつ前記各積層膜の両側面に沿って立上が
る立上がり部において前記ソースラインおよびドレイン
ラインと半導体層の側面に対向するゲートラインを設け
るとともに、このゲートラインと前記各積層膜の側面と
の間にメモリ絶縁膜を介在させたことを特徴とするもの
である。

〔作　用〕

すなわち、本発明のＴＦＴメモリアレイは、ソースライ
ンとドレインラインとを半導体層をはさんで上下に積層
した□積層膜を層間絶縁膜を介して複数層積層すること
により、この各積層膜のソースラインおよびドレインラ
インとこれらと交差するゲートラインとの交差部に複数
層にメモリ素子を構成したものであり、上記メモリ素子
は、前記各積層膜のソース、ドレインラインのソース、
ドレイン電極部分およびその間の半導体層の側面に、メ
モリ絶縁膜を介してゲートラインのゲート電極部分（立
上がり部分）を対向させて構成されている。そして、本
発明のＴＦＴメモリアレイにおいては、上記のようにソ
ースラインとドレインラインとを半導体層をはさんで上
下に積層することにより、ソースラインとドレインライ
ンとを１本のライン分の平面積内に設けているから、メ
モリ素子の縦横の平面寸法は、ゲートラインのゲート電
極部分の幅と、ソース、ドレインラインのうちの一方の
ラインの電極部分（ソース電極部分またはドレイン電極
部分）の幅に相当する寸法となり、したがって１つのメ
モリ素子が占める平面積を大幅に小さくすることができ
るし、また、ソースラインとドレインラインとを半導体
層をはさんで積層した上記積層膜を層間絶縁膜を介して
複数層に積層しているために、同一箇所に上記積層膜の
積層数と同数の複数のメモリ素子を形成することができ
るから、従来のＴＦＴメモリアレイに比べて大幅な高集
積化をはかることができる。

〔実施例〕

以下、本発明の一実施例を第１図〜第８図を参照して説
明する。

第１図および第２図は本実施例のＴＦＴメモリアレイの
１つのメモリ素子部分の断面図、第３図はメモリ素子間
部分の断面図、第４図はＴＦＴメモリアレイの平面図で
ある。

第１図〜第４図において、図中１１はガラス等からなる
絶縁基板であり、この基板１１上には、ソースライン（
データライン）ＳＬとドレインライン（データライン）
ＤＬとをこの両ラインＳＬ。

ＤＬに沿うパターンの半導体層（ｉ−ａ−８１からなる
ｉ型半導体層）１３をはさんで上下に積層した積層膜Ａ
Ｉ、Ａ２．Ａ３を３層に積層した積層膜重合層が複数ラ
イン９互いに平行に形成されている。この積層膜重合層
の各積層膜ＡＩ、Ａ２゜Ａ３はそれぞれ、下層にドレイ
ンラインＤＬを形成し、その上に半導体層１３とソース
ラインＳＬを順次積層した構成となっており、下層の積
層膜Ａ１は、上記基板１１上にソース、ドレインライン
ＳＬ、ＤＬに沿うパターンに形成した下地絶縁膜１２ａ
の上に形成され、中間層の積層膜Ａ２と上層の積層膜Ａ
３は、それぞれその下の積層膜ＡＩ、Ａ２の上に形成し
た層間絶縁膜１２ｂの上に形成されている。また上記各
積層膜Ａｌ、Ａ２゜Ａ３のドレインラインＤＬと半導体
層１３およびソースラインＳＬと上記下地絶縁膜１２ａ
および層間絶縁膜１２ｂは、全て同一のパターンに形成
されている。なお、上記下地絶縁膜１２ａと層間絶縁膜
１２ｂはいずれも電荷蓄積機能のない絶縁膜、例えばシ
リコン原子Ｓｔと窒素原子Ｎとの組成化Ｓｔ／Ｎを化学
量論比（ＳＩ　／Ｎ−０，７５）と同程度にした窒化シ
リコン（ＳＩ　Ｎ）からなっている。

一方、ＧＬは前記基板１１上および上記各積層膜ＡＩ、
Ａ２．Ａ３を積層した積層膜重合層の上に、各積層膜Ａ
Ｉ、Ａ２．Ａ３のソースラインＳＬおよびドレインライ
ンＤＬと平面的に交差させて設けられた複数本のゲート
ラインであり、このゲートラインＧＬは、上記積層膜重
合層の両側面、つまり各積層１１１Ａ１．Ａ２．Ａ３の
両側面に沿って立上がり、この立上がり部において各積
層膜ＡＩ、Ａ２．Ａ３のソースラインＳＬおよびドレイ
ンラインＤＬと半導体層１３の側面に対向している。ま
た、１４は上記ゲートラインＧＬと各積層膜ＡＩ、Ａ２
．Ａ３の側面との間に介在されたメモリ絶縁膜であり、
このメモリ絶縁膜１４はゲートラインＧＬと同一のパタ
ーンに形成されている。なお、このメモリ絶縁膜１４は
、シリコン原子ＳＩと窒素原子Ｎとの組成比Ｓｌ／Ｎを
化学量論比より太きく　（Ｓｌ　／Ｎ−０，８５〜１．
１５）にして電荷蓄積機能をもたせた窒化シリコンから
なっている。

そして、前記ゲートラインＧＬと各積層膜Ａｌ。

Ａ２．Ａ３のソースラインＳＬおよびドレインラインＤ
Ｌとの交差部はそれぞれメモリ素子Ｍｌ。

Ｍ２．Ｍ３とされており、この各メモリ素子Ｍｌ。

Ｍ２．Ｍ３は、ソース、ドレインラインＳＬ。

ＤＬのソース、ドレイン電極Ｓ、Ｄ部分（ゲートライン
ＧＬと交差する部分）およびその間の半導体層１３の側
面に、メモリ絶縁膜１４を介してゲートラインＧＬのゲ
ート電極６部分（各積層膜Ａ１．Ａ２．Ａ３の両側面に
沿う立上がり部分）を対向させた構成となっている。な
お、上記下地絶縁膜１２ａは、上記ゲート電極Ｇを下層
の積層膜Ａ１の下側のドレイン電極りの側面にの確実に
対向させるために設けられたもので、この下地絶縁膜１
２ａは、メモリ絶縁膜１４の膜厚より厚く形成されてい
る。

また、１５は上記メモリ素子Ｍｌ、Ｍ２．Ｍ３を形成し
た基板１１上にその全面にわたって形成された酸化タン
タル（ＴａＯｘ）等からなる保護絶縁膜であり、この保
護絶縁膜１５は、ゲートラインＧＬが通っていない部分
（第３図に示した部分）において各積層膜Ａｌ、Ａ２．
Ａ３部分に不安定な電流が流れるの防ぐために設けられ
ている。

第５図は上記ＴＦＴメモリアレイの等価回路を示してお
り、このＴＦＴメモリアレイの書込み、消去、読出しは
次のようにして行なわれる。

書込み時は、選択するゲートラインＧＬに書込み消去電
圧Ｖ、の１／２に相当する正電圧＋１／２Ｖ、を印加し
、各積層膜Ａ１．Ａ２．Ａ３）’／−ス、ドレインライ
ンＳＬ、ＤＬのうち、選択する積層膜のソースラインＳ
ＬとドレインラインＤＬにそれぞれ上記書込み消去電圧
ｖＰの１／２に相当する負電圧−１／２Ｖ、を印加する
。なお、非選択のゲートラインＧＬおよび非選択積層膜
のソース。

ドレインラインＳＬ、ＤＬの電位はＯとする。このよう
な電圧を印加すると、選択されたゲートラインＧＬと選
択されたソース、ドレインラインＳＬ、ＤＬとの交差部
にある選択メモリ素子（Ｍｌ、Ｍ２．Ｍ３のいずれか）
のゲート電極Ｇとソース、ドレイン電極Ｓ、Ｄとの間に
書込み消去電圧ｖＰに相当する電位差が生じてこの選択
メモリ素子が書込み状態になる。

また、消去時は、選択するゲートラインＧＬに−ｔ／２
ｖ　ｐを印加し、選択する積層膜のソースラインＳＬと
ドレインラインＤＬにそれぞれ＋１／２ＶＰを印加する
。この場合も、非選択のゲートラインＧＬおよび非選択
積層膜のソース、ドレインラインＳＬ、ＤＬの電位はＯ
とする。このような電圧を印加すると、選択されたゲー
トラインＧと選択されたソース、ドレインラインＳＬ、
ＤＬとの交差部にある選択メモリ素子のゲート電極Ｇと
ソース、ドレイン電極Ｓ、Ｄとの間に書込み消去電圧Ｖ
Ｐに相当する逆電位の電位差が生じて選択メモリ素子に
保持されているデータが消去される。

一方、読出し時は、選択するゲートラインＧＬに上記書
込み消去電圧Ｖ、より十分小さなオン電圧Ｖ。Ｎを印加
するとともに、選択する積層膜のソース、ドレインライ
ンＳＬ、ＤＬのうちドレインラインＤＬに読出し電圧（
書込み消去電圧Ｖ、より十分小さな電圧）Ｖｏを印加し
、ソースラインＳＬの電位は０とする。なお、非選択の
ゲートラインＧＬにはオフ電圧Ｖ。ｐｐを印加し、非選
択積層膜ののソース、ドレインラインＳＬ、ＤＬの電位
は０とする。このような電圧を印加すると、選択された
ゲートラインＧＬと選択されたソース。

ドレインラインＳＬ、ＤＬとの交差部にある選択メモリ
素子に保持されているデータに応じて選択ドレインライ
ンＤＬから選択ソースラインＳＬに電流が流れ、これが
読出しデータとして出力される。

第６図〜第８図は上記ＴＦＴメモリアレイの製造方法を
示したもので、このＴＦＴメモリアレイは次のような工
程で製造することができる。

まず、第６図（ａ）に示すように、基板１１上に、下地
絶縁膜１２ａ１　ドレインラインＤＬとなるクロム等の
金属膜１６、半導体層１３、ソースラインＳＬとなるク
ロム等の金属膜１７を順次堆積させて下層積層膜Ａ１を
形成し、続けてその上に、層間絶縁膜１２ｂ１　ドレイ
ンラインＤＬとなるクロム等の金属膜１６、半導体層１
３、ソースラインＳＬとなるクロム等の金属膜１７を繰
返して堆積させて中間層積層膜Ａ２および上層積層膜Ａ
３を形成する。

次に、上記各積層膜Ａｌ、Ａ２．Ａ３の金属膜１７、半
導体層１３、金属膜１６と、層間絶縁膜１２ｂおよび下
地絶縁膜１２を第６図（ｂ）および第７図に示すように
ソース、ドレインラインＳＬ、ＤＬの形状にバターニン
グする。

次に、その上に基板１１全面にわたってメモリ絶縁膜１
４とゲートラインＧＬとなるクロム等の金属膜を順次堆
積させ、この金属膜とメモリ絶縁膜１４とを第６図（ｃ
）および第８図に示すようにゲートラインＧＬの形状に
パターニングする。

この後は、その上に基板１１全面にわたって第６図（ｄ
）に示すように保護絶縁膜１５を形成し、第１図〜第４
図に示したＴＦＴメモリアレイを完成する。

すなわち、上記実施例のＴＦＴメモリアレイは、ソース
ラインＳＬとドレインラインＤＬとを半導体層１３をは
さんで上下に積層した積層膜Ａｌ。

Ａ２．Ａ３を層間絶縁膜１２ｂを介して複数層（実施例
では３層）に積層することにより、この各積層膜ＡＩ、
Ａ２．Ａ３のソースラインＳＬおよびドレインラインＤ
Ｌとこれらと交差するゲートラインＧＬとの交差部に複
数層（３層）にメモリ素子Ｍｌ、Ｍ２．Ｍ３を構成した
ものであり、このＴＦＴメモリアレイにおいては、上記
のようにソースラインＳＬとドレインラインＤＬとを半
導体層１３をはさんで上下に積層することにより、ソー
スラインＳＬとドレインラインＤＬとを１本のライン分
の平面積内に設けているから、メモリ素子Ｍｌ、Ｍ２．
Ｍ３の縦横の平面寸法は、ゲートラインＧＬのゲート電
極６部分の幅と、ソース。

ドレインラインＳＬ、ＤＬのうちの一方のラインの電極
部分（ソース電極Ｓ部分またはドレイン電極り部分）の
幅に相当する寸法となり、したがって１つのメモリ素子
が占める平面積を大幅に小さくすることができるし、ま
た、ソースラインＳＬとドレインラインＤＬとを半導体
層１３をはさんで積層した上記積層膜ＡＩ、Ａ２．Ａ３
を層間絶縁膜１２ｂを介して複数層に積層しているため
に、同一箇所に上記積層膜ＡＩ、Ａ２．Ａ３の積層数と
同数の複数のメモリ素子Ｍｌ、Ｍ２．Ｍ３を形成するこ
とができるから、従来のＴＦＴメモリアレイに比べて大
幅な高集積化をはかることができる。

しかも、上記実施例では、上記各積層膜Ａｌ。

Ａ２．Ａ３のソースラインＳＬとドレインラインＤＬお
よび半導体層１３と、積層膜Ａｌ、Ａ２゜Ａ３間の層間
絶縁膜１２ｂおよび下層積層膜Ａ１のドレインラインＤ
Ｌの下の下地絶縁膜１２ａを全て同じパターンにしてい
るために、ＴＦＴメモリアレイの製造に際して各積層膜
Ａｌ、Ａ２゜Ａ３のソース、ドレインラインＳＬ、ＤＬ
と半導体層１３および層間絶縁膜１２ｂと下地絶縁膜１
２を一括してバターニングすることができ、またゲート
ラインＧＬとその下のメモリ絶縁膜１４も同一のパター
ンとしているために、このゲートラインＧＬとメモリ絶
縁膜１４も一括してパターニングすることができるから
、このＴＦＴメモリアレイの製造は容易である。

なお、上記実施例では、各積層膜ＡＩ、Ａ２゜Ａ３のド
レインラインＤＬを下側に、ドレインラインＤＬを上側
に形成しているが、これと逆に、ソースラインＳＬを下
側に、ドレインラインＤＬを上側に形成してもよいし、
また、下層積層膜Ａ１のソース、ドレインラインＳＬ、
ＤＬのうち下側のラインの膜厚をメモリ絶縁膜１４の膜
厚より十分大きくすれば、上記実施例における下地絶縁
膜１２ａをなくしても、ゲートラインＧＬの立上り部分
（ゲート電極６部分）を下層積層膜Ａ１の下側のライン
の側面に対向させることができる。

さらに、上記実施例では、各積層膜ＡＩ、Ａ２゜Ａ３の
ゲートラインＧＬをそのゲート電８ｉｉＧ部分と同じ幅
とし、ソースラインＳＬおよびドレインラインＤＬをそ
のソース、ドレイン電極Ｓ、Ｄ部分と同じ幅にしている
が、このゲートラインＧＬおよびソース、ドレインライ
ンＳＬ、ＤＬのライン部分の幅は電極Ｇ、Ｓ、Ｄ部分の
幅と異なる幅としてもよい。

また、上記実施例では、容積ｆ＠＠Ａ１．Ａ２゜Ａ３の
ソースラインＳＬとドレインラインＤＬおよび半導体層
１３を全て同じパターンにしているが、これらは必ずし
も同一パターンでなくてもよく、要は、各積層膜Ａｌ、
Ａ２．Ａ３のソース。

ドレインラインＳＬ、ＤＬのソース、ドレイン電極Ｓ、
Ｄ部分および半導体層１３の側面が、これらの側面にゲ
ートラインＧＬのゲート電極６部分をメモリ絶縁膜１４
を介して対向させられる形状となっていればよいし、ま
た上記メモリ絶縁膜１４も、必ずしもゲートラインＧＬ
と同一パターンでなくてもよい。

さらに、上記実施例では、ソースラインＳＬとドレイン
ラインＤＬとを半導体層１３をはさんで上下に積層した
積層膜Ａ１．Ａ２．Ａ３を３層に積層しているが、この
積層膜の積層数は任意でよく、この積層膜の積層数を多
くすれば、同一箇所にさらに多数のメモリ素子を形成し
て集積度をさらに高くすることができる。

〔発明の効果〕

本発明のＴＦＴメモリアレイは、絶縁基板上に、ソース
ラインとドレインラインとをこの両ラインに沿うパター
ンの半導体層をはさんで上下に積層した積層膜を複数層
各積層膜間に層間絶縁膜を介在させて積層し、前記絶縁
基板上に、前記ソースラインおよびドレインラインと平
面的に交差しかつ前記各積層膜の両側面に沿って立上が
る立上がり部において前記ソースラインおよびドレイン
ラインと半導体層の側面に対向するゲートラインを設け
るとともに、このゲートラインと前記各積層膜の側面と
の間にメモリ絶縁膜を介在させたものであるから、前記
ゲートラインと各積層膜のソースラインおよびドレイン
ラインとの交差部にそれぞれ構成されるメモリ素子の縦
横の平面寸法は、ゲートラインのゲート電極部分の幅と
、ソース。

ドレインラインのうちの一方のラインの電極部分（ソー
ス電極部分またはドレイン電極部分）の幅に相当する寸
法となり、したがって１つのメモリ素子が占める平面積
を大幅に小さくして高集積化をはかることができるし、
また、ソースラインとドレインラインとを半導体層をは
さんで積層した上記積層膜を層間絶縁膜を介して複数層
に積層しているために、同一箇所に上記積層膜の積層数
と同数の複数のメモリ素子を形成することができるから
、従来のＴＦＴメモリアレイに比べて大幅な高集積化を
はかることができる。

【図面の簡単な説明】

第１図〜第８図は本発明の一実施例を示したも７ので、
第１図は第４図の１−１線に沿う拡大断面図、第２図は
第４図のｎ−ｎ線に沿う拡大断面図、第３図は第４図の
■−■線に沿う拡大断面図、第４図はＴＦＴメモリアレ
イの平面図、第５図はＴＦＴメモリアレイの等価回路図
、第６図はＴＦＴメモリアレイの製造工程図、第７図は
第６図（ｂ）の平面図、第８図は第６図（ｃ）の平面図
である。第９図および第１０図は従来のＴＦＴメモリア
レイの平面図およびその１つのメモリ素子部分の拡大断
面図、第１１図は従来のＴＦＴメモリアレイの等価回路
図である。 １１・・・基板、Ａｌ、Ａ２．Ａ３・・・積層膜、ＤＬ
・・・ドレインレイン、Ｄ・・・ドレイン電極、１３・
・・半導体層、ＳＬ・・・ソースライン、Ｓ・・・ソー
ス電極、１２ｇ・・・下地絶縁膜、１２ｂ・・・層間絶
縁膜、１４・・・メモリ絶縁膜、ＧＬ・・・ゲートライ
ン、Ｇ・・・ゲート電極、Ｍｌ、Ｍ２．Ｍ３・・・メモ
リ素子、１５・・・保護絶縁膜。

Claims (1)

【特許請求の範囲】
1. 絶縁基板上に、ソースラインとドレインラインとをこの
   両ラインに沿うパターンの半導体層をはさんで上下に積
   層した積層膜を複数層各積層膜間に層間絶縁膜を介在さ
   せて積層し、前記絶縁基板上に、前記ソースラインおよ
   びドレインラインと平面的に交差しかつ前記各積層膜の
   両側面に沿って立上がる立上がり部において前記ソース
   ラインおよびドレインラインと半導体層の側面に対向す
   るゲートラインを設けるとともに、このゲートラインと
   前記各積層膜の側面との間にメモリ絶縁膜を介在させた
   ことを特徴とするＴＦＴメモリアレイ。