KR100724312B1 - 풀 스윙 유기 반도체 회로 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 97
- 229920003229 poly(methyl methacrylate) Polymers 0.000 claims abstract description 38
- 239000004926 polymethyl methacrylate Substances 0.000 claims abstract description 38
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 238000000034 method Methods 0.000 claims description 56
- 239000000463 material Substances 0.000 claims description 22
- 229920001665 Poly-4-vinylphenol Polymers 0.000 claims description 16
- 238000005538 encapsulation Methods 0.000 claims description 5
- 229910018072 Al 2 O 3 Inorganic materials 0.000 claims description 4
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 4
- 229910021523 barium zirconate Inorganic materials 0.000 claims description 4
- DQBAOWPVHRWLJC-UHFFFAOYSA-N barium(2+);dioxido(oxo)zirconium Chemical compound [Ba+2].[O-][Zr]([O-])=O DQBAOWPVHRWLJC-UHFFFAOYSA-N 0.000 claims description 4
- 239000004372 Polyvinyl alcohol Substances 0.000 claims 4
- 229920002451 polyvinyl alcohol Polymers 0.000 claims 4
- 239000010410 layer Substances 0.000 description 107
- 239000010408 film Substances 0.000 description 53
- 230000008569 process Effects 0.000 description 33
- 239000010409 thin film Substances 0.000 description 24
- 239000011241 protective layer Substances 0.000 description 15
- 238000012546 transfer Methods 0.000 description 13
- 230000000295 complement effect Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 238000004519 manufacturing process Methods 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 238000000151 deposition Methods 0.000 description 4
- SLIUAWYAILUBJU-UHFFFAOYSA-N pentacene Chemical compound C1=CC=CC2=CC3=CC4=CC5=CC=CC=C5C=C4C=C3C=C21 SLIUAWYAILUBJU-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- KDLHZDBZIXYQEI-UHFFFAOYSA-N Palladium Chemical compound [Pd] KDLHZDBZIXYQEI-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000008901 benefit Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 3
- 238000005530 etching Methods 0.000 description 3
- 229910052737 gold Inorganic materials 0.000 description 3
- 230000006872 improvement Effects 0.000 description 3
- 239000004642 Polyimide Substances 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 239000007772 electrode material Substances 0.000 description 2
- 229920002457 flexible plastic Polymers 0.000 description 2
- 229910052759 nickel Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229920003023 plastic Polymers 0.000 description 2
- 239000004033 plastic Substances 0.000 description 2
- 229920000636 poly(norbornene) polymer Polymers 0.000 description 2
- 229920000052 poly(p-xylylene) Polymers 0.000 description 2
- -1 polyethylene terephthalate Polymers 0.000 description 2
- 229920000139 polyethylene terephthalate Polymers 0.000 description 2
- 239000005020 polyethylene terephthalate Substances 0.000 description 2
- 229920001721 polyimide Polymers 0.000 description 2
- 229920000642 polymer Polymers 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- QPCDCPDFJACHGM-UHFFFAOYSA-N N,N-bis{2-[bis(carboxymethyl)amino]ethyl}glycine Chemical compound OC(=O)CN(CC(O)=O)CCN(CC(=O)O)CCN(CC(O)=O)CC(O)=O QPCDCPDFJACHGM-UHFFFAOYSA-N 0.000 description 1
- 229920000144 PEDOT:PSS Polymers 0.000 description 1
- 229920001609 Poly(3,4-ethylenedioxythiophene) Polymers 0.000 description 1
- 239000004698 Polyethylene Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- JOSWYUNQBRPBDN-UHFFFAOYSA-P ammonium dichromate Chemical compound [NH4+].[NH4+].[O-][Cr](=O)(=O)O[Cr]([O-])(=O)=O JOSWYUNQBRPBDN-UHFFFAOYSA-P 0.000 description 1
- 238000013459 approach Methods 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229920001940 conductive polymer Polymers 0.000 description 1
- 238000005336 cracking Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000001747 exhibiting effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 150000003949 imides Chemical class 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 239000011810 insulating material Substances 0.000 description 1
- 238000005259 measurement Methods 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- CLYVDMAATCIVBF-UHFFFAOYSA-N pigment red 224 Chemical compound C=12C3=CC=C(C(OC4=O)=O)C2=C4C=CC=1C1=CC=C2C(=O)OC(=O)C4=CC=C3C1=C42 CLYVDMAATCIVBF-UHFFFAOYSA-N 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 description 1
- 229920000767 polyaniline Polymers 0.000 description 1
- 239000004417 polycarbonate Substances 0.000 description 1
- 229920000515 polycarbonate Polymers 0.000 description 1
- 229920000573 polyethylene Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 230000007704 transition Effects 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 238000001771 vacuum deposition Methods 0.000 description 1
- 235000012431 wafers Nutrition 0.000 description 1
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10K10/46—Field-effect transistors, e.g. organic thin-film transistors [OTFT]
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- H10K10/474—Insulated gate field-effect transistors [IGFETs] characterised by the gate dielectrics the gate dielectric comprising a multilayered structure
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
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- H01L21/8236—Combination of enhancement and depletion transistors
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Abstract
본 발명은 산화막인 게이트 절연막 위에 PMMA 층 또는 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 소자를 연결한 유기 반도체 회로가 제공된다.
본 발명의 p 채널 증가형 소자와 p 채널 공핍형 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 반도체 회로를 쉽게 구현할 수 있다.
p 채널, 유기 반도체 회로, 풀 스윙, 증가형 소자, 공핍형 소자, PMMA 층, 게이트 절연막, 유기 메모리, 프로그래밍
Description
도 1a 내지 도 1c는 본 발명에 따라 제작된 공핍형 및 증가형 유기 트랜지스터들의 전압-전류 특성 그래프들로서,
도 1a는 PMMA 층을 게이트 절연막 위에 도입함으로써 유기 박막 트랜지스터의 동작이 공핍형에서 증가형으로 변화하는 결과를 보여주는 도면이고,
도 1b는 양의 문턱전압을 가지는 PVP를 절연막으로 사용한 유기 트랜지스터가 공핍형 부하 소자로 사용 가능함을 보여 주는 도면이고,
도 1c는 비휘발성 유기 메모리(organic memory) 층을 갖는 유기 트랜지스터를 전기적으로 프로그래밍함으로써 증가형, 또는 공핍형 유기 트랜지스터로 사용할 수 있음을 보여주는 도면이다.
도 2a 내지 도 2c는 p 채널 유기 반도체 소자만으로 반전기를 구현하였을 때의 회로도와 그것의 전압 전달 특성을 나타낸 것으로서,
도 2a는 p 채널 증가형 유기 트랜지스터 소자만으로, 도 2b는 p 채널 공핍형 소자만으로, 그리고, 도 2c는 p 채널 증가형 소자와 공핍형 부하로 반전기를 구현하였을 때의 전압 전달 특성을 나타낸다.
도 3 내지 도 8은 본 발명에 따른 풀 스윙이 가능한 p 채널 유기 트랜지스터 회로를 구현하기 위하여 증가형 소자와 공핍형 부하를 동일 기판 위에 형성하기 위한 제조 공정 단면도로서,
도 3a 내지 도 3d는 PMMA 층을 선택적으로 형성함으로써 동일 기판에 하부 전극 구조의 공핍형과 증가형 유기 트랜지스터 소자를 제작하는 순서도이고, 도 4a에서 도 4d는 같은 방법으로 상부 전극 구조의 유기 박막 트랜지스터를 제작할 경우의 공정 순서도이고,
도 5a 내지 도 5d는 공핍형과 증가형 특성을 보이는 게이트 절연막을 독립적으로 사용하여 하부 전극 구조의 공핍형과 증가형 유기 트랜지스터 소자를 제작하는 순서도이고,
도 6a 내지 도 6d는 도 5a 내지 도 5d와 같은 방법으로 상부 전극 구조의 유기 박막 트랜지스터를 제작하는 공정 순서도이고,
도 7a 내지 도 7d는 비휘발성 유기 메모리 소자를 이용하여 하부 전극 구조의 유기 트랜지스터 소자를 제작하는 순서도이고,
도 8a 내지 도 8d는 도 7a 내지 도 7d와 같은 방법으로 상부 전극 구조의 유기 박막 트랜지스터를 제작하는 공정 순서도이고,
도 9는 본 발명에 따라 제작한 공핍형과 증가형 유기 트랜지스터 소자를 이용하여 구성한 간단한 로직의 예를 나타낸 것으로서, 도 9a는 NOR 게이트이고 도 9b는 NAND 게이트이다.
<도면의 주요 부분에 대한 부호의 설명>
10: 기판 20a, 20b : 게이트 전극
30a, 30b: 게이트 절연막 31: 공핍형 게이트 절연막
32: PMMA 층 33a, 33b : 버퍼층
34a, 34b : 유기 메모리 층 35a, 35b : 봉지층
40a, 40b : 유기 반도체 층 50a, 50b : 소스 전극
52a, 52b : 드레인 전극 60a, 60b : 보호층
본 발명은 풀 스윙(full-swing)이 가능한 유기물 반도체 회로(organic semiconductor circuit)에 관한 것으로, 보다 상세하게는 p형(p-type) 증가형(enhancement-mode) 유기 박막 트랜지스터(organic thin-film transistor) 구동 소자(driver)와, 공핍형(depletion-mode) 트랜지스터 부하 소자(load)를 연결하여 구성한, 풀 스윙이 가능한 유기물 반도체 회로에 관한 것이다.
유기 박막 트랜지스터(organic thin-film transistor; OTFT)는 능동형 플렉시블(flexible) 디스플레이, 저 용도의 스마트 카드, 재고 물품이나 가격 표시기와 같이 새롭고 저가의 응용분야에 대한 적용 가능성 등으로 인하여 관심이 매우 커지고 있다[P. F. Baude, D. A. Ender, M. A. Haase, T. W. Kelley, D. V. Muryres, S. D. Theiss, "pentacene-based radio-frequency identification cirsuitary" Appl. Phys. Lett. , vol. 82, no. 22, pp. 3964-3966, June, 2003; Christos D. Dimitrakopoulos and Patrick R. L. Malenfant, "Organic Thin Film Transistors for Large Area Electronics", Adv. Mater. , no. 2, pp. 99-117, Jan. 2002 참조]. 특히 실리콘으로 대표되는 기존의 무기물 반도체 트랜지스터에 비해 200℃ 미만의 저온 공정이 가능하기 때문에, 가볍고 유연한 플라스틱 기판을 사용할 수 있어서 그 응용 분야가 더욱 더 커지고 있다. 이에 따라 최근에는 다양한 플라스틱 기판 위에 고분자 게이트 절연막을 사용하여 제작한 유기 트랜지스터의 성능이 전류의 온-오프(on-off) 비와 이동도 측면에서 비정질 실리콘 박막 트랜지스터와 비슷한 수준까지 향상된 결과가 발표되고 있다[Christos D. Dimitrakopoulos and Patrick R. L. Malenfant, "Organic Thin Film Transistors for Large Area Electronics", Adv. Mater. , no. 2, pp. 99-117, Jan. 2002 참조]. 또한, 이와 같은 소자 성능을 기반으로 하여 반전기(inverter), 시프트 레지스터(shift register), 링 오실레이터(ring oscillator)등의 단위 회로 [Hagen Klauk, David J. Gundlach, Thomas N. Jackson, "Fast Organic Thin-Film Transistor Circuits", IEEE Electron. Device Lett., vol. 20, no. 6, pp. 289-291, June, 1999. 참조] 및 유기 반도체 고주파 인식기(radio frequency identification)[P. F. Baude, D. A. Ender, M. A. Haase, T. W. Kelley, D. V. Muryres, S. D. Theiss, "pentacene-based radio-frequency identification cirsuitary" Appl. Phys. Lett. , vol. 82, no. 22, pp. 3964-3966, June, 2003참조]와 같은 응용이 이미 구현된 바 있다.
유기 반도체 회로를 구성하는 방법은 여러 가지가 있다.
그 첫째 방법은, 실리콘 반도체 분야에서 회로를 구현할 때 저전력, 큰 잡음 여유(noise margin), 풀 스윙(full-swing) 등의 우수한 특성 때문에 가장 이상적이라고 알려져 있는[A. Dodabalapur, J. Laquindanum, H. E. Katz, and Z. Bao, "Complementary circuits with organic transistors, " Appl. Phys. Lett. , vol. 69, no. 27, pp. 4227-4229, Dec., 1996 참조] n 채널(n-channel) MOSFET 소자와 p 채널 소자를 집적한 상보적인 형태의 조합으로 회로를 구성하는 방법이다. 그러나, 이 방법을 유기물 반도체 회로에 적용할 경우에는 여러 가지 어려움이 있다. 먼저, 유기 반도체의 특성상 홀(hole)의 이동도(mobility)가 전자(electron)의 이동도보다 커서 일반적으로 p 채널 유기 트랜지스터 소자가 n 채널 소자보다 훨씬 우수한 특성을 보일 뿐만 아니라, 공기 중에서의 안정성과 같은 신뢰성 관점에서도 p 형 유기 반도체 소자의 특성이 더 우수하다. 예를 들어, 가장 많이 연구되고 있는 p 형 유기 반도체 물질인 펜타신(pentacene)이나 α-헥사티에닐렌(α-hexathienylene:α-6T)은 안정적이고 이동도가 1 cm2/Vㆍsec 이상으로 우수하다[A. Dodabalapur, J. Baumach, K. Baldwin, and H. E. Katz, "Hybrid organic/inorganic complementary circuits", Appl. Phys. Lett. vol. 68, pp. 2246-2248, April, 1996. 참조]. 반면, n 형 유기 반도체는 일반적으로 이동도가 낮고 신뢰성이 문제되는 데, C60과 같이 이동도가 0.1~0.3 cm2/Vㆍsec 범위의 비교적 우수한 특성을 보이는 물질이 있기는 하나 공기 중에서 쉽게 열화되어 수명이 짧고, 공기 중에서 매우 안정적인 특성을 보이는 페릴렌-테트라-카복실산 이무수물(perylene-tetra-carboxylic dianhydride:PT CDA)이나 이미드 유도체(imide derivative) 등은 이동도가 낮아서(10-4 cm2/Vㆍsec 이하), 유기 CMOS 회로를 만들 경우, 전체 회로 성능의 향상을 가로막는 중요한 장애 요인이 된다[A. Dodabalapur, J. Laquindanum, H. E. Katz, and Z. Bao, "Complementary circuits with organic transistors, " Appl. Phys. Lett. , vol. 69, no. 27, pp. 4227-4229, Dec., 1996 참조].
이처럼, n 채널 유기 트랜지스터 소자와 p 채널 소자를 조합하는 상보적인 구성(CMOS 회로 형태)은 이론적으로는 가장 이상적이기는 하나 앞서 설명한 n 형 유기 반도체 물질의 고유한 문제들 때문에 회로로 구성할 경우에, 열악한 n 형 유기 트랜지스터 소자에 의해 전체 회로 성능이 매우 나빠지기 때문에 특성이 매우 우수한 n 형 유기 반도체 물질이 개발되지 않는 한 좋은 성능을 갖는 유기물 회로를 기대하기 어려운 실정이다. 또한, 유기 반도체 물질은 일반적으로 사진 공정으로는 패터닝이 어렵기 때문에 전혀 다른 성질을 갖는 두 가지 유기 반도체 물질을 패터닝하여 집적하기에는 공정 상의 어려움도 존재한다.
그 둘째 방법은, p 채널 유기 트랜지스터로만 구성된 유기 반도체 회로 중에 구동 소자와 부하를 모두 증가형으로 회로를 구성하는 방법이다. 도 2a에 이러한 구성의 회로 중에서 가장 기본 블록이 되는 반전기(inverter)의 회로도(schematic diagram)와 전압 전달 곡선(voltage transfer curve)을 도시하였다. 이러한 구성은 좋은 성능의 p 채널 유기 트랜지스터 소자를 활용할 수 있고, 회로도에서 알 수 있듯이 회로를 이루는 소자의 갯수도 비교적 적다는 장점을 갖기는 하나, 전달 곡선 에서 볼 수 있듯이 풀 스윙을 하지 못하기 때문에 잡음 여유가 작고, 전압 이득이 -1 근처로 작은 편이다. 이는 부하 소자가 포화 상태가 될 수 없기 때문이며 회로 설계 조정만으로는 개선하기 힘든 근본적인 문제점이기 때문에 이와 같은 구성은 많이 사용되지 않는 편이다.
따라서, p 채널 유기 트랜지스터 소자로 구성된 유기 회로로서 도 2b에 나타낸 바와 같이 부하와 구동소자 모두에 공핍형 트랜지스터를 사용하는 방법이 가장 많이 이용된다. 이 방법은 도 2b에 나타낸 반전기의 전압 전달 특성에서 볼 수 있듯이 풀 스윙을 하고 전압 이득도 높은 편이지만, 입력 전압의 범위와 출력 전압의 범위가 다르다는 치명적인 문제점을 가지고 있다. 즉, 출력 전압의 범위는 0V에서 20V 범위인데 비해 입력 전압의 범위는 그 두 배인 0V에서 40V까지이다. 이는 회로 구성에 있어서는 절대로 허용될 수 없는 사항으로서, 예를 들어 반전기 두 개를 직렬로 연결한 버퍼(buffer)를 구성하고 첫 번째 입력단에 0 V~40 V 범위의 신호를 인가하면(전원전압이 20 V일 때임), 첫 번째 반전기의 출력 범위는 0 V~20 V 범위가 되고 그 출력 신호가 두 번째 반전기의 입력이 되기 때문에 두 번째 반전기의 출력, 곧 전체 버퍼의 출력은 전혀 스윙하지 못하고 출력이 20 V에 머물게 됨을 쉽게 예측할 수 있다. 이는 곧 두 단 이상의 어떠한 회로도 만들 수 없다는 것을 의미한다. 이러한 현상은 구동 트랜지스터 소자가 0 V의 게이트 전압에서 꺼지지 않기 때문에 생기는 문제점으로서(이는 공핍형 트랜지스터의 고유 특성임), 실제적으로 부하의 크기를 크게 하는 회로 설계 방법으로 다소 개선할 수 있으나 근본적으로 해결할 수는 없다. 이를 해결하기 위하여 일반적으로 반전기 전단 또는 후단에 트랜지스터 2개와 1~2개의 추가 전원 라인으로 구성된 레벨 시프터(level shifter)를 추가하는 방법을 사용하지만[Hagen Klauk, David J. Gundlach, Thomas N. Jackson, "Fast Organic Thin-Film Transistor Circuits", IEEE Electron. Device Lett., vol. 20, no. 6, pp. 289-291, June, 1999. 참조], 회로가 복잡해지는 문제점을 가지고 있다.
이외에도, 안정적인 특성을 보이는 n 채널 비정질 실리콘 박막 트랜지스터와 p 채널 유기 박막 트랜지스터를 연결하는 하이브리드(hybrid) 형태의 상보 회로[A. Dodabalapur, J. Baumach, K. Baldwin, and H. E. Katz, "Hybrid organic/inorganic complementary circuits", Appl. Phys. Lett. vol. 68, pp. 2246-2248, April, 1996. 참조]가 있으나, 비정질 실리콘 박막 트랜지스터는 증착 온도가 300℃로 높아서 플라스틱 기판에 적용하기 어렵고, 뿐만 아니라 유연성을 추구한다는 점에 있어서 비정질 실리콘을 능동층으로 사용하는 것은 균열 문제 등으로 인하여 근본적인 한계를 가지고 있다.
이에 본 발명은 이동도 및 신뢰성에 문제를 가진 n 형 유기 반도체를 사용하지 않고, p 형 유기 반도체만을 사용하여, 증가형 유기 트랜지스터 만으로 이루어진 회로와 같이 간단한 구성을 가짐과 동시에, 공핍형 유기 트랜지스터만으로 이루어진 회로와 같이 풀 스윙이 가능한 유기물 반도체 회로를 제공하는 것을 목적으로 한다.
또한, 본 발명의 다른 목적은 상기와 같은 유기물 반도체 회로를 제작하는 방법을 제공하는 것이다.
본 발명의 첫번째 목적에 따라, 도 1c의 회로와 같이, 기판 위에 형성된 게이트 전극, 이 게이트 전극의 적어도 일면과 접촉하는 게이트 절연막, 이 게이트 절연막에 의해 이 게이트 전극과 전기적으로 분리되고 상호간에도 분리된 소스 전극 및 드레인 전극, p형 유기물 반도체에 의해 형성된 채널을 갖는 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하여 구성한 유기물 반도체 회로가 제공된다.
본 발명의 유기물 반도체 회로에 있어서, p 채널 증가형 소자는 PMMA층을 게이트 절연막 위에 도입하거나, 게이트 절연막이 Al2O3, HfO2, BZT(barium zirconate titanate), PMMA 및 가교 PVA 중에서 선택된 물질로 형성되거나, 게이트 절연막이 비휘발성 유기 메모리 물질로 형성되고 음(-)의 문턱 전압을 가지도록 전기적으로 프로그래밍된 것이고, p 채널 공핍형 소자는 게이트 절연막을 산화막 또는 PVP 막으로 형성한 것이거나, 게이트 절연막을 비휘발성 유기 메모리 물질로 형성하고 양(+)의 문턱 전압을 가지도록 전기적으로 프로그래밍된 것 일 수 있다. 본 발명에서 p 채널 증가형 소자 및 p 채널 공핍형 소자는 임의로 조합될 수 있다.
본 발명에서, p 채널 공핍형 유기 트랜지스터 및 p 채널 증가형 유기 트랜지스터는 동일 기판 위에 만들어 질 수 있다.
그리고, 구동 소자와 부하 소자를 연결하여 유기물 반도체 회로를 구성하는 방법은, 예를 들어, 구동 소자의 드레인 전극을 부하 소자의 소스 전극과 연결함으로써, 도 2c의 회로도에 나타낸 것과 같은 반전기 회로를 구성할 수 있다.
본 발명의 유기물 반도체 회로에서, 기판으로는 특별히 언급되지 않는 한, 실리콘 웨이퍼 및 유리 기판과 같은 무기물 뿐만 아니라, PET(polyethylene terephthalate), PEN(polyethyle napthanate), PC(poly carbonate), PI(polyimide), PNB(polynorbornene) 등의 유연한 플라스틱 기판도 사용할 수 있다.
본 발명의 유기물 반도체 회로에서, 게이트 전극은 특별히 언급되지 않는 한, 알루미늄, 텅스텐, 크롬, 니켈과 같은 금속 및 폴리 아닐린(polyanilne) 또는 PEDOT:PSS와 같은 전도성 고분자 물질을 사용할 수 있다.
본 발명의 유기물 반도체 회로에서, 절연층은 특별히 언급되지 않는 한, 산화막 또는 PVP(poly vinyl phenol) 박막 등이 이용 가능하다.
본 발명의 유기물 반도체 회로에서, 유기물 반도체 층은 특별히 언급되지 않는 한, 펜타신(pentacene) 또는 α-헥사티에닐렌(α-hexathienylene:α-6T)으로 형성될 수 있다.
본 발명의 유기물 반도체 회로에서, 소스 전극 및 드레인 전극 물질로는 특별히 언급되지 않는 한, Au, Ti/Au, Cr/Au, Pt, Ni 그리고 팔라듐(Pd) 등의 금속 물질 또는 폴리 아닐린 또는 PEDOT:PSS와 같은 전도성 고분자 물질이 사용될 수 있다.
본 발명의 유기물 반도체 회로는 그 최상부에 추가로 보호층을 가질 수 있으며, 보호층은 특별히 언급되지 않는 한, 파릴렌(parylene) 또는 가교 PVA 등에 의해 형성될 수 있다.
이상과 같은 본 발명의 p 채널 유기 반도체 회로는 종래의 상보적인 구성의 유기 반도체 회로에 비해서는 성능이 우수한 p형 유기 반도체 물질만을 이용하기 때문에 우수한 전류 구동 능력을 가지며, 유기 반도체 물질을 한 종류만 사용하는 데 따른 공정상의 이점도 얻을 수 있다. 그리고, 풀 스윙이 가능하여 증가형 p 채널 유기 트랜지스터만으로 구성된 유기 회로에 비해서는 높은 잡음 여유를 가진다는 장점이 있다. 마지막으로, 레벨 시프터와 같은 추가적인 회로 구성 요소가 필요없기 때문에 공핍형 p 채널 유기 트랜지스터만으로 구성된 회로에 비해서는 소자의 갯수가 감소되고 전원 라인의 갯수를 줄일 수 있어서 구성을 간단하게 할 수 있다. 이에 따라 소자들이 차지하는 면적을 줄일 수 있고 좀더 신뢰성이 높은 동작을 기대할 수 있다.
이하에서 첨부 도면을 참조하여 본 발명을 더욱 상세히 설명한다.
3d 및 도 4d는 각각 동일 기판 위에 산화막 또는 PVP 막을 게이트 절연막으로 사용하여 형성한 부하 소자 및 게이트 절연막 위에 PMMA 층을 도입하여 형성한 구동 소자를 연결한 하부 전극 구조 및 상부 전극 구조의 유기물 반도체 회로의 단면 구조를 나타낸 것이다.
도 3d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a), 절연층(30a)에 의해 게이트 전극(20a)과 전기적으로 분리되고 상호간에도 전기적으로 분리된 소스 전극(50a) 및 드레인 전극(52a), 유기 반도체 층(40a), 소스 전극(50a) 및 드레인 전극(52a)과 유기 반도체 층(40a)을 격리시키는 PMMA 층(32)을 포함하여 구성된 하부 전극 구조의 구동 소자와, 기판(10)위에 소정 크기로 형성된 게이트 전극(20b), 절연층(30b)에 의해 상기 게이트 전극(20b)과 전기적으로 분리되고 상호간에도 전기적으로 분리된 소스 전극(50b) 및 드레인 전극(52b), 상기 소스 전극(50b) 및 드레인 전극(52b)과 각각 적어도 일면이 접촉하는 유기 반도체 층(40b)을 포함하여 구성된 하부 전극 구조의 부하 소자, 그리고, 유기 반도체 층(40a, 40b) 위에 추가로 형성된 보호층(60a, 60b)을 가지는 유기 반도체 회로의 단면 구조가 도시되어 있다.
도 4d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a), 게이트 전극(20a)과 적어도 일면이 접촉하는 절연층(30a), 절연층(30a)에 적어도 일면이 접촉하며 유기 반도체 층(40a)을 상기 절연층(30a)으로부터 격리시키는 PMMA 층(32), PMMA 층(32)과 적어도 일면이 접촉하게 형성된 유기 반도체 층(40a), 유기 반도체 층(40a)과 접촉하며, 상호간에 전기적으로 분리된 소스 전극(50a) 및 드레인 전극(52a)을 포함하여 구성된 상부 전극 구조의 구동 소자와, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a), 게이트 전극(20a)과 적어도 일면이 접촉하는 절연층(30a), 절연층(30a)과 적어도 일면이 접촉하게 형성된 유기 반도체 층(40a), 유기 반도체 층(40a)과 접촉하며, 상호간에 전기적으로 분리된 소스 전극(50a) 및 드레 인 전극(52a)를 포함하여 구성된 상부 전극 구조의 부하 소자와, 소스 전극(50a) 및 드레인 전극(52a) 위에 형성된 보호층(60a, 60b)을 가지는 유기 반도체 회로의 단면 구조가 도시되어 있다.
위의 유기물 반도체 회로의 구동 소자에서, PMMA 층(32)은 220~250 nm 범위의 파장을 갖는 극 자외선(deep ultra violet)에 의해 감광되기 때문에 기존의 사진 공정으로 쉽게 구동소자가 될 부분에만 PMMA 층(32)이 형성될 수 있다.
도 5d 및 도 6d는 각각 동일 기판 위에 공핍형 소자 특성을 갖는 게이트 절연막을 사용하여 형성한 부하 소자 및 증가형 특성을 갖는 게이트 절연막을 사용하여 형성한 구동 소자를 갖는 하부 전극 구조 및 상부 전극 구조의 유기물 반도체 회로의 단면 구조를 나타낸 것이다.
도 5d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a), 게이트 전극(20a)의 적어도 일면과 접촉하도록, 증가형 특성을 갖는 물질, 예를 들어, Al2O3, HfO2, BZT(barium zirconate titanate) 등과 같은 고유전율 물질 또는 PMMA, 가교 PVA 에 의해 형성된 절연층(31), 절연층(31)에 의해 상기 게이트 전극(20a)과 전기적으로 분리되고 상호간에도 전기적으로 분리된 소스 전극(50a) 및 드레인 전극(52a), 및 유기 반도체 층(40a)을 포함하여 구성된 하부 전극 구조의 구동 소자와, 기판(10)위에 소정 크기로 형성된 게이트 전극(20b), 공핍형 특성을 갖는 물질, 예를 들어, PVP(poly vinyl phenol) 또는 산화막에 의해 형성된 절연층(30), 절연층(30)에 의해 게이트 전극(20b)과 전기적으로 분리되고 상호간에도 전기적으로 분리 된 소스 전극(50b) 및 드레인 전극(52b), 소스 전극(50b) 및 드레인 전극(52b)과 각각 적어도 일면이 접촉하는 유기 반도체 층(40b)을 포함하여 구성된 하부 전극 구조의 부하 소자와, 유기 반도체 층(40a, 40b) 위에 형성된 보호층(60a, 60b)을 가지는 유기 반도체 회로의 단면 구조가 도시되어 있다.
도 6d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a), 게이트 전극(20a)의 적어도 일면과 접촉하도록, 증가형 특성을 갖는 물질, 예를 들어, Al2O3, HfO2, BZT(barium zirconate titanate) 등과 같은 고유전율 물질 또는 PMMA, 가교 PVA 에 의해 형성된 절연층(31), 절연층(31)의 적어도 일면과 접촉하도록 형성된 유기 반도체 층(40a), 상호간에 전기적으로 분리되어 유기 반도체 층(40a) 위에 형성된 소스 전극(50a) 및 드레인 전극(52a)을 포함하여 구성된 상부 전극 구조의 구동 소자와, 기판(10)위에 소정 크기로 형성된 게이트 전극(20b), 공핍형 특성을 갖는 물질, 예를 들어, PVP(poly vinyl phenol) 또는 산화막에 의해 형성된 절연층(30b), 상기 절연층(30b)의 적어도 일면과 접촉하도록 형성된 유기 반도체 층(40b), 상호간에 전기적으로 분리되어 유기 반도체 층(40b) 위에 형성된 소스 전극(50b) 및 드레인 전극(52b)을 포함하여 구성된 상부 전극 구조의 부하 소자와, 소스 전극(50a, 50b) 및 드레인 전극(52a, 52b) 위에 형성된 보호층(60a, 60b)을 가지는 유기 반도체 회로의 단면 구조가 도시되어 있다.
도 7d 및 도 8d는 각각 전기적인 프로그래밍 방법으로 문턱전압의 부호를 조정할 수 있는 비휘발성 유기 메모리 층을 도입하고 문턱 전압을 조정하여 증가형 소자 및 공핍형 소자를 구현할 수 있는 하부 전극 구조 및 상부 전극 구조의 유기물 반도체 회로의 단면 구조를 나타낸 것이다.
도 7d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a, 20b), 게이트 전극(20a, 20b) 위에 각각 형성된 비휘발성 유기 메모리층(34a, 34b), 비휘발성 유기 메모리층(34a, 34b)에 의해 게이트 전극(20a, 20b)과 전기적으로 분리되고 상호간에도 전기적으로 분리된 소스 전극(50a, 50b) 및 드레인 전극(52a, 52b), 및 소스 전극(50a, 50b) 및 드레인 전극(52a, 52b)과 각각 적어도 일면이 접촉하는 유기 반도체 층(40a, 40b)을 포함하여 각각 구성된 하부 전극 구조의 구동 소자 및 부하 소자가 도시되어 있다.
도 8d에는, 기판(10)위에 소정 크기로 형성된 게이트 전극(20a, 20b), 게이트 전극(20a, 20b) 위에 각각 형성된 비휘발성 유기 메모리층(34a, 34b), 비휘발성 유기 메모리층(34a, 34b) 위에 형성되는 유기 반도체 층(40a, 40b), 유기 반도체 층(40a, 40b) 위에 상호간에 전기적으로 분리되도록 형성된 소스 전극(50a, 50b) 및 드레인 전극(52a, 52b)을 포함하여 각각 구성된 상부 전극 구조의 구동 소자 및 부하 소자가 도시되어 있다.
도 7d 및 도 8d에서, 비휘발성 유기 메모리층(34a, 34b)은, 예를 들어, 가교 PVA로 형성될 수 있으며, 그 하부에는 버퍼(buffer) 층(33a, 33b), 예를 들어, PVP 또는 PMMA 층이 형성될 수 있고, 그 상부에는 봉지층(35a, 35b), 예를 들어, PMMA 층이 형성될 수 있으며, 유기 메모리층(34a, 34b), 버퍼 층(33a, 33b) 및 봉지층(35a, 35b)은 구동 소자 및 부하 소자 각각에 대해 개별적으로 형성되거나, 구동 소자 및 부하 소자 쌍에 대해 하나로 형성될 수 있고, 이 유기물 반도체 회로에서 유기 반도체 층(40a, 40b) 위에 보호층(60a, 60b)을 형성할 수 있다.
도 7d 및 도 8d에 예시된 유기물 반도체 회로는, 예를 들어, 소스 전극(50a) 및 드레인 전극(52a)을 접지시키고, 게이트 전극(20a)에 (-) 전위를 부가하여 비휘발성 유기 메모리층(34a)에 프로그래밍하여 음(-)의 문턱 전압을 가지게 하여 증가형 소자를 구성할 수 있고, 게이트 전극(20b)에 (+) 전위를 인가하여 비휘발성 유기 메모리층(34b)에 프로그래밍하여 음(+)의 문턱 전압을 가지게 하여 공핍형 부하 소자를 구성할 수 있다.
이하에서 도 3 내지 도 8을 참조하여 본 발명에 따른, 풀 스윙 유기 트랜지스터 회로를 구성하기 위하여 동일 기판에 증가형 및 공핍형 유기 트랜지스터 소자를 제작하는 방법을 설명한다. 각각의 도면은 유기 트랜지스터들을 채널 방향으로 자를 때의 단면을 나타낸다.
도 3a 내지 도 3d는 산화막을 게이트 절연막으로 사용하여 형성한 부하 소자 및 산화막 위에 PMMA 층을 코팅하여 형성한 구동 소자를 갖는 하부 전극 구조의 유기물 반도체 회로를 제작하는 과정을 예시한 것이다.
도 3a에 있어서, 기판(10) 위에 게이트 전극으로 사용될 물질을 스퍼터링(sputtering)이나 진공 증착한 후에 사진 공정과 에칭 공정을 이용해서 게이트 전극(20a, 20b)을 정의한다.
도 3b는 게이트 전극(20a, 20b)을 정의한 후에 게이트 절연층(30a, 30b)을 형성하는 과정을 도시한 것으로서, 실리콘 기판을 사용하여 열 산화법 또는 증착방법으로 산화막을 형성할 수 있으며, 고분자 등의 유기물 절연층을 사용하여 스핀 코팅으로 절연 박막을 만들 수도 있다. 단, 이때 사용되는 절연막은 공핍형 유기 박막 트랜지스터를 만들 수 있는 것이어야 하며, 대표적으로 산화막이 있고, 고분자로는 PVP 박막 등이 있다.
도 3c는 전극 물질을 증착한 후 사진 공정이나, 리프트-오프(lift-off) 공정으로 소스 전극(50a, 50b) 및 드레인 전극(52a, 52b)을 형성한 후, PMMA 층(32)을 형성하고 마스크를 이용하여 파장 220~250 nm 정도의 극 자외선으로 감광하여 증가형으로 동작해야 하는 소자 부분에 선택적으로 PMMA 층(32)을 남겨 구동 소자를 형성하는 과정을 보여준다.
도 3d는 유기 반도체 박막을 형성하여 소자를 완성하는 단계로서, 펜타신 등의 유기 반도체 박막을 증착한 다음, 섀도우 마스크(shadow mask)를 이용하거나, 수용성 감광막(예를 들어, 암모늄 디크로메이트가 첨가된 PVA 층)을 이용하여 패터닝하여 소자의 채널 부분에만 유기 반도체 박막을 남기거나, 또는 유기 반도체 박막을 증착한 다음 파릴렌(parylene) 등의 보호층을 후속 증착한 후 사진 공정, 식각 공정으로 유기 반도체 층을 패터닝하여 유기 반도체 층(40a, 40b)을 형성하는 과정을 나타낸다. 도면부호 60은 보호층을 나타낸다.
도 4a 내지 도 4d는 산화막을 게이트 절연막으로 사용하여 형성한 부하 소자 및 산화막 위에 PMMA 층을 도입하여 형성한 구동 소자를 갖는 상부 전극 구조의 유기물 반도체 회로를 제작하는 과정을 예시한 것이다.
도 4a 및 도 4b 에서, 기판 위에 게이트 전극 및 게이트 절연층을 형성하는 고정은 도 3a 및 도3b와 동일하다.
도 4c는 게이트 절연막(30a) 위에 PMMA 층을 형성하는 과정으로서 하부 전극 구조의 경우와 마찬가지로 증가형이 될 부분에만 사진공정을 통해 선택적으로 PMMA 층(32)을 남긴다.
도 4d는 소자를 완성하는 단계로서 소스 전극(50a, 50b), 드레인 전극(52a, 52b)을 형성한 후에 유기 반도체 층(40a, 40b) 및 보호층(60)을 형성하는 과정을 나타낸 것이다. 소스 전극, 드레인 전극 및 유기 반도체 층, 그리고 보호층을 형성하는 과정은 도 3의 해당 과정과 동일하게 수행될 수 있다.
도 5a 내지 도 5d는 공핍형 소자 특성을 갖는 게이트 절연막 및 증가형 특성을 갖는 게이트 절연막을 사용하여 구성한 하부 전극 구조의 유기 반도체 회로를 제조하는 과정을 나타낸 것이다.
도 5a에서, 게이트 전극을 형성하는 과정은 앞에서와 동일한 방법으로 수행될 수 있다.
도 5b는 게이트 절연막을 형성하는 단계를 도시한 것으로서, 예를 들어, 증가형 특성을 갖는 게이트 절연막 물질 층을 증착, 스퍼터링 기타 적절한 방법으로 형성한 후 사진 식각 등의 방법으로 구동 소자를 구성할 게이트 전극(20a) 위에 절연막(30a)을 형성하고 공핍형 특성을 갖는 게이트 절연막 물질 층을 형성한 후 식각 등의 방법으로 부하 소자를 구성할 게이트 전극(20b) 위에 게이트 절연막(3)을 형성할 수 있다.
도 5c와 도 5d는 소스 전극(50a, 50b), 드레인 전극(52a, 52b), 유기 반도체 층(40a, 40b) 및 보호층(60)을 형성하여 소자 제작을 완료하는 단계로서 각각 도 3c 및 도 3d와 동일한 방법으로 수행될 수 있다.
도 6a 내지 도 6d는 공핍형 소자 특성을 갖는 게이트 절연막 및 증가형 특성을 갖는 게이트 절연막을 사용하여 구현한 상부 전극 구조의 유기 반도체 회로를 제조하는 과정을 나타낸 것이다.
도 6a 및 도 6b 과정은 도 5a 및 도 5b와 각각 동일하게 수행될 수 있다.
도 6c 및 도 6d 과정은 유기 반도체 층(40a, 40b), 소스 전극(50a, 50b), 드레인 전극(52a, 52b) 및 보호층(60)을 형성하여 소자를 완성하는 단계로서, 도 4d와 동일한 방법으로 수행될 수 있다.
도 7a 내지 도 7d는 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍 방법으로 문턱전압을 조정하여 제조할 수 있는 하부 전극 구조의 증가형 소자 및 공핍형 소자를 제조하는 과정을 나타낸 것이다.
도 7a는 게이트 전극을 형성하는 과정으로서 도 3a와 동일하다.
도 7b는 비휘발성 유기 메모리 층을 형성하는 과정으로서, 예를 들어, PMMA/PVA/PMMA를 순차적으로 코팅하여 버퍼층(33a, 33b)/유기 메모리층(34a, 34b)/봉지층(35a, 35b)을 형성한다.
도 7c와 도 7d는 소스 전극(50a, 50b), 드레인 전극(52a, 52b)을 만들고 유기 반도체 층(40a, 40b)을 형성한 후 보호층(60)을 형성하여 소자를 완성하는 단계로서 도 3c 및 도 3d와 동일한 방법으로 수행될 수 있다.
도 8a 내지 도 8d는 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍 방법으로 문턱전압을 조정하여 제조할 수 있는 하부 전극 구조의 증가형 소자 및 공핍형 소자를 제조하는 과정을 나타낸 것이다.
도 8a와 도 8b는 게이트 전극(20a, 20b) 및 비휘발성 유기 메모리 층(34a, 34b)을 형성하는 과정으로서 도 7a 및 도 7b와 동일한 방법으로 수행될 수 있다.
도 8c와 도 8d는 유기 반도체 층(40a, 40b)을 형성한 후에 소스 전극(50a, 50b), 드레인 전극(52a, 52b)을 형성하는 과정으로서 도 6c 및 도 6d와 동일한 방법으로 수행될 수 있다.
제조된 유기 반도체 회로의 전달 특성의 측정
도 3a 내지 도 3d, 도 6a 내지 도 6d 및 도 7a 내지 도 7d에 나타낸 제조 방법으로 하부 전극 구조로서, 산화막을 게이트 절연막으로 갖는 공핍형 소자 및 산화막 위에 PMMA 층을 갖는 증가형 소자(도 3d), 상부 전극 구조로서 PVP 게이트 절연막을 갖는 공핍형 소자 및 가교 PVA 게이트 절연막을 갖는 증가형 소자(도 6d), 및 PMMA/가교 PVA/PMMA로 구성된 비휘발성 유기 메모리 층을 갖는 하부 전극 구조의 유기 반도체 소자(도 7d)를 제조하였다.
하부 전극 구조로서, 산화막을 게이트 절연막으로 갖는 공핍형 소자 및 산화막 위에 PMMA 층을 갖는 증가형 소자(도 3d) 각각의 전달 특성을 측정하여 도 1a에 나타내었다. 도 1a를 참조하면, PMMA 층을 게이트 절연막 위에 도입함으로써 유기 박막 트랜지스터의 동작이 문턱전압이 -4 V인 공핍형에서 문턱전압이 +16 V 인 증가형으로 변화하는 것을 확인할 수 있었다.
도 1b는 양의 문턱 전압을 갖는 PVP 게이트 절연막을 갖는 상부 전극 구조의 유기 트랜지스터(도 6d)의 전달 특성 곡선을 나타낸 것으로서, 도 6d의 유기 트랜지스터가 공핍형 소자로 사용 가능함을 보여 준다.
도 1c는 비휘발성 유기 메모리 층을 갖는 하부 전극 구조의 유기 반도체 소자(도 7d)의 소스 전극 및 드레인 전극을 접지시키고, 게이트 전극에 -30V 및 +30V를 각각 1분, 5분 및 10분 동안 인가하였을 때의 전달 특성의 변화를 최초 전달 특성과 대비하여 나타낸 것으로서, 이와 같은 전기적 프로그래밍 방법에 따라 간단히 증가형 및 공핍형 유기 트랜지스터를 쉽게 만들어 낼 수 있음을 보여 주고 있다.
반전기의 전압 이득의 비교
상기 실시예에서 제조한 PMMA/가교 PVA/PMMA로 구성된 비휘발성 유기 메모리 층을 갖는 하부 전극 구조의 유기 반도체 소자(도 7d)중 하나는 게이트에 -30V를 5분간 인가하여 + 5V의 문턱 전압을 갖는 공핍형으로 프로그래밍하고, 다른 하나는 게이트에 +30V를 5분간 인가하여 - 15V의 문턱 전압을 갖는 증가형으로 프로그래밍하고, 모든 회로를 이루는 가장 기본적인 블록인 반전기(타입 C)를 구성하고, 종래의 p형 유기물 반도체로 이루어진 증가형 구동 소자와 증가형 부하 소자로 구성된 반전기(타입 A) 및 공핍형 구동소자와 공핍형 부하 소자로 구성된 반전기(타입 B)와 함께 그 전압 전달 특성을 측정하여 각각 도 2a, 도 2b 및 도 2c에 나타내었고, 그 전압 이득을 하기 표 1에 나타내었다. 또한, 각 타입의 반전기의 잡음 여유를 측정하고 하기 표 2에 나타내었다.
| 반전기 유형별 전압 이득 | |||
| 반전기 유형 | 타입 A | 타입 B | 타입 C |
| 반전기의 구성 | 증가형 구동소자 + 증가형 부하 | 공핍형 구동소자 + 공핍형 부하 | 증가형 구동소자 + 공핍형 부하 |
| 반전기의 회로도 |
 |
 |
 |
| 전압이득(down sweep) | -1.12 | -2.47 | -5.56 |
| 전압이득(up sweep) | -1.2 | -4.21 | -5.01 |
| 반전기 타입별 잡음 여유(noise margin)의 비교 | |||
| 반전기 유형 | 타입 A | 타입 B | 타입 C |
| VOH(v) | 18.9 | 19.7 | 18.3 |
| VOL(v) | 7.32 | 0.79 | 0.16 |
| VIH(v) | 15.2 | 33.6 | 10.8 |
| VIL(v) | 11.0 | 28.2 | 6.00 |
| NML(=VIL-VOL)(v) | 3.68 | - | 5.84 |
| NMH(=VIH-VOH)(v) | 3.70 | - | 7.50 |
| 전이 폭(=VIH-VIL)(v) | 4.20 | 5.4 | 4.80 |
도 2a를 보면, p 채널 증가형 구동 소자 및 부하 소자를 연결하여 반전기를 구성하는 경우, 전압 전달 곡선에서 볼 수 있듯이 풀 스윙을 하지 못하기 때문에 잡음 여유가 작고, 전압 이득이 -1 근처로 작은 편이다. 이는 회로 설계 조정만으로는 개선하기 힘든 근본적인 문제점이기 때문에 이와 같은 구성은 사용하기가 곤란함을 알 수 있다.
그리고, 도 2b를 보면, p 채널 공핍형 구동 소자 및 부하 소자를 연결하여 반전기를 구성하는 경우, 전압 전달 특성에서 볼 수 있듯이 풀 스윙을 하고 전압 이득도 높은 편이만 입력 전압의 범위는 0V에서 40V까지 인데 비해 출력 전압의 범위는 0V에서 20V 범위로서, 예를 들어, 이와 같은 반전기를 직렬로 연결한 버퍼를 구성한다면 첫 번째 입력단에 0 V~40 V 범위의 신호를 인가하면(전원전압은 20 V일 때임), 두 번째 반전기의 입력 신호가 되는 첫 번째 반전기의 출력 범위는 0 V~20 V 범위가 되고 두 번째 반전기의 출력은 전혀 스윙하지 못하고 20 V 밖에 되지 않으므로, 두 단 이상의 어떠한 회로도 만들 수 없게 된다. 이러한 문제점을 해결하기 위하여 일반적으로 반전기 전단 또는 후단에 트랜지스터 2개와 1~2개의 추가 전원 라인으로 구성된 레벨 시프터(level shifter)를 추가하지만, 회로 구성이 복잡해지는 문제점을 가지고 있음을 알 수 있다.
이에 반해, p 채널 증가형 유기 트랜지스터 구동 소자 및 공핍형 유기 트랜지스터 부하 소자를 연결한 본 발명의 반전기는 도 2C에서 확인할 수 있는 바와 같이 레벨 시프터와 같은 추가적인 구성없이 반전기 자체 만으로 풀 스윙이 가능하며, 그 출력도 입력 신호와 거의 같은 크기를 가짐을 알 수 있었다.
그리고, 표 1에서와 같이 본 발명에 따른 타입 C가 타입 A에 비해서 다운 스윕 시의 전압 이득이 4.96배 향상되었고, 타입 B에 비해서는 2.25배 향상되었음을 확인 할 수 있었다.
한편, 표 2에서는 본 발명에 따른 타입 C가 타입 A에 비해서 NML(low noise margin)이 1.6배, NMH(high noise margin)가 2배 가량 향상되었음을 알 수 있었다.
따라서, p 채널 유기 박막 트랜지스터로만 구성하는 경우에 본 발명에서 제시하는 증가형 구동 소자 및 공핍형 부하 소자를 연결한 유기 반도체 회로가 전압 이득과 잡음 여유와 같은 전기적 특성 측면에서 가장 우수한 것을 확인할 수 있었다.
회로에의 응용 예
본 발명에 따른 p 채널 증가형 유기 트랜지스터 구동 소자 및 공핍형 유기 트랜지스터 부하 소자를 연결한 회로는 도 1c에 나타낸 반전기 뿐 만 아니라 일반적인 로직 게이트에도 적용이 가능하다. 즉, 도 9a는 본 발명을 응용하여 구성한 간단한 NOR 게이트이고 도 9b는 NAND 게이트이다. 모든 로직의 경우에 있어서 공핍형 부하 소자는 1개를 사용하고 나머지 구동 소자의 경우에는 증가형 트랜지스터 소자를 사용하게 된다. 이러한 방법은 상보적인 회로 구성에 비해 소자의 갯수가 작다는 장점도 가지고 있다.
본 발명은 산화막인 게이트 절연막 위에 PMMA 층을 도입하거나, 증가형 특성을 보이는 게이트 절연막을 도입하여 제조한 p 채널 증가형 소자 및 p 채널 공핍형 소자를 연결하거나, 게이트 절연막으로서 비휘발성 유기 메모리 층을 도입하고 전기적인 프로그래밍에 의하여 음의 문턱전압을 갖는 p 채널 증가형 소자 및 전기적인 프로그래밍에 의하여 양의 문턱전압을 갖는 p 채널 공핍형 소자를 연결한 반도체 회로를 만들 수 있는 효과가 있다.
본 발명은 p 채널 증가형 소자와 p 채널 공핍형 소자를 함께 동일 기판 위에 형성하고, 연결하면 풀 스윙이 가능한 반도체 회로를 쉽게 구현할 수 있는 효과가 있다.
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- 기판 위에 p형 유기물 반도체에 의해 형성된 채널을 갖는 p채널 증가형 소자와 p채널 공핍형 소자가 연결되어 일체로 구성되고,상기 p채널 증가형 소자와 p채널 공핍형 소자 각각은상기 기판 위에 형성된 게이트 전극, 상기 게이트 전극의 일면과 접촉하는 게이트 절연막, 상기 게이트 절연막에 의해 상기 게이트 전극과 전기적으로 분리되고 상호 간에도 분리된 소스 전극과 드레인 전극을 포함하고,상기 p채널 증가형 소자의 드레인 전극과 상기 p채널 공핍형 소자의 소스 전극은 연결된 것을 특징으로 하는 풀스윙 유기 반도체 회로.
- 제6항에 있어서,상기 p채널 증가형 소자는상기 게이트 절연막 위에 형성된 PMMA(Poly methyl methacrylate)층을 추가로 포함하는 것을 특징으로 하는 풀스윙 유기 반도체 회로.
- 제6항 또는 제7항에 있어서,상기 p채널 증가형 소자는상기 게이트 절연막이 Al2O3, HfO2, BZT(barium zirconate titanate), PMMA 및 가교 PVA(Poly Vinyl Alcohol) 중에서 선택된 물질로 형성된 것이고,상기 p채널 공핍형 소자는상기 게이트 절연막이 산화막 또는 PVP 막으로 형성된 것인 풀스윙 유기 반도체 회로.
- 제6항 또는 제7항에 있어서,상기 p채널 증가형 소자는상기 게이트 절연막이 비휘발성 유기 메모리 물질로 형성되고 음(-)의 문턱 전압을 가지도록 전기적으로 프로그래밍 된 것이고,상기 p채널 공핍형 소자는상기 게이트 절연막이 비휘발성 유기 메모리 물질로 형성되고 양(+)의 문턱 전압을 가지도록 전기적으로 프로그래밍 된 것인 풀스윙 유기 반도체 회로.
- 제9항에 있어서,상기 비휘발성 유기 메모리 물질이 가교 PVA인 풀스윙 유기 반도체 회로.
- 제10항에 있어서,상기 가교 PVA로 이루어진 게이트 절연막이 그 하부에 PMMA 또는 PVP(Poly Vinyl Phenol)로 형성된 버퍼층 및 그 상부에 PMMA로 형성된 봉지층을 추가로 포함하는 풀스윙 유기 반도체 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040109058A KR100724312B1 (ko) | 2004-12-20 | 2004-12-20 | 풀 스윙 유기 반도체 회로 |
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| KR1020040109058A KR100724312B1 (ko) | 2004-12-20 | 2004-12-20 | 풀 스윙 유기 반도체 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20060070350A KR20060070350A (ko) | 2006-06-23 |
| KR100724312B1 true KR100724312B1 (ko) | 2007-06-04 |
Family
ID=37164106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020040109058A KR100724312B1 (ko) | 2004-12-20 | 2004-12-20 | 풀 스윙 유기 반도체 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100724312B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190082609A (ko) * | 2018-01-02 | 2019-07-10 | 청주대학교 산학협력단 | 전극가변 박막 트랜지스터 논리회로 및 그 제조방법 |
| KR102130322B1 (ko) * | 2019-01-03 | 2020-07-06 | 청주대학교 산학협력단 | 박막 트랜지스터 논리회로 및 그 제조방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| KR100787453B1 (ko) * | 2006-07-14 | 2007-12-26 | 삼성에스디아이 주식회사 | 박막 트랜지스터, 이의 제조 방법 및 이를 구비한 평판표시 장치 |
| KR100790761B1 (ko) | 2006-09-29 | 2008-01-03 | 한국전자통신연구원 | 인버터 |
| KR100816498B1 (ko) * | 2006-12-07 | 2008-03-24 | 한국전자통신연구원 | 표면 처리된 층을 포함하는 유기 인버터 및 그 제조 방법 |
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| KR100921506B1 (ko) * | 2007-04-24 | 2009-10-13 | 한양대학교 산학협력단 | 표시 장치 및 그 구동 방법 |
| KR101522400B1 (ko) | 2008-11-10 | 2015-05-21 | 삼성전자주식회사 | 인버터 및 그를 포함하는 논리소자 |
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- 2004-12-20 KR KR1020040109058A patent/KR100724312B1/ko not_active IP Right Cessation
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|---|---|
| KR20060070350A (ko) | 2006-06-23 |
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