KR20010061409A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 플로팅 게이트와 콘트롤 게이트 간의 낮은 커플링 비(Coupling Ratio)로 인한 문제점을 해결하기 위하여, 플로팅 게이트용 폴리실리콘의 내부 및 외부 측벽에 스페이서 폴리실리콘층을 형성하므로써, 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 극대화하고, 이에 따라 커플링 비를 증대시켜 낮은 전원전압에서도 안정적으로 동작할 수 있는 플래쉬 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플로팅 게이트와 콘트롤 게이트와의 커플링 비(Coupling Ratio)를 증가시키기 위한 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 0.25㎛ 테크놀러지(Technology) 스택 게이트형 플래쉬 메모리 소자에서는 셀의 형성 공정 중 플로팅 게이트와 콘트롤 게이트 간의 커플링비(Coupling Ratio)가 콘트롤 게이트의 바이어스 및 주변 회로 지역에 형성되는 트랜지스터 구현에 큰 영향을 준다. 그러면, 종래 플래쉬 메모리 소자의 제조 방법을 도 1 및 2를 참조하여 설명하기로 한다.
도 1a 및 1b는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 레이아웃도이고, 도 2a 내지 2c는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 1의 A-A', B-B' 및 C-C' 부분에 대한 단면도이다.
도 2a는 도 1a의 A-A' 부분에 대한 단면도로서, P-웰 및 N-웰이 형성된 반도체 기판(11)에 ISO 마스크(M1)를 이용하여 소자간 절연을 위한 필드 산화막(10)을 형성한다. 이후, 전체구조 상에 터널 산화막(12)을 형성하고 제 1 폴리실리콘층(13)을 형성한 다음 폴리1 마스크(M2)를 이용하여 필드 산화막(10) 상의 제 1 폴리실리콘층(13)을 제거한다.
도 2b는 도 1b의 B-B' 부분에 대한 단면도로서, 제 1 폴리실리콘층(12) 패턴이 형성된 전체구조 상에 유전체막(14), 제 2 폴리실리콘층(15), 텅스텐 실리사이드층(16) 및 반사 방지막(17)을 순차적으로 형성한다, 이후, 게이트 마스크(M3)를 이용하여 반사 방지막(17), 텅스텐 실리사이드층(16), 제 2 폴리실리콘층(15), 유전체막(14) 및 제 1 폴리실리콘층(13)을 패터닝한다. 이 상태에서 도 1b의 C-C' 부분에 대한 단면도를 도 2c에 도시하였다.
이와 같은 방법으로 제조된 플래쉬 메모리 소자는 제 1 폴리실리콘층의 면적이 작아 작은 커플링 비를 갖기 때문에 저전압에서 동작하지 못하게 된다. 또한, 웨이퍼 전체에 걸쳐 제 1 폴리실리콘층이 동일하게 식각되지 않고 좁은 폭으로 패터닝되는 셀이 존재하여 셀의 균일성이 저하되는 문제점이 있다.
따라서, 본 발명은 플로팅 게이트용 폴리실리콘층과 콘트롤 게이트용 폴리실리콘층의 접촉면적을 증가시켜 큰 커플링 비를 가지게 하므로써 저전압에서도 안정적으로 동작할 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조 방법은 하부구조가 형성된 반도체 기판에 필드 산화막을 형성한 후, 전체구조 상에 터널 산화막, 제 1 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계; 상기 필드 산화막 상에 상기 제 1 폴리실리콘층이 잔류되도록 제어하여 상기 제 1 폴리실리콘층 및 산화막의 적층 패턴을 형성하는 단계; 상기 제 1 폴리실리콘층 및 산화막의 적층 패턴 외측벽에 제 1 스페이서 폴리실리콘층을 형성한 후 상기 산화막을 제거하는 단계; 상기 제 1 폴리실리콘층 및 산화막의 적층 패턴 내측벽에 제 2 스페이서 폴리실리콘층을 형성하고, 이로 인하여 제 1 폴리실리콘층, 제 1 및 제 2 스페이서 폴리실리콘으로 이루어지는 플로팅 게이트가 형성되는 단계; 상기 플로팅 게이트 상에 유전체막 및 제 2 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트와 반사 방지막의 적층 패턴을 형성하는 단계; 및 자기정렬 소오스 식각 공정을 실시한 후 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a 및 1b는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 레이아웃도.
도 2a 내지 2c는 종래 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 1의 A-A', B-B' 및 C-C' 부분에 대한 단면도.
도 3a 및 3b는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 레이아웃도.
도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 3의 D-D' 및 E-E' 부분에 대한 단면도.
도 5a 및 5b는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 3b의 F-F' 부분에 대한 단면도.
<도면의 주요 부분에 대한 부호 설명>
40 : 필드 산화막 41 : 반도체 기판
42 : 터널 산화막 43a : 제 1 폴리실리콘층
43b : 제 1 스페이서 폴리실리콘층 43c : 제 2 스페이서 폴리실리콘층
43 : 플로팅 게이트 44 : 산화막
45 : 유전체막 46a : 폴리실리콘층
46b : 텅스텐 실리사이드층 46 : 콘트롤 게이트
47 : 반사 방지막 M10 : ISO 마스크
M20 : 플로팅 게이트용 마스크 M30 : 유전체막용 마스크
M40 : 게이트 마스크 M50 : SAS 마스크
본 발명은 플로팅 게이트용 폴리실리콘 패턴의 양측에 스페이서 폴리실리콘층을 형성하여 콘트롤 게이트와 접촉되는 면적을 최대화하므로써 커플링 비가 증대되도록 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 3a 및 3b는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 레이아웃도고, 도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 3의 D-D' 및 E-E' 부분에 대한 단면도이며, 도 5a 및 5b는 본 발명에 따른 플래쉬 메모리 소자의 제조 방법을 설명하기 위해 도시한 도 3b의 F-F' 부분에 대한 단면도이다.
도 4a는 도 3a의 D-D' 부분에 대한 단면도로서 도 3a를 참조하여 설명하면, P-웰 및 N-웰이 형성된 반도체 기판(41)에 ISO 마스크(M10)를 이용하여 소자간 절연을 위한 필드 산화막(40)을 형성한다. 이후, 전체구조 상에 터널 산화막(42)을 형성하고 제 1 폴리실리콘층(43a) 및 산화막(44)을 형성한다. 이후, 플로팅 게이트용 마스크(M20)를 이용하여 노출된 부분의 산화막(44) 및 제 1 폴리실리콘층(43a)을 제거한다. 여기에서, 제 1 폴리실리콘층(43a)은 600Ω의 면저항을 갖도록 하여 800Å의 두께로 형성하고, 산화막(44) 700Å의 두께로 형성한다. 그리고, 플로팅 게이트용 마스크(M20)를 이용한 식각 공정 후 필드 산화막(40) 상에 150Å의 제 1 폴리실리콘층(43a)이 잔류되도록 제어한다. 필드 산화막(40) 상에 잔류하는 제 1 폴리실리콘층(43a)은 후속 산화막(44) 제거 공정시 필드 산화막(40)을 보호하는 역할을 하게 된다. 이후, As 등을 이용한 고농도 이온주입 공정을 실시하여 필드 산화막(40) 상의 노출된 제 1 폴리실리콘층(43a)의 면저항이 100Ω정도가 되도록 한다. 필드 산화막(40) 상의 제 1 폴리실리콘층(43a)이 낮은 면저항을 갖게 됨에 따라 후속 식각 공정에서 빠르게 식각될 수 있게 된다.
도 4b를 참조하여, 전체구조 상에 폴리실리콘을 증착한 다음 스페이서 식각 공정을 실시하고, 제 1 폴리실리콘층(43a) 상의 산화막(44)을 제거하여, 제 1 폴리실리콘층(43a)의 외측벽에 제 1 스페이서 폴리실리콘층(43b)을 형성한다. 여기에서, 제 1 스페이서 폴리실리콘층을 형성하기 위한 폴리실리콘층은 300Ω의 면저항을 갖도록 하여 1000Å의 두께로 형성한다.
도 4c를 참조하여, 전체구조 상에 폴리실리콘을 증착한 다음 제 1 폴리실리콘층(43a)의 내측벽에 제 2 스페이서 폴리실리콘층(43c)이 형성되도록 스페이서 식각 공정을 실시한다. 이 스페이서 식각 공정시 필드 산화막(40) 상에 잔류되어 있던 저저항의 제 1 폴리실리콘층(43a)이 제거되게 된다. 제 2 스페이서 폴리실리콘층(43c)을 형성하기 위한 폴리실리콘층은 300Ω의 저항을 갖도록 하여 1000Å의 두께로 형성한다. 여기에서, 제 1 폴리실리콘층(43a)의 면저항은 600Ω정도로, 제 1 및 제 2 스페이서 폴리실리콘층(43b, 43c)의 면저항(300Ω)보다 큰데, 이것은 후에 부수적인 플로팅 게이트용 폴리실리콘층을 저항 차이를 이용하여 빠른 식각율로 용이하게 제거하기 위함이다.
도 4d는 도 3b의 E-E' 부분에 대한 단면도로서 도 3b를 참조하여 설명하면, 제 1 폴리실리콘층(43a), 제 1 스페이서 폴리실리콘층(43b) 및 제 2 스페이서 폴리실리콘층(43c)으로 이루어진 플로팅 게이트(43) 상에 유전체막(45)을 형성한다. 이후, 유전체막용 마스크(M30)를 이용한 식각 공정으로 주변 회로 영역에 형성된 유전체막을 제거한다. 이때, 셀 지역의 두꺼운 플로팅 게이트용 폴리실리콘층(31; 제 1 및 제 2 스페이서 폴리실리콘층의 상단부)이 동시에 제거되도록 한다. 이후, 전체구조 상에 콘트롤 게이트용 폴리실리콘층(46a), 텅스텐 실리사이드층(46b) 및 반사 방지막(47)을 순차적으로 형성하고, 게이트 마스크(M40)를 이용한 식각 공정으로 반사 방지막(47), 텅스텐 실리사이드층(46b), 콘트롤 게이트용 폴리실리콘층(46a), 유전체막(45) 및 플로팅 게이트(43)를 순차적으로 식각한다. 이에 의해 플로팅 게이트 및 콘트롤 게이트(폴리실리콘층/텅스텐 실리사이드층; 46)가 적층된 스택 게이트가 형성되게 된다. 게이트 마스크(M40)를 이용한 식각 공정시, 유전체막(45)이 제거된 영역은 플로팅 게이트(43)가 반 이상 식각된 부분(31), 플로팅 게이트(43)가 모두 식각된 부분(액티브 영역) 및 필드 산화막 영역으로 구분된다. 그 이외의 유전체막(45)이 제거되지 않은 부분의 플로팅 게이트용 폴리실리콘층은 제거되지 않는다. 이후 셀 지역이 모두 오픈되는 자기정렬 식각(SAE) 마스크를 이용하여 잔류하는 플로팅 게이트용 폴리실리콘층을 제거한다. 이때 플로팅 게이트용 폴리실리콘층이 모두 제거된 부분의 반도체 기판(41)에 약간의 손실이 발생하지만 접합이 형성될 부분이기 때문에 셀의 채널 영역에는 영향을 주지 않는다. 이 상태에서 도 3b의 F-F' 부분에 대한 단면도를 도 5a에 도시하였다.
도 5b를 참조하여, 자기정렬 소오스(SAS) 마스크(M50)를 이용하여 자기정렬소오스 식각 공정을 실시한다. 이때, 자기정렬 식각(SAE) 공정시 완전히 제거되지 않은 플로팅 게이트용 폴리실리콘층(32)이 완전히 제거되게 된다.
이와 같이 본 발명은 플로팅 게이트용 폴리실리콘의 내부 및 외부 측벽에 스페이서 폴리실리콘층을 형성하므로써, 플로팅 게이트와 콘트롤 게이트의 접촉 면적을 극대화할 수 있다.
상술한 바와 같이, 본 발명은 플로팅 게이트와 콘트롤 게이트의 접촉면적을 극대화함에 따라 셀의 커플링 비를 증대시킬 수 있어 저전압에서도 안정적으로 동작할 수 있게 되고 주변 회로 지역의 트랜지스터의 구현도 유리하게 된다. 이에 따라 주변회로 트랜지스터의 면적 및 공정 단계를 줄일 수 있다. 또한, 셀의 균일성을 증가시킬 수 있어 디자인 윈도우(Design Window)가 넓어지게 된다.
Claims (9)
- 하부구조가 형성된 반도체 기판에 필드 산화막을 형성한 후, 전체구조 상에 터널 산화막, 제 1 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계;상기 필드 산화막 상에 상기 제 1 폴리실리콘층이 잔류되도록 제어하여 상기 제 1 폴리실리콘층 및 산화막의 적층 패턴을 형성하는 단계;상기 제 1 폴리실리콘층 및 산화막의 적층 패턴 외측벽에 제 1 스페이서 폴리실리콘층을 형성한 후 상기 산화막을 제거하는 단계;상기 제 1 폴리실리콘층 및 산화막의 적층 패턴 내측벽에 제 2 스페이서 폴리실리콘층을 형성하고, 이로 인하여 제 1 폴리실리콘층, 제 1 및 제 2 스페이서 폴리실리콘으로 이루어지는 플로팅 게이트가 형성되는 단계;상기 플로팅 게이트 상에 유전체막 및 제 2 폴리실리콘층과 텅스텐 실리사이드층으로 이루어진 콘트롤 게이트와 반사 방지막의 적층 패턴을 형성하는 단계; 및자기정렬 소오스 식각 공정을 실시한 후 소오스 및 드레인 영역을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 폴리실리콘층은 600Ω의 면저항을 갖도록 하여 800Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 700Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 필드 산화막 상에 잔류하는 제 1 폴리실리콘층은 후속 산화막 제거 공정시 상기 필드 산화막의 식각 장벽층으로 작용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 필드 산화막 상에 잔류하는 폴리실리콘층의 면저항이 100Ω정도가 되도록 고농도 이온주입 공정을 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서.상기 제 1 스페이서 폴리실리콘층을 형성하기 위한 폴리실리콘층은 300Ω의면저항을 갖도록 하여 1000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 스페이서 폴리실리콘층을 형성하기 위한 스페이서 식각 공정시 상기 필드 산화막 상에 잔류하는 제 1 폴리실리콘층이 제거되는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 스페이서 폴리실리콘층을 형성하기 위한 폴리실리콘층은 300Ω의 저항을 갖도록 하여 1000Å의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,주변회로 지역에 형성된 상기 유전체막을 식각할 때 제 1 및 제 2 스페이서 폴리실리콘층의 잔류 폴리실리콘층을 완전히 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
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| KR1019990063903A KR100317491B1 (ko) | 1999-12-28 | 1999-12-28 | 플래쉬 메모리 소자의 제조 방법 |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824918B1 (ko) * | 2005-01-17 | 2008-04-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그 제조 방법 |
| US7595239B2 (en) | 2005-04-28 | 2009-09-29 | Hynix Semiconductor Inc. | Method of fabricating flash memory device |
-
1999
- 1999-12-28 KR KR1019990063903A patent/KR100317491B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100824918B1 (ko) * | 2005-01-17 | 2008-04-23 | 주식회사 하이닉스반도체 | 플래쉬 메모리 셀 및 그 제조 방법 |
| US7595239B2 (en) | 2005-04-28 | 2009-09-29 | Hynix Semiconductor Inc. | Method of fabricating flash memory device |
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