KR930008586B1 - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제 1 도는 본 발명의 제 1 실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 2 도는 본 발명의 제 2 실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 3 도는 본 발명의 제 3 실시예 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 4 도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 5 도는 본 발명의 다른 실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 6 도는 본 발명의 제 4 실시예에 따른 반도체장치의 제조방법을 나타낸 공정별 단면도.
제 7 도는 본 발명의 반도체장치에 있어서 소자분리폭과 편치드루우전압간의 관계를 나타낸 설명도.
제 8 도는 본 발명의 반도체장치에 있어서 불순물농도와 필드반전전압간의 관계를 나타낸 설명도.
제 9 도는 본 발명의 반도체장치에 있어서 불순물농도와 접합내압간의 관계를 나타낸 설명도.
제 10 도는 종래의 반도체장치의 제조방법을 나타낸 공정별 소자단면도.
제 11 도는 종래의 반도체장치에서 발생하는 문제점을 설명하기 위한 단면도.
* 도면의 주요부분에 대한 부호의 설명
100, 200, 300, 400, 500, 600, 700 : 반도체기판
101, 201, 301, 401, 501, 601, 701 : 웰
102, 202, 302, 402, 502, 602, 702 : 산화막
103, 203, 303, 403, 503, 603, 703 : 질화실리콘막
104,204,304,404,504,604,704 : 레지스트막
105, 205, 305, 505, 605, 705 : 필드반전방지층
106, 206, 306, 406, 506, 606, 706 : 필드산화막
107, 207, 307, 407, 507, 607, 707 : 소자형성영역
[산업상의 이용분야]
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 특히 복수의 논리소자와 기억소자를 동일기판상에 형성한 반도체장치 및 그 제조방법에 관한 것이다.
[종래의 기술 및 그 문제점]
종래의 논리소자와 기억소자를 동이기판상에 형성한 반도체장치의 제조방법을 그 공정별 소자단면도인 제 10 도를 참조해서 설명한다.
제 10a 도와 같이, n형 반도체기판(100)에 p형 웰(101)이 형성되고, 그 표면에 산화막(102), 질화실리콘막(103)이 차례로 형성되어 있다. 이 반도체기판(100)의 좌측의 영역에 논리소자를, 우측의 영역에 기억소자를 형성하는 경우, 제 10b 도와 같이 사진식각법을 이용해서 패터닝한 레지스트막(104) 및 질화실리콘막(103a)을 마스크로 하여 동일한 도즈량의 붕소(B) 이온을 동시에 주입해서 필드반전방지층(105)을 형성하고, 그후 제 10c 도와 같이 그 위에 필드산화막(106)을 형성한다.
다음에 제 10d 도와 같이 질화실리콘막(103a)을 제거함으로써, 각각의 웰(101)에 있어서 좌측의 영역에는 논리소자를, 우측의 영엑에는 기억소자를 형성하고 있었다.
그런데, 이러한 종래의 방법에 의해 제조된 반도체장치에 있어서는, 논리소자와 동일기판상에 형성하고자 하는 기억소자가 SRAM 또는 DRAM인 경우와, EPROM 또는 EEPROM인 경우에 각각 다른 문제가 존재하였다.
이하, 제 11 도를 참조해서 종래의 반도체장치에서 발생하는 문제점을 설명한다. 우선, 기억소자가 SRAM 또는 DRAM인 경우에는, 일반적으로 소정량(예컨대, 25K bit)이상의 기억용량의 요구되기 때문에, 필드산화막(106)에 의한 소자분리폭은 논리소자의 경우보다도 미세하게 할 필요가 있다. 이를 위해서는, 필드반전방지층(105)의 불순물농도는 펀치드루우를 방지하기 위해 논리소자만을 형성하는 경우보다도 높게 하지 않으면 안된다. 그래서, 고농도의 필드반전방지층(105)이 논리소자측에도 형성되게 된다.
그러나, 이와같이 해서 농도가 높은 필드반전방지층(105)이 논리소자측에 형성되면, 인접한 소자형성영역(111)과 필드반전방지층(105)간에 큰 전기용량이 형성되어 논리소자측의 동작속도가 늦어지게 되는 문제가 있었다.
한편, 기억소자가 EPROM 또는 EEPROM인 경우에도, 역시 일정량 이상의 기억용량이 요구되기 때문에 필드반전방지층(105)의 불순물농도는 논리소자만을 기판상에 형성하는 경우보다도 높게 하지 않으면 안된다. 그러나 동시에 높은 프로그램전압에 견딜 수 있는 접합내압이 요구되기 때문에, 필드반전방지층(105)중에서 소자형성영역(107)과 인접한 부분(105a)의 불순물농도는 낮게 할 필요가 있다. 따라서, 이 경우의 필드반전방지층(105)의 불순물농도는, 논리소자만을 기판상에 형성한 경우보다도 소자형성영역(107)과 인접한 부분(105a)은 낮게, 인접하고 있지 않은 중앙부분(105b)은 높게 하지 않으면 안된다. 그러나 상술한 바와 같이 종래에는 쌍방의 필드반전방지층을 동시에 형성하였기 때문에, 상기와 같이 농도가 다르게 형성할 수 없다는 문제가 있었다.
[발명의 목적]
본 발명은 상기와 같은 사정을 감안하여 발명된 것으로, 필드반전방지층의 불순물농도를 논리소자측과 기억소자측에서 다르게 형성할 수 있는 반도체장치 및 그 제조방법을 제공함에 그 목적이 있다.
[발명의 구성]
상기 목적을 달성하기 위해 본 발명의 반도체장치는, 논리소자가 형성된 영역에서는 제 1 필드산화의 아랫쪽에 제 1 불순물농도를 갖는 제 1 필드반전방지층을 구비하고 있고, 기억소자가 형성된 영역에서는 제 2 필드산화막의 아랫쪽에 제 1 불순물농도보다 높은 제 2 불순물농도를 갖는 제 2 필드반전방지층을 구비하고 있는 것을 특징으로 한다.
이러한 반도체장치는, 논리소자를 형성하는 영역에서는 제 1 불순물농도를 갖는 제 1 필드반전방지층을 제 1 필드산화막의 아랫쪽에 형성하는 공정과, 기억소자를 형성하는 영역에서는 제 1 불순물농도보다 높은 제 2 불순물농도를 갖는 제 2 필드반전방지층을 제 2 필드산화막의 아랫쪽에 형성하는 공정을 구비한 제조방법에 의해 제조할 수 있다.
여기서, 제 1 및 제 2 필드반전방지층을 형성하는 순서는 어느쪽부터 먼저 형성해도 좋고, 또 일단 쌍방의 영역에 불순물이온을 주입해서 제 1 불순물농도를 갖는 필드반전방지층을 형성한 후, 기억소자형성영역에만 다시 불순물이온을 주입하여 제 2 불순물농도를 갖는 제 2 필드반전방지층을 형성해도 좋다.
더욱이 본 발명의 반도체장치는, 논리소자가 형성된 영역에서는 제 1 필드산화막의 아랫쪽에 제 1 불순물농도를 갖는 제 1 필드반전방지층을 구비하고 있고 ; 기억소자가 형성된 영역에 있어서는 제 2 필드산화막의 아랫쪽을 소자형성영역과 인접한 부분에서는 제 1 불순물농도보다 낮은 제 3 불순물농도를 갖고, 인접하고 있지 않은 부분에서는 제 1 불순물농도보다 높은 제 2 불순물농도를 갖는 제 2 필드반전방지층을 구비하고 있는 것을 특징으로 한다.
그리고 이러한 반도체장치는, 논리소자를 형성하는 영역에 있어서 제 1 불순물농도를 갖는 1도전형의 제 1 필드반전방지층을 제 1 필드산화막의 아랫쪽에 형성하는 공정과 ; 기억소자를 형성하는 영역에서의 제 2 필드산화막의 아랫쪽에 있어서 소자형성영역에 인접한 부분에서는 제 1 불순물농도보다 낮은 제 3 불순물농도를 갖고, 인접하고 있지 않은 부분에서는 제 1 불순물농도보다 높은 제 2 불순물농도를 갖도록 제 2 필드반전방지층을 형성하는 공정을 구비한 제조방법에 의해 제조할 수가 있다.
[작용]
상기와 같이 구성된 본 발명에 의하면, 논리소자를 분리하기 위한 제 1 필드산화막의 아랫쪽에 형성된 제 1 필드반전방지층은 비교적 낮은 제 1 불순물농도를 갖기 때문에, 논리소자 형성영역과의 사이에 형성되는 전기용량이 작아져 동작속도가 저하되지 않게 된다. 한편, 기억소자를 분리하기 위한 제 2 필드산화막의 아랫쪽에 형성된 제 2 필드반전방지층은 제 1 불순물농도보다 높은 제 2 불순물농도를 갖기 때문에, 미세화를 위해 필드산화막의 소자분리폭을 줄인 경우에도 펀치드루우가 방지된다.
또, 제 2 필드반전방지층의 불순물농도가, 논리소자가 형성영역과 인접한 부분에서는 제 1 불순물농도보다 낮은 제 3 불순물농도이고, 인접하고 있지 않은 부분에서는 제 1 불순물농도보다 높은 제 2 불순물농도인 경우에는, 소자형성영역과 이 제 2 필드반전방지층간에서는 전계집중이 방지되어 접합내압이 높아지고, 더욱이 미세화를 위해 필드산화막의 소자분리폭을 줄인 경우에도 펀치드루우가 유효하게 방지된다.
[실시예]
이하, 도면을 팜조해서 본 발명의 실시예를 상세히 설명한다.
우선, 기억소자로서 SRAM을, 논리소자로서 CPU를 동일기판에 형성하는 제 1 실시예에 대해서 설명한다.
제 1 도는 이 경우의 공정별 소자단면을 나타낸 것으로, 종래의 경우와 마찬가지로 n형 반도체기판(20)에 p형 웰(201)을 형성한 후, 표면을 900℃로 열산화해서 500Å 두께의 산화막(202)을 형성하고, 그 표면에 CVD법으로 질화실리콘막(203)을 형성한다[제 1a 도].
그 다음에 레지스트를 전면에 도포한 후, 사진식각법을 이용해서 논리소자측의 레지스트막 및 질화실리콘막(203)만을 패터닝하여 필드반전방지층을 형성하는 부분이 제거된 레지스트막(204a) 및 질화실리콘막(203a)을 형성한다. 그리고, 이 레지스트막(204a) 및 질화실리콘막(203a)과, 기억소자측의 레지스트막(204) 및 질화실리콘막(203)을 마스크로 해서 도즈량 3×1013으로 붕소(B)이온을 주입하여[제 1b 도], 논리소자측에만 필드반전방지층(205a)을 형성한다[제 1c 도].
다음으로, 기억소자측에 필드반전방지층을 형성한다. 즉, 일단 레지스트막(204a, 204)을 제거하고, 다시 레지스트를 전면에 도포한다. 그리고 사진식각법을 이용해서 기억소자측의 레지스트막 및 질화실리콘막(203)을 패터닝하여 필드반전방지층을 형성하는 부분이 제거된 레지스트막(204b) 및 질화실리콘막(203b)을 형성한다. 이어, 이 레지스트막(204b) 및 질화실리콘막(203b)과, 논리소자측의 레지스트막(204c) 및 질화실리콘막(203a)을 마스크로 해서 도즈량 7×1013으로 붕소(B)이온을 주입하여[제 1c 도], 기억소자측에만 필드반전방지층(205b)을 형성한다.
이어, 레지스트막(204b,204c)을 제거한 후, 산화분위기중에서 산화를 실시하여 논리소자측 및 기억소자측 쌍방의 소자분리영역에 4000~6000Å 두께의 필드산화막(206)을 형성한다[제 1d 도].
다음으로, 질화실리콘막(203b,203a)을 제거한다[제 1e 도]. 더욱이, 기억소자측에 있어서 게이트전극 형성영역에 게이트산화막(209)을 형성하고, CVD법으로 폴리실리콘을 퇴적시켜 폴리실리콘막(210)을 형성한다[제 1f 도]. 이후, 기억소자측의 소자형성영역에서는 여기서는 SRAM을 형성하고, 논리소자측의 소자 형성영역에는 CPU를 형성한다.
여기서, 논리소자측과 기억소자측의 경계부분에서의 필드반전방지층은, 일반적으로 필드산화막(206)의 폭을 넓게 취하기 때문에 펀치드루우의 염려가 없어서 어느 측의 농도에 맞추어 형성해도 좋다. 또한 필드반전방지층중에서 논리소자측의 반을 낮은 농도로 형성하고, 기억소자측의 반을 높은 농도로 형성해도 좋다
이와같이 해서, 논리소자측과 기억소자측에서 필드반전장치층의 불순물농도를 다르게 형성할 수 있게 된다. 그에 따라, 논리소자측의 필드반전방지층을 비교적 낮은 불순물농도로 형성하여 소자형성영역과의 사이에 불필요한 전기용량이 부가되지 않도록 함으로써 동작속도의 저하를 방지할 수 있게 된다. 한편, 기억소자측의 필드반전방지층은 소자분리폭과 펀치드루우전압간의 관계를 나타낸 제 7 도로부터 알 수 있는 바와같이, 논리소자측보다 높은 불순물농도로 형성함으로써, 미세화를 위해 폭이 좁은 필드산화막을 형성한 경우에도 높은 펀치드루우전압을 얻을 수 있고, 기억용량도 증대시킬 수 있게 된다.
다음에는 제 1 실시예와 마찬가지로 SRAM을 CPU와 동일기판에 형성하는 본 발명의 제 2 실시예에 대해서 설명한다. 제 2 도는 이 경우의 공정별 소자단면을 나타낸 것이다. 이 제 2 실시예가 제 1 실시예와 다른 점은, 논리소자측과 기억소자측에 각각 불순물이온을 주입하는 순서가 다르게 되어 있는 점이다.
산화막(302) 및 질화실리콘막(내산화성막 ; 303)이 형성된 반도체기판(300)에 있어서[제 2a 도], 레지스트를 전면에 도포한 후, 사진식각법을 이용해서 레지스트막 및 질화실리콘막(303)을 패터닝하여 기억소자측만의 필드반전방지층이 형성되는 부분이 제거된 레지스트막(304a) 및 질화실리콘막(303a)을 형성한다. 그리고, 이 레지스트막(304a) 및 질화실리콘막(303a)과, 논리소자측의 레지스트막(304) 및 질화실리콘막(303)을 마스크로 해서 도즈량 7×1013의 붕소(B)이온을 주입하여[제 2b 도], 기억소자측에만 필드반전방지층(305b)을 형성한다[제 2c 도].
다음으로, 일단 레지스트막(304a,304)을 제거하고, 다시 레지스트를 전면에 도포한다. 그후, 사진식각법을 이용해서 레지스트막 및 질화실리콘막(303)을 패터닝하여 논리소자측에서의 필드반전방지층이 형성되는 부분이 제거된 레지스트막(304b) 및 질화실리콘막(303b)을 형성한다. 그리고 이 레지스트막(304b) 및 질화실리콘막(303b)과, 기억소자측의 레지스트막(304c) 및 질화실리콘막(303a)을 마스크로 해서 도즈량 3×1013으로 붕소(B)이온을 주입하여[제 2c 도], 논리소자측에만 필드반전방지층(305a)을 형성한다.
이후는 마찬가지로, 레지스트막(304b,304c)을 제거한 후 산화분위기에서 산화를 실시함으로써, 논리소자측 및 기억소자측 쌍방의 소자분리영역에 4000~6000Å두께의 필드산화막(306)을 형성한다[제 2d 도].
그후는 제 1 실시예와 마찬가지로, 질화실리콘막(303b, 303a)을 제거한 후[제 2e 도], 기억소자측의 소자 형성영역에 SRAM을 형성하고, 논리소자측의 소자형성영역에 CPU를 형성한다.
제 3 도는 본 발명의 제 3 실시예에 따른 공정별 소자단면을 나타낸 것으로, 이 실시예는 우선 쌍방의 필드반전방지층을 형성하는 영역에 낮은 도즈량으로 이온주입하고, 그 후 기억소자측에만 높은 도즈량으로 다시 이온주입하는 점에 특징이 있다.
산화막(402) 및 질화실리콘막(내산화성막 ; 403)이 형성된 반도체기판(400)에 있어서[제 3a 도], 레지스트를 전면에 도포한 후, 기억소자측 및 논리소자측의 레지스트막 및 질화실리콘막(403)을 사진식각법을 이용해서 패터닝하여 필드반전방지층이 형성되는 부분이 제거된 레지스트막(404) 및 질화실리콘막(403a)을 형성한다. 그리고 이 레지스트막(404) 및 질화실리콘막(403a)을 마스크로 해서 도즈량 3×1013으로 붕소(B)이온을 주입하여[제 3b 도], 논리소자측의 필드산화막 형성영역에 필드반전방지층(405a)을 기억소자측의 필드산화막 형성영역에 필드반전방지층(405b)을 각각 동일한 불순물농도로 형성한다[제 3c 도].
다음으로, 일단 레지스트막(404)을 제거하고, 다시 레헤지스트를 전면에 도포한다. 그리고 기억소자측에 있어서, 사진식각법을 이용해서 이 레지스트막을 패터닝하여 필드반전방지층을 형성하는 부분이 제거된 레지스트막(404a)을 형성한다. 그 다음에, 이 레지스트막(404a) 및 질화실리콘막(403a)을 마스크로 해서 도즈량 4×1013으로 붕소(B)이온을 주입하여[제 3c 도], 기억소자측의 필드반전방지층(405b)만 불순물농도를 높게 한다.
이후는 제 1, 제 2 실시예와 마찬가지로, 소자분리영역에 4000~6000Å 두께의 필드산화막(406)을 형성하고[제 3d 도], 질화실리콘막(403a)을 제거한 후[제 3e 도], 기억소자측에는 SRAM를 형성하며, 논리소자측에는 CPU를 형성한다.
제 4 도는 기억소자로서의 DRAM을 CPU와 동일기판에 형성한 경우의 1단면도를 나타낸 것으로, n형 캐패시터용 확산층(507)이 DRAM형성영역에 형성되어 있다. 이 경우에는, 상술한 제 1 내지 제 3 실시예중 어느 한 방법을 이용함으로써, 논리소자측에 불순물농도가 낮은 필드반전지층(505a)을 형성하고, 기억소자측에 불순물농도가 높은 핑드반전방지층(505b)을 각각 형성할 수 있게 된다.
제 5 도는 제 4 도의 경우와 마찬가지로, 기억소자로서 DRAM을 형성한 경우를 나타내고 있지만, 기억소자측의 필드산화막(606a) 아랫쪽에 필드반전방지층(605b) 뿐만 아니라 트렌치매립폴리실리콘(613)을 형성한 점이 다르게 되어 있다. 이 경우에도 제 1 내지 제 3 실시예중에 어느 한 방법에 의해, 논리소자측에 불순물농도가 낮은 필드반전방지층(605a)을 형성하고, 기억소자측에 불순물농도가 높은 필드반전방지층(605b)을 형성할 수 있게 된다.
다음에는 기억소자로서 EERPOM을 CPU와 동시에 형성하는 제 4 실시예에 대해서 설명한다. 이 경우는 제 1 내지 제 3 실시이예와 달리, 기억소자측의 필드반전방지층의 불순물농도를 소자형성영역과 인접한 부분가 인접하고 있지 않은 부분에서 다르게 형성하고 있다.
제 6 도는 이 경우의 공정별 소자단면도를 나타낸 것이다. 이 경우에는, p형 웰(701)을 p형 반도체기판(700)의 논리소자측에만 형성하고 있는데, 이것은 전압강하를 없애기 위해 불순물농도가 낮은 반도체기판(700) 그대로의 상태로 기억소자를 형성하기 위함이다. 그외는 제 1 내지 제 3 실시예와 마찬가지로, 표면을 900℃을 열산화해서 500Å 두께의 산화막(702)을 형성하고, 그 표면에 CVD법으로 질화실리콘막(703)을 형성한다[제 6a 도].
그 다음에 기억소자측 및 논리소자측의 질화실리콘막(703)을 사진식각법을 이용해서 패터닝하여 필드반전 방지층을 형성하는 부분이 제거된 질화실리콘막(703a)을 형성한다. 그리고 기억소자측에만 레재스트막(704)을 형성한다.
그리고, 이 레지스트막(704)과 질화실리콘막(703a)을 마스크로 해서 도즈량 3×1013으로 붕소(B)이온을 주입하여 논리소자측에 필드반전방지층(705a)을 형성한다[제 6b 도].
이어, 일단 레지스트막(704)을 제거하고, 논리소자측에만 레지스트막(704a)을 형성한다. 그리고, 이 레지스트막(704a) 및 질화실리콘막(703a)을 마스크로 해서 도즈량 1.5×1013으로 붕소(B)이온을 주입하여[제 6c 도], 기억소자측에 불순물농도가 낮은 필드반전방지층(705b)을 우선 형성한다.
그 다음에는 이 패터닝된 레지스트막(704b)을 마스크로 해서 도즈량 5×1013로 붕소(B)이온을 주입하여 [제 6d 도], 중앙부분(705c)의 불순물농도를 높게 한다.
이후는 제 1, 제 2 실시예와 마찬가지로, 소자분리영역에 4000~6000Å 두께의 필드산화막(706)을 형성하고[제 6e 도], 질화실리콘막(703a)을 제거한 후, 기억소자측에는 EEPROM을, 논리소자측에는 CPU를 각각의 소자형성영역(707)에 형성한다[제 6f 도].
이와같이 해서, 논리소자측과 기억소자측에서 필드반전방지층의 불순물농도를 다르게 형성한다. 논리소자측의 필드반전방지층(705a)의 경우는, 비교적 낮은 불순물농도로 형성하여 불필요한 전기용량이 형성되는 것을 방지함으로써 동작속도의 저하를 방지할 수가 있다.
한편, 기억소자측의 필드반전방지층은, 소자형성영역과 인접한 부분(705b)과 인접하고 있지 않은 부분(705c)에서 농도를 다르게 형성하는 것이 가능하다. 즉, 이 경우에는 소자형성영역과 인접하고 있지 않은 부분(705c)은 종래의 경우보다 높은 불순물농도로 형성한다. 그에 따라, 필드반전전압과 불순물농도간의 관계를 나타낸 제 8 도와 같이 높은 필드반전압을 얻을 수 있게 된다. 이 때문에, 미세화를 위해 폭이 좁은 필드산화막을 형성한 경우에도 펀치드루우를 방지할 수 있고, 기억소자의 기억용량을 증대시키는 것이 가능하게 된다. 그리고, 소자형성영역과 인접한 부분(705b)은 논리소자의 필드반전방지층(705a)보다 낮은 불순물농도로 형성함으로써, 접합내압과 불순물농도간의 관계를 나타낸 제 9 도와 같이 종래보다 접합내압을 향상시킬 수 있게 된다.
상술한 실시예는 모두 일예을 뿐 본 발명을 한정하는 것은 아니다. 예컨대, 반도체의 도전형은 실시예에 나타낸 것을 모두 반전시켜도 좋다. 또, 제 4 실시예에 있어서, 붕소(B)이온을 주입하는 순서를 제 6 도에 나타낸 것과 다르게 해도 좋다. 즉, 제 6b 도에 나타낸 논리소자측으로의 이온주입과, 제 6c 도에 나타낸 기억소자측으로의 이온주입을 역순서로 실시해도 좋다.
한편, 본 발명의 특허청구의 범위의 각 구성요건에 병기한 참조부호는 본 발명의 이해를 용이하게 하기 위한 것으로서, 본 발명의 기술적 범위를 도면에 도시된 실시예에 한정할 의도로 병기한 것은 아니다.
[발명의 효과]
이상에서 설명한 바와같이 본 발명의 반도체장치는, 논리소자를 분리하기 위한 제 1 필드산화막의 아랫쪽에 비교적 낮은 제 1 불순물농도로 형성된 제 1 필드반전방지층과, 기억소자를 분리하기 위한 제 2 필드산화막의 아랫쪽에 제 1 불순물농도보다 높은 제 2 불순물농도로 형성된 제 2 필드반전방지층을 구비하도록 제조되기 때문에, 논리소자측에 있어서 소자형성영역과의 사이에 형성되는 전기용량을 작게 억제함으로써 동작속도의 저하를 방지할 수 있고, 기억소자측에 있어서는 펀치드루우가 유효하게 방지되어 필드산화막의 소자분리폭을 줄이는 것이 가능하게 되므로 미세화를 달성할 수 있게 된다.
또, 제 2 필드반전방지층의 제 2 불순물농도가, 논리소자 형성영역과 인접한 부분은 제 1 불순물농도보다 낮은 제 3 불순물농도이고, 인접하고 있지 않은 부분은 제 1 불순물농도보다 높은 제 2 불순물농도인 경우에는, 소자형성영역과의 사이에서는 전계집중이 방지되어 높은 접합내압이 얻어지고, 게다가 펀치드루우가 유효하게 방지되어 필드산화막의 소자분리폭을 줄일 수 있게 되므로 미세화가 가능하게 된다.
Claims (7)
- 동일반도체기판(200~600)상에 복수의 논리소자와 기억소자가 형성된 반도체장치에 있어서, 상기 논리 소자가 형성된 영역에서는 이 논리소자 상호간을 분리하는 제 1 필드산화막의 아랫쪽에 제 1 불순물농도를 갖는 제 1 필드반전방지층(205a~605a)을 구비하고 있고, 상기 기억소자가 형성된 영역에서는 이 기억소자 상호간을 분리하는 제 2 필드산화막의 아랫쪽에 상기 제 1 불순물농도보다 높은 제 2 불순물농도를 갖는 제 2 필드반전방지층(205b~605a)을 구비하고 있는 것을 특징으로 하는 반도체장치.
- 동일반도체기판(200~600) 상에 복수의 논리소자와 기억소자를 형성하는 반도체장치의 제조방법에 있어서, 상기 논리소자를 형성하는 영역에서는 제 1 불순물농도를 갖는 제 1 필드반전방지층(205a~605a)을 상기 논리소자 상호간을 분리하기 위한 제 1 필드산화막의 아랫쪽에 형성하는 공정과, 상기 기억소자를 형성하는 영역에서는 상기 제 1 불순물농도보다 높은 제 2 불순물농도를 갖는 제 2 필드반전방지층(205b~605b)을 상기 기억소자 상호간을 분리하기 위한 제 2 필드산화막의 아랫쪽에 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 동일반도체기판(200,300)상에 복수의 논리소자와 기억소자를 형성하는 반도체장치의 제조방법에 있어서, 상기 반도체기판(200,300)의 표면에 내산화성막(203,303)을 형성하는 공정과 ; 상기 내산화성막(203,303)중에서 상기 논리소자 또는 기억소자중 어느 한쪽의 소자를 분리하는 제 1 필드산화막을 형성하기 위한 제 1 부분을 패터닝에 의해 제거하는 공정 ; 패터닝된 상기 내산화성막을 마스크로 해서 상기 반도체기판(200,300)의 표면부에 불순물이온을 주입하여 제 1 불순물농도를 갖는 제 1 필드반전방지층(205a,305a)을 상기 제 1 부분에 형성하는 공정 ; 상기 내산화성막(203,303)중에서 다른쪽의 소자를 분리하는 제 2 필드산화막을 형성하기 위한 제 2 부분을 패턴이에 의해 제거하는 공정 ; 상기 반도체기판(200,300)의 표면에 레지스트를 도포한 다음 상기 제 2 부분만이 제거되도록 패터닝하는 공정 및 ; 패터닝된 상기 내산화성막 및 상기 레지스트막을 마스크로 해서 상기 반도체기판(200,300)의 표면부에 불순물이온을 주입하여, 상기 한쪽의 소자가 논리소자인 경우에는 상기 제 1 불순물농도보다 높은 제 2 불순물농도를 갖고, 상기 한쪽의 소자가 기억소자인 경우에는 상기 제 1 불순물농도보다 낮은 제 2 불순물농도를 갖는 제 2 필드반전방지층(205b,305b)을 상기 제 2 부분에 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 동일반도체기판(400)상에 복수의 논리소자와 기억소자를 형성하는 반도체장치의 제조방법에 있어서, 상기 반도체기판(400)의 표면에 내산화성막(403)을 형성하는 공정과 ; 상기 내산화성막(403)중에서 상기 논리소자 상호간을 분리하기 위한 제 1 필드산화막을 형성하는 제 1 부분 및 상기 기억소자 상호간을 분리하기 위한 제 2 필드산화막을 형성하는 제 2 부분을 패터닝에 의해 제거하는 공정 ; 패터닝된 상기 내산화성막을 마스크로 해서 상기 반도체기판(400)의 표면부에 불순물이온을 주입하여 제 1 불순물농도를 갖는 제 1 필드반전방지층(405a)을 상기 제 1 부분에 형성함과 더불어, 상기 제 1 불순물농도를 갖는 제 2 필드반전방지층(405b)을 상기 제 2 부분에 형성하는 공정 ; 상기 반도체기판(400)의 표면에 레지스트를 도포한 다음, 상기 제 2 부분만이 제거되도록 패터닝해서 레지스트막을 형성하는 공정 및 ; 패터닝된 상기 내산화성막 및 상기 레지스트막을 마스크로 해서 상기 반도체기판(400)의 표면부에 불순물이온을 주입하여 상기 제 2 필드반전방지층(405b)의 불순물농도를 상기 제 1 불순물농도보다 높은 제 2 불순물농도로 하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 동일반도체기판(700)상에 복수의 논리소자와 기억소자가 형성된 반도체장치에 있어서, 상기 논리소자가 형성된 영역에서는 이 논리소자 상호간을 분리하는 제 1 필드산화막의 아랫쪽에 제 1 불순물농도를 갖는 제 1 필드반전방지층(705a)을 구비하고 있고 ; 상기 기억소자가 형성된 영역에서는 이 기억소자 상호간을 분리하는 제 2 필드산화막의 아랫쪽에 소자형성영역과 인접하고 있지 않은 부분(705c)은 상기 제 1 불순물농도보다 높은 제 2 불순물농도를 갖고, 인접한 부분(705b)은 상기 제 1 불순물농도보다 낮은 제 3 불순물농도를 각각 제 2 필드반전방지층(705c,705b)을 구비하고 있는 것을 특징으로 하는 반도체장치.
- 동일반도체기판(700)상에 복수의 논리소자와 기억소자를 형성하는 반도체장치의 제조방법에 있어서, 상기 논리소자를 형성하는 영역에서는 제 1 불순물농도를 갖는 제 1 필드반전방지층(705a)을 상기 논리소자 상호간을 분리하기 위한 제 1 필드산화막의 아랫쪽에 형성하는 공정과 ; 상기 기억소자를 형성하는 영역에 있어서는 소자형성영역과 인접하고 있지 않은 부분(705c)에서는 상기 제 1 불순물농도보다 높은 제 2 불순물농도를 갖고, 인접한 부분(705b)에서는 상기 제 1 불순물농도보다 낮은 제 3 불순물농도를 갖는 제 2 필드반전방지층(705c,705b)을 상기 기억소자 상호간을 분리하기 위한 제 2 필드산화막의 아랫쪽에 형성하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
- 동일반도체기판(700)상에 복수의 논리소자와 기억소자를 형성하는 반도체장치의 제조방법에 있어서, 상기 반도체기판(700)의 표면에 내산화성막(703)을 형성하는 공정과 ; 상기 내산화성막(703)중에서 상기 논리소자 상호간을 분리하기 위한 제 1 필드산화막을 형성하는 제 1 부분 및 상기 기억소자 상호간을 분리하기 위한 제 2 필드산화막을 형성하는 제 2 부분을 패터닝에 의해 제거하는 공정 ; 상기 반도체기판(700)의 표면에 레지스트를 도포한 다음, 상기 제 1 부분만이 제거되도록 패터닝해서 레지스트막(704)을 형성하는 공정 ; 이 레지스트막(704) 및 패터닝된 상기 내산화성막을 마스크로 해서 상기 반도체기판(700)의 표면부에 불순물이온을 주입하여 제 1 불순물농도를 갖는 제 1 필드반전방지층(705a)을 상기 제 1 부분에 형성하는 공정 ; 상기 반도체기판(700)의 표면에 레지스트를 도포한 다음, 상기 제 2 부분만이 제거되도록 패터닝해서 레지스트막(704a)을 형성하는 공정 ; 이 레지스트막(704a) 및 패터닝된 상기 내산화성막을 마스크로 해서 상기 반도페기판(700)의 표면부에 불순물이온을 주입하여 상기 제 1 불순물농도보다 낮은 제 3 불순물농도를 갖는 제 2 필드반전방지층(705b)을 상기 제 2 부분에 형성하는 공정 ; 상기 반도페기판(700)의 표면에 레지스트를 도포한 다음, 상기 제 2 필드반전방지층(705b)중에서 상기 기억소자 형성영역과 인접하고 있지 않은 제 3 부분(705c)만이 제거되도록 패터닝해서 레지스트막(704b)을 형성하는 공정 및 ; 이 레지스트막(704b)을 마스크로 해서 상기 반도페기판(700)의 표면부에 불순물이온을 주입하여 상기 제 3 부분(705c)의 불순물농도를 상기 제 1 불순물농도보다 높은 제 2 불순물농도로 하는 공정을 구비하여 이루어진 것을 특징으로 하는 반도체장치의 제조방법.
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| EP0390219A3 (en) | 1992-02-05 |
| EP0390219A2 (en) | 1990-10-03 |
| KR900015253A (ko) | 1990-10-26 |
| US5169792A (en) | 1992-12-08 |
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| JPH0766946B2 (ja) | 1995-07-19 |
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