KR100431678B1 - 반도체 장치 - Google Patents

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Abstract

게이트 배선의 측벽을 질화막 등으로 형성해도 스트레스가 반도체 기판이나 게이트 배선에 가해지기 어려운 구조의 반도체 장치가 얻어진다. 실리콘 기판(1) 위에 위치하는 게이트 도전층(3)과, 게이트 도전층의 측벽 및 게이트 도전층의 아래 부분의 실리콘 기판을 피복하는 실리콘막(10)을 포함하는 스트레스 완화막과, 스트레스 완화막을 피복하고, 그 스트레스 완화막의, 게이트 도전층의 측벽 상방에서의 상단과 아래 부분의 끝에서의 바닥부 측단을 노출시키는 측벽 외층 스페이서(9)를 구비하고, 스트레스 완화막은, 실리콘 산화막이 양단으로부터 삽입되도록, 상단 및 바닥부 측단으로부터 안쪽으로 걸쳐 위치하는 실리콘 산화막(11)을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 메모리 셀 트랜지스터 등의 반도체 장치에 관한 것이다.
도 36은, 종래의 일반적인 DRAM(Dynamic Random Access Memory)의 트랜지스터의 단면도이다. 실리콘 기판 위에서, 게이트 산화막(102)이 게이트 전극 아래에, 또한 그 외의 장소에 열 산화막(107)이 형성되어 있다. 게이트 도전층 아래의 채널 영역을 사이에 두도록, 불순물이 도입된 소스/드레인 영역이 배치되어 있다.상기한 도 36의 반도체 장치는, 게이트 도전층의 측면 및 실리콘 기판 위에 열 산화막(하층 산화막 : 107)을 형성하는 타입을 뜻한다. 이 열 산화막(107)의 게이트 도전층의 측면 부분을, 특히 측벽 내층 산화막이라고 하는 경우가 있다.
이어서, 도 37∼도 43을 참조하여, 도 36에 도시한 트랜지스터의 제조 방법에 대하여 설명한다. 우선, 반도체 기판에 소자 분리 영역을 열 산화막 및 산화막의 매립법 등을 이용하여 형성한다. 소자 분리 영역 이외의 부분이 활성 영역이 된다. 활성 영역에는, 트랜지스터의 웰, 채널 등의 주입을 행한다. 그 후, 게이트 산화막이 되는 실리콘 산화막(102)을 형성하고, 그 상부에 배선이 되는 도전성막(103)을 적층한다. 그 위에 배선을 보호하는 절연막(104)을 형성한다(도 37).
이어서 사진 제판 공정에 의해, 원하는 게이트 배선 패턴의 포토레지스트 마스크(105)를 형성한다(도 38). 이어서, RIE(Reactive Ion Etching)법 등으로 산화막계의 드라이 에칭을 이용하여, 절연막(104)을 원하는 패턴으로 형성한다(도 39). 이어서, 절연막(104)을 마스크로 이용하여, RIE 법 등으로 폴리메탈계의 드라이 에칭을 행하여, 게이트 배선 형상을 형성한다. 이 때의 에칭은, 일반적으로는 실리콘 산화막에 대하여 높은 에칭 선택비를 갖는 조건으로 행한다. 이 때문에, 게이트 산화막(102) 도중에 에칭은 멈춘다(도 40). 이어서, 트랜지스터의 소스/드레인 영역(106)에 원자 수/㎠로 1013∼1014정도인 P나 As 등의 불순물을 주입한다(도 41).
이어서, 열 산화 처리를 행하여, 게이트 배선의 측벽 및 기판 위를 열 산화막(하층 산화막 : 107)으로 피복한다(도 42).
이어서 게이트 배선의 측벽을 보호하기 위해, 절연막의 게이트 보호막(108)을 퇴적한다. 이 게이트 보호막(108)에는, 산화막을 RIE 법 등으로 드라이 에칭했을 때에 높은 에칭 선택비를 갖는 절연막을 이용한다. 통상, CVD법으로 퇴적한 질화막이나 질화 산화막이다. 어떤 경우도 막 두께는 10㎚∼100㎚이다(도 43). 이어서, RIE 법 등으로 산화막계의 드라이 에칭을 전면에 행하여, 질화막 또는 질화 산화막의 측벽(9)을 형성한다.
도 43에 도시한 바와 같이, 질화막 또는 질화 산화막의 측벽을 형성할 때, 이들 측벽이 가하는 스트레스가 문제가 된다. 반도체 기판에 가해지는 스트레스는, 트랜지스터의 누설 전류를 증가시켜, 리프레시 특성을 열화시킨다. 또한, 게이트 배선에 가해지는 스트레스는 트랜지스터의 구동 능력을 저하시킨다.
특히, 최근 미세화가 추진됨에 따라, 배선 저항을 저하시키기 위해 배선 재료에 고융점 금속막이 이용되고 있다. 그러나, 고융점 금속막은 열 산화 처리에 대하여 감수성이 높아, 열 산화 처리를 행하면 바람직하지 못한 결과를 초래한다. 따라서, 게이트 배선의 도전 재료에 고융점 금속막을 이용하는 경우에는, 열 산화 처리를 행할 수 없다. 도 44에 도시한 반도체 장치가 이러한 타입의 반도체 장치이다. 열 산화 처리를 행할 수 없기 때문에, 측벽 외층 스페이서(109)는 게이트 도전층(103)에 접하게 된다. 또한, 측벽 외층 스페이서의 질화막과 실리콘 기판 사이에 위치하는 산화막은 얇은 상태의 것이 된다. 그 결과, 반도체 기판 및 게이트 배선에 걸리는 스트레스가, 하층 산화막을 형성하는 타입의 반도체 장치에 비하여 커진다. 이 때문에, 트랜지스터의 구동 능력이나 리프레시 특성이 열화하여, 누설 전류가 증대하는 문제를 발생시킨다.
본 발명은, 게이트 배선의 측벽을 질화막 등으로 형성해도 스트레스가 반도체 기판이나 게이트 배선에 가해지기 어려운 구조의 반도체 장치를 제공하는 것을 목적으로 한다.
도 1은 본 발명의 실시예1에서의 반도체 장치의 단면도.
도 2는 도 1의 반도체 장치의 제조에서, 다결정 실리콘막을 퇴적한 단계의 단면도.
도 3은 보호막을 퇴적한 단계의 단면도.
도 4는 에칭하여 측벽 외층 스페이서를 형성한 단계의 단면도.
도 5는 다결정 실리콘 산화막의 단부면만이 노출되도록 에칭한 단계의 단면도.
도 6은 본 발명의 실시예2에서의 반도체 장치의 단면도.
도 7은 도 6의 반도체 장치의 제조에서, 게이트 도전층을 구성하는 금속 실리사이드의 측면의 열 산화막이 두껍게 돌출된 상태를 도시한 단면도.
도 8은 본 발명의 실시예3에서의 반도체 장치의 단면도.
도 9는 도 8의 반도체 장치의 제조에서, 열 산화 처리시, 게이트 도전층의 측벽을 구성하는 열 산화막이, n 도전형 게이트 도전층에서는 두껍게, p 도전형 게이트 도전층에서는 그보다 얇게 형성되는 상태를 도시한 단면도.
도 10은 본 발명의 실시예4에서 게이트 도전층의 측면에 열 산화막을 갖지 않는 반도체 장치의 단면도.
도 11은 도 10의 반도체 장치의 제조에서, 게이트 도전층 및 실리콘 기판을, 직접 피복하도록 다결정 실리콘막을 형성한 단계의 단면도.
도 12는 보호막을 퇴적한 단계의 단면도.
도 13은 에칭하여 측벽 외층 스페이서를 형성한 단계의 단면도.
도 14는 다결정 실리콘 산화막의 단부면만이 노출되도록 에칭한 단계의 단면도.
도 15는 본 발명의 각 실시예에서의 게이트 전극의 구조를 설명하기 위한 반도체 장치의 단면도.
도 16∼도 29는 각각 본 발명의 실시예5∼18에서의 반도체 장치의 단면도.
도 30은 본 발명의 실시예19에서의 반도체 장치의 제조에서, 게이트 도전층과 게이트 산화막을 패터닝한 단계의 단면도.
도 31은 이온 주입 공정을 생략하고, 열 산화 처리를 행한 단계의 단면도.
도 32는 불순물을 도핑한 다결정 실리콘막을 퇴적한 단계의 단면도.
도 33은 불순물을 도핑한 다결정 실리콘막으로부터 불순물을 고상 확산시켜 소스/드레인 영역에 불순물을 도입한 단계의 단면도.
도 34는 본 발명의 실시예20에서의 반도체 장치의 제조에서, 열 산화 처리 공정을 생략하고, 게이트 도전층 및 실리콘 기판에 직접 접하도록 불순물을 도핑한 다결정 실리콘막을 형성한 단계의 단면도.
도 35는 불순물을 도핑한 다결정 실리콘막으로부터 불순물을 고상 확산시켜 소스/드레인 영역에 불순물을 도입한 단계의 단면도.
도 36은 종래의 DRAM의 트랜지스터를 도시한 단면도.
도 37은 도 36의 트랜지스터의 제조에서, 도전막 위에 게이트 보호막을 형성한 단계의 단면도.
도 38은 게이트 보호막 위에 포토레지스트 마스크를 형성한 단계의 단면도.
도 39는 게이트 보호막을 패터닝한 단계의 단면도.
도 40은 게이트 보호막을 마스크로 이용하여, 게이트 도전층을 패터닝한 단계의 단면도.
도 41은 이온 주입법으로 소스/드레인 영역에 불순물을 도입한 단계의 단면도.
도 42는 열 산화 처리에 의해, 게이트 도전 측면 및 실리콘 기판에 열 산화막을 형성한 단계의 단면도.
도 43은 측벽 외층 스페이서를 형성하는 보호막을 퇴적한 단계의 단면도.
도 44는 종래의 다른 DRAM의 트랜지스터를 도시한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 게이트 산화막
3 : 게이트 도전층
4 : 게이트 보호막
6 : 소스/드레인 영역
7 : 하층 산화막(측벽 내층 산화막, 열 산화막)
9 : 측벽 외층 스페이서
10 : 다결정 실리콘막
11 : 다결정 실리콘막을 열 산화 처리하여 형성한 산화막
12 : 게이트 도전층의 다결정 실리콘층(하층)
13 : 게이트 도전층의 금속 실리사이드층(상층)
14 : n 도전형 실리콘 게이트 도전층
15 : p 도전형 실리콘 게이트 도전층
a : 게이트 보호막의 두께
b : 측벽 외층 스페이서의 하부의 폭(두께)
c : 다결정 실리콘막의 두께
X : 측벽 외층 스페이서 하부의 열 산화층(11)의 길이(깊이)
Y : 다결정 실리콘막의 상단의 열 산화층(11)의 길이(깊이)
본 발명의 반도체 장치는, 실리콘 기판 위에 위치하는 게이트 도전층과, 게이트 도전층 측벽 및 실리콘 기판 표면을 피복하도록 형성된 하층 산화막과, 하층 산화막을 통해, 게이트 도전층 측벽 및 게이트 도전층 하부의 실리콘 기판을 피복하는, 실리콘막을 포함하는 스트레스 완화막을 구비한다. 이 반도체 장치는, 또한 스트레스 완화막을 피복하고, 그 스트레스 완화막의, 게이트 도전층 측벽 상방에서의 상단과, 게이트 도전층 하부의 측단에서의 바닥부 측단을 노출시키는 측벽 외층 스페이서를 구비하고, 스트레스 완화막은, 실리콘막을 양단으로부터 삽입하도록, 상단 및 바닥부 측단으로부터 안쪽으로 걸쳐 위치하는 실리콘 산화막을 갖는다.
이어서 도면을 이용하여 본 발명의 실시예에 대하여 설명한다.
<실시예1>
도 1을 참조하여, 실리콘 기판(1)에는 불순물을 도입한 소스/드레인 영역(6)이 형성되어 있다. 실리콘 기판(1) 위에는 게이트 산화막(2)이 배치되고, 그 위에 게이트 도전층(3) 및 보호 절연층(4)이 형성되어 있다. 게이트 도전층(3)의 측벽과 그 아래의 실리콘 기판의 부분에는, 연속하여 열 산화 처리에 의해 형성된 산화막(7)이 배치되어 있다. 이 산화막(7)의 외측을 피복하도록 다결정 실리콘막(10)이 배치되고, 다시 그 외측에 질화막으로 이루어지는 측벽 외층 스페이서(9)가 형성되어 있다.
다결정 실리콘막(10)에 연속하는 막의 상단과 바닥부 측단의 2군데에서, 다결정 실리콘막이 산화됨으로써 형성된 실리콘 산화막(11)이, 안쪽으로 연장되도록 형성되어 있다.
이어서 본 실시예의 반도체 장치의 제조 방법에 대하여 설명한다. 우선, 반도체 기판에 소자 분리 영역을 열 산화막 및 산화막의 매립법 등을 이용하여 형성한다. 그 후, 게이트 산화막이 되는 실리콘 산화막(2)을 형성하고, 그 상부에 배선이 되는 게이트 도전층이 되는 도전성막(3)을 적층한다(도 2 참조). 그 위에 배선을 보호하는 절연막(4)을 형성한다. 게이트 산화막(2)은 감압 CVD(Chemical Vapor Deposition)법이나 상압 CVD법을 이용하여 퇴적한 비도핑의 실리콘 산화막으로서, 막 두께는 2㎚∼10㎚이다. 도전성막(3)은, CVD법으로 퇴적한 다결정 실리콘이나 비정질 실리콘으로, P, As 또는 B를 도핑한 것이다. 또는, TiN, W 등의 고융점 금속막이나 이들의 실리사이드막, 또는 실리콘과 이들의 적층막이다. 어떤 경우든, 막 두께는 40㎚∼300㎚이다. 절연막(4)은, 실리콘 산화막을 RIE(Reactive Ion Etching)법 등으로 드라이 에칭했을 때에, 실리콘 산화막에 대하여 높은 에칭 선택비를 갖는 절연막을 이용한다. 통상은, CVD법으로 퇴적한 질화막 혹은 질화 산화막 또는 이들의 중첩막을 이용한다. 산화막과 질화막과의 2층막을 이용해도 된다. 막 두께는, 어떤 경우든 20㎚∼100㎚이다.
이어서 사진 제판 공정에 의해, 원하는 게이트 배선 패턴의 포토레지스트 마스크를 형성한다. 이어서, RIE법 등으로 산화막계의 드라이 에칭을 이용하여, 절연막(4)을 원하는 패턴으로 형성한다. 이어서, 패터닝된 절연막(4)을 마스크로 이용하고, RIE 법 등으로 폴리메탈계의 드라이 에칭을 행하여, 게이트 배선 형상을 형성한다. 이 때의 에칭은, 일반적으로는 실리콘 산화막에 대하여 높은 에칭 선택비를 갖는 조건에서 행한다. 이 때문에, 게이트 산화막(2) 도중에 에칭은 멈춘다. 이어서, 트랜지스터의 소스/드레인 영역(6)에 원자 수/㎠로 1013∼1014정도인 P나 As 등의 불순물을 주입한다.
이어서, 열 산화 처리를 행하여, 게이트 배선의 측벽 및 기판 위를 열 산화막(7)으로 피복한다. 이 열 산화막(7)을 형성함으로써 게이트 엣지가 열 산화막으로 둥글게 된다. 이 때문에, 게이트 엣지에 전계가 집중함으로써 생기는 핫 캐리어를 방지할 수 있다. 또한, 게이트 배선 형성시에 생긴 에칭 손상의 제거 및 소스/드레인 영역으로의 불순물 주입 시에 생긴 손상을 제거하는 작용도 얻을 수 있다. 상기한 열 산화 처리에서는, 산소 분위기 내에서 열처리를 행하는 드라이 리플로우와 H2O 분위기에서 열 처리를 행하는 웨트 리플로우가 있다. 어떤 경우든 700℃∼1200℃의 온도로 열 산화한다. 형성된 열 산화막의 막 두께는 5㎚∼20㎚ 정도이다.
이어서, 도 2에 도시한 바와 같이 CVD법으로 다결정 실리콘막이나 비정질 실리콘막(10)을 퇴적한다. 이 실리콘막(10)은, P, As 또는 B 등의 불순물을 도핑해도 되며, 비도핑해도 된다. 막 두께는 어떤 경우든 5㎚∼20㎚로 한다.
이어서, 게이트 배선의 측벽을 보호하기 위해 절연막(8)을 퇴적한다. 이 절연막(8)은, 산화막을 RIE 등으로 드라이 에칭할 때에 충분히 높은 에칭 선택비를 갖는 절연막을 이용한다. 여기서는, CVD법으로 퇴적한 질화막 또는 질화 산화막을 이용한다. 막 두께는 어떤 경우든 10㎚∼100㎚이다(도 3).
이 후, RIE법 등으로 산화막계의 드라이 에칭을 전면에 행하여, 질화막의 측벽 외층 스페이서(9)를 형성한다. 이 때, 측벽 외층 스페이서 이외의 부분에서는,다결정 실리콘막(10) 위에 질화막 또는 질화 산화막(8)을 남기지 않도록 에칭한다 (도 4).
이어서 RIE 법 등으로 다결정 실리콘계의 드라이 에칭에 의해, 노출되어 있는 다결정 실리콘막(10)을 제거한다(도 5). 계속해서 열 산화 처리를 행함으로써, 다결정 실리콘의 측벽 외층 스페이서의 하방 부분 및 상단 부분이 산화되어, 산화막(11)이 형성된다(도 1). 이 열 산화 처리로서, 산소 가스 분위기에서 열 처리를 행하는 드라이 리플로우를 이용해도 되며, H2O 분위기에서 열 처리를 행하는 웨트 리플로우를 이용해도 무방하다. 어떤 경우든 700℃∼1200℃의 온도로 행한다.
본 실시예에서의 중요한 포인트를 다음에 설명한다.
(al) 게이트 도전층(3)과 측벽 외층 스페이서(9) 사이에, 다결정 실리콘막(10)이 위치함으로써, 질화막의 측벽 외층 스페이서(9)가 게이트 도전층(3)에 미치게 하는 스트레스를 완화시킬 수 있다.
(a2) 실리콘 기판(1)과 측벽 외층 스페이서(9) 사이에 위치하는 산화막을, 종래의 산화막(7)에, 열 산화된 다결정 실리콘의 산화막(11)을 더한 것으로 할 수 있다. 그 결과, 상기 위치의 산화막의 두께를 종래보다도 수배 두껍게 할 수 있으므로, 질화막의 측벽 외층 스페이서(9)가 실리콘 기판(1)에 미치게 하는 스트레스를 완화시킬 수 있다. 상기 위치의 산화막의 막 두께는, 다결정 실리콘막(10)의 막 두께를 바꿈으로써, 적절하게 선택할 수 있다.
(a3) 게이트 보호막(4)과 측벽 외층 스페이서(9) 사이에 위치하는 열 산화된 산화막에 의해, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 도전층이 단락하는 것을 막을 수 있다.
<실시예2>
도 6을 참조하면, 이 게이트 도전층은 2층 구조로 이루어지고, 하층(12)이 다결정 실리콘층이고, 상층(13)이 WSi 등의 고융점 금속의 실리 사이드막이다.
열 산화 처리에서, 실리사이드막의 산화 속도는 다결정 실리콘의 산화 속도보다도 크다. 이 때문에, 도 7에 도시한 바와 같이, 이 실리사이드막 측벽의 산화막의 막 두께는, 다결정 실리콘 측벽의 산화막에 비교하여 두꺼워지고, 외측으로 돌출된다. 이 산화막이 두꺼워질수록, 게이트 도전층 사이를 층간 절연막으로 매립할 때의 매립 마진이 없어져 버린다.
이러한 게이트 배선의 형상인 경우에는, 상기한 열 산화막(7)의 돌출 길이를 경감시키기 위해, 실리콘 기판 위의 열 산화막(7)의 막 두께를 두껍게 할 수 없다. 이러한 경우, 측벽 외층 스페이서를 형성한 후, 열 산화막의 돌출 우려가 없어진상태에서 열 산화 처리를 행하고, 실리콘 기판 위의 산화막의 막 두께를 두껍게 하는 것은, 상술한 스트레스를 완화시키는 데에 있어서 매우 효과적이다.
<실시예3>
도 8을 참조하면, 본 반도체 장치에서는, 게이트 도전층은 n 도전형 실리콘층(14)과 p 도전형 실리콘층(15)이 혼재하고 있다. n 도전형 실리콘층(14)에는 불순물로서 P, As 등이 도핑되고, 또한 p 도전형 실리콘층(15)에는 불순물로서 B 등이 도핑되어 있다. 일반적으로 n 도전형 실리콘층(14)의 산화 속도는, p 도전형 실리콘층(15)의 산화 속도보다 크다. 이 때문에, 도 9에 도시한 바와 같이 게이트 도전층 측벽의 열 산화막(7)의 막 두께는 도전형에 따라 변동된다.
일반적으로, 산화막의 막 두께가 두꺼울수록 n 도전형 실리콘층과 p 도전형 실리콘층과의 측벽의 산화막의 막 두께의 차가 커져, 트랜지스터 특성에 악영향을 미치게 한다. 이러한 반도체 장치에서는, 열 산화 처리를 충분히 실시할 수 없다. 본 실시예에 따르면, 측벽 외층 스페이서를 형성한 후, n 도전형 실리콘층과 p 도전형 실리콘층과의 측벽의 산화막의 막 두께의 차가 커질 우려가 없어진 상태에서, 다결정 실리콘막(10)에 대하여 열 산화 처리를 행할 수 있다. 이 때문에, 실리콘 기판 위의 산화막의 막 두께를 두껍게 할 수 있어, 질화막의 측벽 외층 스페이서를 형성해도, 실리콘 기판에 가해지는 스트레스를 경감시킬 수 있다.
<실시예4>
도 10을 참조하면, 본 실시예의 반도체 장치에서는, 게이트 도전층이나 실리콘 기판 표면에 열 산화 처리에 의해 형성된 산화막을 구비하지 않는다. 그 밖의구성은, 실시예1∼3의 반도체 장치와 동일하다. 게이트 도전층(3) 및 게이트 보호막의 측벽을 피복하도록 다결정 실리콘막(10)이 형성되어, 측벽 외층 스페이서(9)를 형성한 후, 열 산화 처리에 의해 두개의 단부로부터 안쪽으로 열 산화되어 있다.
이어서, 도 10에 도시한 반도체 장치의 제조 방법을 설명한다. 우선, 반도체 기판에 소자 분리 영역을 열 산화막 및 산화막의 매립법 등을 이용하여 형성한다(도 11 참조). 그 후, 게이트 산화막이 되는 실리콘 산화막(2)을 형성하고, 그 상부에 배선이 되는 게이트 도전층이 되는 도전성막(3)을 적층한다. 그 위에 배선을 보호하는 절연막(4)을 형성한다. 게이트 산화막(2)은, 감압 CVD(Chemical Vapor Deposition) 법이나 상압 CVD법을 이용하여 퇴적한 비도핑의 실리콘 산화막으로, 막 두께는 2㎚∼10㎚이다. 도전성막(3)은, CVD법으로 퇴적한 다결정 실리콘이나 비정질 실리콘으로, P, As 또는 B를 도핑한 것이다. 또는, TiN, W 등의 고융점 금속막이나 이들 실리사이드막, 또는 실리콘과 이들 적층막이다. 어떤 경우든, 막 두께는 40㎚∼300㎚이다. 절연막(4)은, 실리콘 산화막을 RIE(Reactive Ion Etching)법 등으로 드라이 에칭했을 때에, 실리콘 산화막에 대하여 높은 에칭 선택비를 갖는 절연막을 이용한다. 통상은, CVD법으로 퇴적한 질화막 혹은 질화 산화막 또는 이들 중첩막을 이용한다. 산화막과 질화막의 2층막을 이용해도 된다. 막 두께는, 어떤 경우든 20㎚∼100㎚이다.
이어서 사진 제판 공정에 의해, 원하는 게이트 배선 패턴의 포토레지스트 마스크를 형성한다. 이어서, RIE 법 등으로 산화막계의 드라이 에칭을 이용하여, 절연막(4)을 원하는 패턴으로 형성한다. 이어서, 패터닝된 절연막(4)을 마스크로 이용하여, RIE 법 등으로 폴리메탈계의 드라이 에칭을 행하여, 게이트 배선 형상을 형성한다. 이 때의 에칭은, 일반적으로는 실리콘 산화막에 대하여 높은 에칭 선택비를 갖는 조건에서 행한다. 이 때문에, 게이트 산화막(2) 도중에서 에칭은 멈춘다. 이어서, 트랜지스터의 소스/드레인 영역(6)에 원자 수/㎠로 1013∼1014정도인 P나 As 등의 불순물을 주입한다.
이어서, 도 11에 도시한 바와 같이, CVD법으로 다결정 실리콘막 또는 비정질 실리콘막(10)을 게이트 도전층(3) 및 그 위의 보호 절연층(4)을 피복하도록 형성한다. 이 다결정 실리콘막(10)은 P, As 또는 B를 도핑해도 되며, 또한 불순물을 도핑하지 않아도 된다. 막 두께는 어떤 경우든 5㎚∼20㎚이다.
이어서, 게이트 배선의 보호를 위해 절연막(8)을 형성한다(도 12). 이 절연막(8)은, 산화막을 RIE 법 등으로 드라이 에칭할 때에 충분히 높은 에칭 선택비가 있는 막으로 한다. 여기서는, CVD법으로 퇴적한 질화막이나 질화 산화막을 이용할 수 있다. 막 두께는 어떤 경우든 10㎚∼100㎚이다.
이어서, RIE 법 등으로 산화막계의 드라이 에칭을 전면에 행하여, 질화막의 측벽 외층 스페이서(9)를 형성한다(도 13). 이 때, 측벽 외층 스페이서 이외의 부분에서는, 다결정 실리콘막(10) 위에 질화막을 남기지 않도록 에칭한다.
이어서, RIE 법 등으로 다결정 실리콘계의 드라이 에칭을 행함으로써, 노출되어 있는 다결정 실리콘막(10)을 제거하고, 다결정 실리콘막(10)의 상단과 바닥부측단을 노출시킨다(도 14). 계속해서, 질화막의 측벽 외층 스페이서(9) 하부에 위치하는 다결정 실리콘막의 단부 및 게이트 도전층 상부의 다결정 실리콘막의 단부를 열 산화한다. 이 열 산화 처리에 의해, 상기 단부로부터 안쪽으로 산화막(11)이 형성되어, 도 10에 도시한 바와 같은 반도체 장치를 얻을 수 있다. 이 열 산화 처리로서, 산소 가스 분위기에서 열 처리를 행하는 드라이 리플로우를 이용해도 되며, H2O 분위기에서 열 처리를 행하는 웨트 리플로우를 이용해도 된다. 모두 700℃∼1200℃의 온도로 행한다.
본 실시예에서의 중요한 포인트는 다음과 같다.
(d1) 배선에 텅스텐 등의 고융점 금속막을 이용한 반도체 장치에서, 열 산화막을 형성할 수 없을 때, 게이트 도전층 측벽 및 실리콘 기판 위를 열 산화막으로 피복할 수 없다. 이 때문에, 질화막의 측벽 외층 스페이서와 실리콘 기판 사이에 위치하는 열 산화막은 얇은 게이트 산화막밖에 없으며, 또한 게이트 도전층은 직접 측벽 외층 스페이서와 접한다. 이 때문에, 질화막의 측벽 외층 스페이서에 기인하는 스트레스가 실리콘 기판이나 게이트 도전층에 강하게 가해져, 트랜지스터 특성을 열화시킨다. 이러한 경우, 본 실시예로 제시한 반도체 장치를 이용하여, 측벽 외층 스페이서를 형성한 후, 다결정 실리콘막을 열 산화함으로써, 스트레스를 완화하는 기능을 갖게 할 수 있다.
(d2) 또한, 게이트 도전층과 측벽 외층 스페이서 사이에, 열 산화되지 않은 다결정 실리콘막을 배치함으로써, 질화막의 측벽 외층 스페이서가 게이트 도전층에가하는 스트레스를 완화시킬 수 있다.
(d3) 실리콘 기판과 질화막의 측벽 외층 스페이서 사이에 위치하는 산화막의 막 두께를, 종래보다도 수배 두껍게 할 수 있다. 이 때문에, 질화막의 측벽 외층 스페이서가 실리콘 기판에 미치게 하는 스트레스를 경감시킬 수 있다. 이 위치의 산화막의 막 두께는, 다결정 실리콘막의 막 두께를 바꿈으로써, 용이하게 바꿀 수 있다.
(d4) 또한, 게이트 보호 절연층(4)과 측벽 외층 스페이서 사이에 위치하는 다결정 실리콘막이 열 산화됨으로써, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 도전층이 단락하는 것을 방지할 수 있다.
<실시예5>
이후의 실시예에서는, 다결정 실리콘막(10)의 산화막(11)의 사이즈를, 게이트 도전층(3), 게이트 보호 절연층(4), 측벽 외층 스페이서(9)와의 관계를 고려하여, 특정한다. 이 다결정 실리콘막(10)의 산화막(11)의 사이즈의 특정을 위해, 다결정 실리콘막(10)의 바닥부 측단으로부터의 산화 깊이를 X로 하고, 상단으로부터의 산화 깊이를 Y로 한다. X와 Y는, 통상은 동일해지는 경우가 많지만, 상이한 경우도 있다. 또한, 게이트 보호막(4)의 두께를 a, 측벽 외층 스페이서(9)의 바닥부 폭을 b, 다결정 실리콘막의 막 두께를 c로 정의한다(도 15).
본 발명의 실시예5의 반도체 장치는, 도 16에 도시한 바와 같이, b≤X<b+c 또한 Y<a의 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의깊이(X)가 다결정 실리콘막(10) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치는, 지금까지 설명한 반도체 장치의 제조 방법을 이용하여 제조할 수 있다. 본 실시예에서의 반도체 장치의 구조상의 포인트는 다음과 같다.
(e1) 게이트 도전층(3)과 측벽 외층 스페이서(9) 사이에, 다결정 실리콘막(10)이 위치함으로써, 질화막의 측벽 외층 스페이서(9)가 게이트 도전층에 가하는 스트레스를 완화시킬 수 있다.
(e2) 실리콘 기판과 질화막의 측벽 외층 스페이서 사이에 위치하는 산화막의 막 두께를, 종래보다도 수배 두껍게 할 수 있다. 이 때문에, 질화막의 측벽 외층 스페이서가 실리콘 기판에 미치게 하는 스트레스를 경감시킬 수 있다. 이 위치의 산화막의 막 두께는, 다결정 실리콘막의 막 두께를 바꿈으로써, 용이하게 바꿀 수 있다.
(e3) 게이트 보호 절연층(4)과 측벽 외층 스페이서 사이에 위치하는 다결정 실리콘막이 열 산화된다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 도전층이 단락하는 것을 방지할 수 있다.
<실시예6>
도 17에서, 본 실시예의 반도체 장치는, b≤X<b+c이고 Y≥a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9)를 관통하여, 다결정 실리콘막(10) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(f1) 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
<실시예7>
도 18에서, 본 실시예의 반도체 장치는, 0<X<b이고 Y<a인 경우이다. 즉, 상단의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서의 폭(b) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(g1) 측벽 외층 스페이서 아래에 위치하는 범위의 다결정 실리콘막(10)이 모두 산화되지 않고, 일부의 다결정 실리콘막이 남아 있다. 이 때문에, 질화막의 측벽 외층 스페이서로부터의 스트레스를 더 많이 완화시킬 수 있다.
<실시예8>
도 19에서, 본 실시예의 반도체 장치는, 0<X<b이고 Y≥a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서의 폭(b) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(h1) 실시예5의 반도체 장치에 비교하여, 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
<실시예9>
도 20에서, 본 실시예의 반도체 장치는, b+c≤X<b+2c이고 Y<a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 다결정 실리콘막(10)을 관통하여, 측벽 내층 산화막(하층 산화막 : 7), 나아가서는 게이트 도전층에 닿는 경우이다.
본 실시예에 있어서의 반도체 장치의 이점은 다음과 같다.
(i1) 실시예5에서의 반도체 장치에 비교하여, 측벽 내층 산화막(하층 산화막 : 7)의 바닥부로부터 게이트 도전층으로 돌출된 둥근 모양의 산화층 부분의 둥근 형성을 더 팽창시킬 수 있다. 이것은, 바닥부 측단으로부터의 실리콘 산화막(11)이 측벽 내층 산화막(하층 산화막 : 7)으로까지 닿음으로써, 산소 등이 측벽 내층 산화막(하층 산화막 : 7)으로 공급되기 때문이다. 상기한 바와 같이 둥근 부분을 증대시킴에 따라, 게이트 엣지부로의 전계가 집중에 의해 생기는 핫 캐리어를, 한층 확실하게 방지할 수 있게 된다.
<실시예10>
도 21에서, 본 실시예의 반도체 장치는, b+c≤X<b+2c이고 Y≥a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 다결정 실리콘막(10)을 관통하여, 측벽 내층 산화막(하층 산화막 : 7), 나아가서는 게이트 도전층에 닿는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(j1) 실시예5의 반도체 장치에 비교하여, 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
(j2) 실시예5의 반도체 장치에 비교하여, 측벽 내층 산화막(하층 산화막 : 7)의 바닥부로부터 게이트 도전층으로 돌출된 둥근 모양의 산화층 부분의 둥근 형성을 더 팽창시킬 수 있다. 이것은, 바닥부 측단으로부터의 실리콘 산화막(11)이 측벽 내층 산화막(하층 산화막 : 7)까지 닿음으로써, 산소 등이 측벽 내층 산화막(하층 산화막 : 7)으로 공급되기 때문이다. 상기한 바와 같이 둥근 부분을 증대시킴에 따라, 게이트 엣지부에의 전계가 집중에 의해 생기는 핫 캐리어를, 한층 확실하게 방지할 수 있게 된다.
<실시예11>
도 22에서, 본 실시예의 반도체 장치는, b≤X<b+c이고 Y<a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9)를 관통하여, 다결정 실리콘막(10) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(k1) 게이트 도전층의 재료로 고융점 금속막을 이용한 경우, 실시예1에서 도시한 바와 같은 열 산화막(7)을 형성하는 것은 피할 수 있는 경우가 많다. 이러한 경우, 게이트 도전층 측벽 및 실리콘 기판을 열 산화막으로 피복할 수 없다. 이 때문에, 종래의 반도체 장치에서는, 질화막의 측벽 외층 스페이서와 실리콘 기판 사이에 위치하는 산화막은 게이트 산화막등으로 구성되어 얇아진다. 또한, 종래의 반도체 장치에서는, 게이트 도전층은 직접 질화막의 측벽 외층 스페이서와 접하게 된다. 그 결과, 종래의 반도체 장치에서는 게이트 도전층 및 실리콘 기판에 걸리는 스트레스는 커진다.
본 실시예에서의 반도체 장치에서는, 도 22에 도시한 바와 같이 질화막의 측벽 외층 스페이서(9)와 게이트 도전층(3) 사이에는, 다결정 실리콘막(10)이 개재한다. 또한, 질화막의 측벽 외층 스페이서(9)와 실리콘 기판(1) 사이에는, 다결정 실리콘막이 열 산화된 산화막(11)이 개재한다. 이 때문에, 질화막의 측벽 외층 스페이서(9)로부터의 게이트 도전층(3)이나 실리콘 기판(1)에 걸리는 스트레스를 대폭 경감시킬 수 있다.
(k2) 특히, 실리콘 기판과 질화막의 측벽 외층 스페이서 사이에 위치하는 산화막의 막 두께를, 종래보다도 수배 두껍게 할 수 있다. 이 때문에, 질화막의 측벽 외층 스페이서가 실리콘 기판에 미치게 하는 스트레스를 경감시킬 수 있다. 이 위치의 산화막의 막 두께는, 다결정 실리콘막의 막 두께를 바꿈으로써, 용이하게 바꿀 수 있다.
(k3) 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
<실시예12>
도 23에서, 본 실시예의 반도체 장치는, b≤X<b+c이고 Y≥a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이 (X)가 측벽 외층 스페이서(9)를 관통하여, 다결정 실리콘막(10) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(l1) 실시예11에서의 반도체 장치에 비교하여, 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
<실시예13>
도 24에서, 본 실시예의 반도체 장치는, 0<X<b이고 Y<a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(ml) 실시예11에서의 반도체 장치에 비교하여, 측벽 외층 스페이서 아래에 위치하는 범위의 다결정 실리콘막(10)이 모두 산화되지 않고, 일부 다결정 실리콘막이 남아 있다. 이 때문에, 질화막의 측벽 외층 스페이서로부터의 스트레스를 더 많이 완화시킬 수 있다.
<실시예14>
도 25에서, 본 실시예의 반도체 장치는, 0<X<b이고 Y≥a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9) 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(n1) 실시예11에서의 반도체 장치에 비교하여, 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도쇼트에 대한 마진을 크게 할 수 있고, 반도체 장치를 소형화할 수 있다.
(n2) 실시예11에서의 반도체 장치에 비교하여, 측벽 외층 스페이서 아래에 위치하는 범위의 다결정 실리콘막(10)이 모두 산화되지 않고, 일부의 다결정 실리콘막이 남아 있다. 이 때문에, 질화막의 측벽 외층 스페이서로부터의 스트레스를 더 많이 완화시킬 수 있다.
<실시예15>
도 26에서, 본 실시예의 반도체 장치는, b+c≤X<b+2c이고 Y<a인 경우이다. 즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)보다 얕고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9) 및 다결정 실리콘막(10)을 관통하여, 게이트 도전층 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(o1) 실시예11의 반도체 장치에 비교하여, 측벽 내층 산화막(하층 산화막 : 7)의 바닥부로부터 게이트 도전층으로 돌출된 둥근 모양의 산화층 부분의 둥근 형상을 더 팽창시킬 수 있다. 이것은, 바닥부 측단으로부터의 실리콘 산화막(11)이 측벽 내층 산화막(하층 산화막 : 7)에까지 닿음으로써, 산소 등이 측벽 내층 산화막(7)으로 공급되기 때문이다. 상기한 바와 같이 둥근 부분을 증대시킴으로써, 게이트 엣지부에의 전계가 집중에 의해 생기는 핫 캐리어를, 한층 확실하게 방지할 수 있게 된다.
<실시예16>
도 27에서, 본 실시예의 반도체 장치는, b+c≤X<b+2c이고 Y≥a인 경우이다.즉, 상단으로부터의 실리콘 산화막(11)의 깊이(Y)가 게이트 보호막(4)의 두께(a)와 동일하거나 그보다 깊고, 바닥부 측단으로부터의 실리콘 산화막(11)의 깊이(X)가 측벽 외층 스페이서(9) 및 다결정 실리콘막(10)을 관통하여, 게이트 도전층 내에 멈추는 경우이다.
본 실시예에서의 반도체 장치의 이점은 다음과 같다.
(p1) 실시예11에서의 반도체 장치에 비교하여, 상단으로부터의 실리콘 산화막(11)이 깊게 형성되므로, 다결정 실리콘막(10)은 게이트 도전층(3)보다 높은 부분을 갖지 않는다. 이 때문에, 후속 공정에서 게이트 배선 사이에 형성되는 플러그 배선과 게이트 배선이 단락되기 어려워진다. 이 때문에, 예를 들면 종래보다도 쇼트에 대한 마진을 크게 할 수 있어, 반도체 장치를 소형화할 수 있다.
(p2) 실시예11의 반도체 장치에 비교하여, 측벽 내층 산화막(7)의 바닥부로부터 게이트 도전층으로 돌출된 둥근모양의 산화층 부분의 둥근 형상을 더 팽창시킬 수 있다. 이것은, 바닥부 측단으로부터의 실리콘 산화막(11)이 측벽 내층 산화막(7)에까지 닿게 함으로써, 산소 등이 측벽 내층 산화막(7)으로 공급되기 때문이다. 상기한 바와 같이 둥근 부분을 증대시킴에 따라, 게이트 엣지부에의 전계가 집중에 의해 생기는 핫 캐리어를, 한층 확실하게 방지할 수 있게 된다.
<실시예17>
본 실시예에서는, 반도체 장치는 게이트 도전층의 측면에 열 산화막(7)을 형성하고, 그 외측에 다결정 실리콘막(10)을 퇴적하는 구조를 갖는 것을 대상으로 한다(도 28).
본 실시예에서는, 상기 반도체 장치를 대상으로, 이온 주입법 등에 따라 실리콘 기판의 소스/드레인 영역에 불순물을 주입하는 공정을 생략하는 제조 방법을 설명한다. 도 2에 도시한 다결정 실리콘막(10)을 퇴적할 때, P, As, 또는 B 등을 도핑한 다결정 실리콘막을 퇴적한다. 이 후, 도 28에 도시한 바와 같이, 질소 분위기 내에서 열 처리를 행하여, 상기한 불순물을 실리콘 기판 내에 고상 확산시킴에 따라, 소스/드레인 영역(6)을 형성한다. P, As, B 등의 농도 및 열 처리의 온도 및 시간 등은 원하는 소스/드레인 영역이 생기도록 조정한다.
본 실시예에서의 제조 방법의 이점은 다음과 같다.
(q1) 종래의 제조 방법과 같이, 이온 주입법으로 소스/드레인 영역을 형성한 경우, 불순물이 확대되어 게이트 도전층(3)의 하측에도 불순물이 도입된다. 이 때문에, 트랜지스터의 펀치 스루 마진이 없어지게 된다. 본 실시예에서의 제조 방법에 따라, 실시예1∼3의 반도체 장치의 제조시, 불순물을 도핑한 다결정 실리콘막(10)의 퇴적과, 열 처리를 조합함에 따라, 고상 확산에 의해 소스/드레인 영역을 형성할 수 있다. 그 결과, 게이트 도전층의 하측으로의 불순물의 확대를 억제하여 트랜지스터 특성의 향상을 도모할 수 있다.
<실시예18>
본 실시예에서는, 반도체 장치는 게이트 도전층의 측면에, 직접 다결정 실리콘막(10)을 퇴적하는 구조를 갖는 것을 대상으로 한다(도 29). 따라서, 본 실시예의 제조 방법은, 고융점 금속층을 포함하는 게이트 도전층의 경우에 이용되는 것이 바람직하다.
본 실시예에서는, 상기 반도체 장치를 대상으로, 이온 주입법 등에 따라 실리콘 기판의 소스/드레인 영역에 불순물을 주입하는 공정을 생략하는 제조 방법을 설명한다. 도 11에 도시한 다결정 실리콘막(10)을 퇴적할 때, P, As, 또는 B 등을 도핑한 다결정 실리콘막을 퇴적한다. 이 후, 도 29에 도시한 바와 같이, 질소 분위기 내에서 열 처리를 행하여, 상기한 불순물을 실리콘 기판 내에 고상 확산시킴에 따라, 소스/드레인 영역(6)을 형성한다. P, As, B 등의 농도 및 열 처리의 온도 및 시간 등은 원하는 소스/드레인 영역이 생기도록 조정한다.
본 실시예에서의 제조 방법의 이점은, 실시예17에 진술한 이점과 마찬가지이다.
<실시예19>
도 30∼도 33은 본 발명의 실시예19에서의 반도체 장치의 제조 방법을 설명하는 단면도이다. 본 실시예에서는, 반도체 장치는 게이트 도전층의 측면에 열 산화막(7)을 형성하고, 그 외측에 다결정 실리콘막(10)을 퇴적하는 구조를 갖는 것을 대상으로 한다.
본 실시예에서는, 상기 반도체 장치를 제조하기 위해, 우선 도 30에 도시한 바와 같이 게이트 도전층(3)을 패터닝할 때, 게이트 산화막(2)까지 패터닝하여 실리콘 기판(1)을 노출시킨다. 이어서, 통상은 이온 주입법으로 불순물을 소스/드레인 영역에 도입하지만, 본 실시예의 제조 방법으로는, 이 이온 주입 공정을 생략한다. 도 30에 도시한 패터닝 공정 후, 도 31에 도시한 열 산화 처리를 행한다. 이 열 산화 처리에 의해, 게이트 도전층(3)의 측벽 및 실리콘 기판(1)의 표면층에, 열산화막(7)이 형성된다.
이어서, 도 32에 도시한 바와 같이, 다결정 실리콘막(10)의 퇴적시, P, As 또는 B 등을 도핑한 다결정 실리콘막(10)을 퇴적한다. 계속해서, 도 33에 도시한 바와 같이, 질소 분위기 내에서 열 처리를 행하고, 상기한 불순물을 실리콘 기판 내로 고상 확산시켜, 소스/드레인 영역(6)을 형성한다. 상기한 불순물 농도 및 열 처리의 온도, 시간 등은 원하는 소스/드레인 영역이 생기도록 조정한다.
본 실시예에서의 이점은, 실시예17에서 설명한 이점과 마찬가지이다.
<실시예20>
도 34 및 도 35는 본 발명의 실시예20에서의 반도체 장치의 제조 방법을 설명하는 단면도이다. 본 실시예에서는, 반도체 장치는 게이트 도전층의 측면에 직접 다결정 실리콘막(10)을 퇴적하는 구조를 갖는 것을 대상으로 한다. 따라서, 본 실시예의 제조 방법은, 고융점 금속층을 포함하는 게이트 도전층의 경우에 이용되는 것이 바람직하다.
본 실시예에서는, 상기 반도체 장치를 제조하기 위해, 우선 도 30에 도시한 바와 같이, 게이트 도전층(3)을 패터닝할 때, 게이트 산화막(2)까지 패터닝하여 실리콘 기판(1)을 노출시킨다. 이어서, 통상은 이온 주입법으로 불순물을 소스/드레인 영역에 도입하지만, 본 실시예의 제조 방법으로는, 이 이온 주입 공정을 생략한다. 도 30에 도시한 패터닝 공정 후, 도 34에 도시한 바와 같이, 다결정 실리콘막(10)의 퇴적시에, P, As 또는 B 등을 도핑한 다결정 실리콘막(10)을 퇴적한다. 이어서, 도 35에 도시한 바와 같이, 질소 분위기 내에서 열 처리를 행하여, 상기한불순물을 실리콘 기판 내로 고상 확산시켜, 소스/드레인 영역(6)을 형성한다. 상기한 불순물 농도 및 열 처리의 온도, 시간 등은 원하는 소스/드레인 영역이 생기도록 조정한다.
본 실시예의 제조 방법의 이점은 다음과 같다.
(tl) 실시예19의 제조 방법에 비교하여, 불순물을 실리콘 기판에 고상 확산시킬 때, 실리콘 기판 위에 게이트 산화막도 열 산화막도 존재하지 않으므로, 불순물을 고상 확산시키기 쉽다.
이상, 실시예들을 통하여 본 발명을 설명하였지만, 추가의 장점 및 변경이 가능하다는 것은 본 기술 분야에 숙련된 자에게는 자명한 것이다.
따라서, 본 발명은 모든 점에서 상술한 설명 및 실시예안으로 제한되지 않으며, 본 발명의 범위는 상기한 실시예의 설명이 아니라 특허 청구 범위에 의해 정의되며, 또한 특허 청구의 범위와 균등한 의미 및 범위 내에서의 모든 변경이 포함되는 것으로 의도되어야한다.
본 발명에 따르면, 게이트에서의 측벽을 질화막으로 형성해도, 반도체 기판이나 게이트 배선에 가해지는 스트레스를 보다 한층 완화시킬 수 있다.

Claims (3)

  1. 실리콘 기판 위에 위치하는 게이트 도전층과,
    상기 게이트 도전층의 측벽 및 상기 게이트 도전층의 하부의 상기 실리콘 기판을 피복하는, 실리콘막을 포함하는 스트레스 완화막과,
    상기 스트레스 완화막을 피복하고, 상기 스트레스 완화막의, 상기 게이트 도전층의 측벽 상방에서의 상단과, 상기 게이트 도전층 하방에서의 바닥부 측단을 노출시키는 측벽 외층 스페이서
    를 포함하고,
    상기 스트레스 완화막이, 상기 실리콘막을 양단으로부터 삽입하도록, 상기 상단 및 바닥부 측단으로부터 안쪽으로 걸쳐 위치하는 실리콘 산화막을 갖는 반도체 장치.
  2. 제1항에 있어서,
    상기 게이트 도전층의 측벽을 직접 피복하고, 또한 상기 실리콘 기판 표면을 피복하도록 형성된 하층 산화막을 더 포함하고, 상기 스트레스 완화막이, 상기 하층 산화막을 통해, 상기 게이트 도전층의 측벽 및 상기 게이트 도전층의 하부의 상기 실리콘 기판을 피복하는 반도체 장치.
  3. 제1항에 있어서,
    상기 스트레스 완화막이, 상기 게이트 도전층의 측벽을 직접 피복하고, 또한 상기 게이트 도전층의 하부의 상기 실리콘 기판을 피복하는 반도체 장치.
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