TW564558B - Semiconductor device - Google Patents

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TW564558B
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Takashi Terauchi
Akinobu Teramoto
Original Assignee
Mitsubishi Electric Corp
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Description

564558 五、發明說明（1) [發明詳細說明】 【技術領域】 本& 於記憶單S電晶體之 【技術背景】 圖36所不係習知一般DRAM(Dyn㈣⑽ em〇ry，動悲隨機存取記憶體）電晶體剖視圖。在矽基板 土二f”極下形成閘氧化膜102，並在除此之外的區域 >成”、、乳化膜1 〇7。依包夾閘導電層下方的通道區域之方 、配置、、、呈導入雜質的源/汲極區域。上述圖3 6的半導體 f置乃在^導電層的側面與石夕基板上形成熱氧化膜（下層 氣化膜）1 0 7形態者。亦有將此熱氧化膜〗〇 7的閘導電層側 面部分，特別稱為「側壁内層氧化膜」的情況。 、其次，參照圖37〜圖43，針對圖36所示電晶體之製造方 法進行次明。首先，在半導體基板上，採用熱氧化膜與氧 化膜之埋藏方法，形成元件分離區域。元件分離區域以外 的部分便成為活性區域。在活性區域中，施行電晶體的 井:通道等的植入處理。然後，形成構成閑氧化膜的氧化 矽膜1 0 2，之後再於其上面層積構成配線的導電性膜1 〇 3。 再於其上形成保護配線的絕緣膜1 〇 4 (圖3 γ )。 其次，利用照相製版步驟，覆蓋上所需開配線圖案的光 阻罩幕105(圖 38)。接著，利用 RiE(Reactive I(Dn 、
Etching，反應性離子蝕刻）法等，採用氧化膜系乾式钱 刻，將絕緣膜104形成所需圖案（圖39)。然後，將^緣膜 1 〇 4使用為罩幕，利用r I E法等施行多金屬系乾式姓刻' 而 564558
564558 五、發明說明（3) 5 壁：層間隙的氮化膜與矽基板之間的氧化膜將形成 較於执置;施加於半導體基板與間配線上的應力，相 、二置下層氧化膜之形態的半導體裝置情況下，前者將 曰、、匕將產生電晶體的驅動能力或更新特性劣化: 漏電流將增加的問題發生。 【發明之揭示】 線i::之！的在於提供一種即便利用氮化膜等形成閘配 造的半ί體；ί亦不易施加於半導體基板或間配線上之構 導i ί明：：？裝置係具備有:位於半導體基板上的閘 成&;屎:覆盍者閘導電層側壁與矽基板表面之方式而形 士的下層氣化膜；以及隔著下層氧 此半導體部之石夕基板的含石夕膜之應力緩和膜。 緩和声的Ρ;道係更備有：覆蓋應力緩和m ’並使此應力 裸露二的：ί電κ層側壁上方之上端、#閘導電層下部側端 矽膜之方4外層間隙；應力緩和膜係具有依從二端包圍 膜。、 式’而位於從上端與底部側端橫跨内方的氧化矽 【實施發明較佳形態】 圖式’針對本發明實施形態進行說明。 f I (Γ。圖所不，在矽基板1上形成經導入雜質的源/汲極 二1 q «ί矽基板1上配置閘氧化膜2，再於其上設置閘導 請與保護絕緣層“閉導電層3側壁，與其邊緣
564558
板部分’配置著利用連續的熱氧化處理而所形成的氧化膜 。依覆蓋著此氧化膜7外側之方式，配置著多晶矽膜1〇，、 再於其外側設置著外侧由氮化膜所構成的側壁外層間隙 端與底部側端等二個處所 石夕膜經氧化而所形成的氧 從連續於多晶矽膜1 0之膜的上 開始，朝内方向延伸形成使多晶 化矽膜1 1。 人、ΐ 施形態的半導體裝置之製造方法，進行 ί半導體基板上’崎氧化膜與氧化膜之 】j方法’形成元件分離區土或。然後，形成由閑氧化膜所 =的閘氧化膜2，再於其上層積由構成配線的閘導電層 所構成的導電性膜3(參照圖2)。於其上面再曰 的絕緣膜4。閉氧化膜2係採用減壓赚一“二線
DeP〇^ion)法或常壓CVD法而層積的無摻雜氧化石夕膜，膜 厗度為2ηηι〜l〇nm。導電性膜3係利用CVD法 、 夕，為經摻雜p、as、《者…如；ΓΛν; f點金屬膜搞胳等多晶砂膜、或石夕與該等的層積膜二: 青況，膜厚為40nm~ 300nm。絕緣層4係採用對氧- Ϊ=Ε=ΐίν6⑹，反應性離子蝴法 ^ ^丁乾^刻之際，肖氧切膜具較高 ^ ： ^ f^CVD „ m ^ ^ m . =、=等的重疊膜。亦可採用氧化膜與氮化膜的二芦 Μ膜厚係不淪何種情況均為2〇nm 〜i〇〇nm。 曰 其次’利用照相製版步驟，覆蓋上所需閉配線圖案的光
564558 五、發明說明（5) 阻罩幕。：a：-仝 將絕緣ml成所法等並採用氧化膜系乾式餘刻， 使用為罩幕，利用:二然f二將經圖案化過的絕緣膜4 閘配線形狀。此時鈕施仃夕金屬系乾式蝕刻而形成 高㈣選擇比的條件而進行。因此，】==膜具較 停止#刻。之德，斜 f乳化膜2中途便 /W為】〇"〜Η級^電^體的源/汲極區域6植入原子數 、叹的Ρ或As等雜質。 上ίϊ化Ϊ广熱氧，處理’將開配線的側壁與基板上覆蓋 氧化膜而形成球精形此因熱此乳化膜7的形成’便使閉邊緣依熱 所產生的埶韵$ 因此，便可防止閘邊緣因電場集中而 :以；’亦可獲得將在閘配線形成之際所 質植二除，以及將對源/汲極區域施行雜 = 的損傷予以去除的作用。上述熱氧化處理 ^ ^ , ”、、處理的乾式回流，與在H2 0環境中
二= ΐ回流。不論何種情況，均屬於在70『C 尸為5: : /熱氧化處理。所形成的熱氧化膜之膜 /子為5nm〜20ηπι程度。 其：：如圖2所示，利用CVD法層積多晶矽 膜^可為經接雜P、As或B等雜質，亦可無摻、 雜不論何種情況，膜厚為5nm〜2〇nm。 r: $畜為保護線側壁而層積絕緣膜8。此絕緣膜8係 ΪΙΐ 等施行乾式姓刻之際，具較充分高
C:\2D-CODE\9l.G9\9lll3742.ptd 第9頁 =選；比的絕緣膜。在此採用則法所層積的氣化 膜或氧化氮膜。不論何種情況’膜厚均為10nm〜100nm(圖 564558 五、發明說明（6) 3) 〇 f次’利用RIE法對整面施行氧化膜系乾式蝕刻， 成虱化膜之侧壁外層間隙9。此時，除側壁 = Π;行：：”;夕膜10上未殘留氣化膜或氧化氮：Ϊ 万式進订姓刻處理（圖4 )。 其次、，藉由利用RIE法等施行多晶矽系乾式蝕刻 而f除裸露出的多晶矽膜1〇(圖5)。接著，藉由施行 化处，而將多晶矽的侧壁外層間隙之下方部分與上端部八 予，^化，俾形成氧化膜π (圖1)。此熱氧化處理可採用刀 在氧環境中施行熱處理的乾式回流，亦可採用在環产 中鉍行熱處理的濕式回流。不論何種情況， 兄 1 2 0 0 T：溫度下實施。 U C〜 本實施形態的重點如下所述： (a 1 )藉由在閘導電層3與側壁外層間隙9之間，設置多晶 石夕膜1 0 ’便可緩和氮化膜之侧壁外層間隙9影響及 層3的應力。 j守电 (a 2 )可將位於矽基板}與側壁外層間隙9之間的氧化膜， 形成在習知的氧化膜7上，再添加上經熱氧化過的多晶矽 之氧化膜1 1。結果，因為上述位置的氧化膜厚度可較習知 多出數倍厚，因此便可緩和氮化膜之側壁外層間隙9影響 及矽基板1的應力。上述位置的氧化膜膜厚，藉由改變多 晶矽膜1 0膜厚，便可適當的選擇。 (a3)藉由位於閘保護膜4與側壁外層間隙9之間，經熱氧 化過的氧化膜，便可防止在後述步驟中於閘配線間所形成
C:\2D-00DE\91·09\91113742.ptd 第10頁 564558 五、發明說明（7) 的插塞配線與閘導電層間的短路現象 (實J 1態2 ) 參照圖6，此閘導電層係由雙層構造所構成，下層12係 多晶矽層，上層13係WSi等高熔點金屬的矽化物膜。 f熱氧化處理中，矽化物膜的氧化速度大於多晶矽的 ^速度。因此’如圖7所示，切化物膜側壁的氧化膜膜 ί二？厚於多晶矽側壁的氧化膜，並突出於外側。此氧 話，.1將層F[絕緣膜埋藏於間導電層間之際的 埋臧工隙（margin)便將消失。 7/Λ種開配線形狀之情況時’ ®為可減輕上述執氧化膜 7的犬出長度，因此矽基板上的熱氧化膜7膜厚便、 ;。此情況下’於形成側壁外層間隙之後，在二氧：膜 膜膜厚變厚，便在緩和上述應“面，氧化 (實施形位佳的效果。 膜厚係隨導電型而變動。 曰，2的熱氧化膜7 鈸，氧化膜的膜厚越厚的話，n導電 石夕層間之側壁的氧化膜膜厚差將變大 夕層與型 造成不良影響。在此類半導體装置中，無法充S::::
I 第11頁 C:\2D-C0DE\9I-09\911I3742.ptd 564558 五、發明說明（8) 氧化處理。依照本實施形態的話，於形成側壁外層間隙之 後，可在η導電型矽層與p導電型矽層間之側壁的氧化膜膜 厚差，毫無變大的顧慮之狀態下，對多晶矽膜〗〇施行熱氧 化處理。因此，便可將矽基板上的氧化膜膜厚增厚，即便 形成氮化膜的側壁外層間隙，亦可減輕施加於矽基板上的 應力。 L實施形熊4、 參照圖1 0，在本實施形態的半導體裝置中，並未具備 有^於間導電層或矽基板表面上，經熱氧化處理而所形成 的氧化膜。除此之外的構造，均如同實施形態〗〜3所示的 半導體裝置。形成閘導電層3與依覆蓋閘保護膜側壁之方 式而形成多晶矽膜1 〇，並在形成側壁外層間隙9之後，經 由熱氧化處理而從二個端部朝向内方進行熱氧化。 、其次，說明圖1 〇所示半導體裝置之製造方法。首先，在 t ί體基板上採用熱氧化膜與氧化膜之埋藏方法形成元件 :區域（參照圖11)。然後，形成由閘氧化膜所構成的閘 =膜2/再於其上層積由構成配線的閘導電層所構成的 生#膜3、。、於其上面再形成保護配線的絕緣膜4。閘氧化 Α:η/η、、Ι 用減壓CVD(ChemiCal Vap〇r Deposition)法或常 =雷層積的無摻雜氧化矽膜，膜厚度為2nm〜10nm。 雜Ρ ί 利用CVD法所層積的多晶矽或非晶矽，為經摻 曰；^ H^S、4·或B者。或者如1^1^、W等高熔點金屬膜禍胎等多 矽與該等的層積膜。不論何種情況，膜厚為 nm。絕緣層4係採用對氧化矽膜利用R j ε
564558 五、發明說明（9) 蝕刻之際，EtChlng，反應性離子蝕刻）法等施行乾式 常，採用允Γνη乳化石夕膜具較高姓刻選擇比的絕緣膜。通 不掄何種伴、Μ 17知用軋化膜與氮化膜的二層膜。膜厚係 不响=種情況均為20nm〜100nm 0 篡其‘荖利用照相製版，覆蓋上所需閘配線圖案的光阻罩 々膜4开Q利用R 1E法等並採用氧化膜系乾式餘刻，將絕 :罩篡斤需圖·。然後，將經圖案化過的絕緣膜4使用 繞# MRIE法等施行多金屬系乾式蝕刻而形成閘配 、 ^日可的钱刻處理，一般係依對氧化石夕膜且較高I虫 ^ ^ ^ ^ 〇 ^ , τ ni3^14 #之後，對電晶體的源/汲極區域6植入原子數/cm2為 1 υ 、，及的Ρ或A s等雜質。 緣膜4人的方如4圖11所示，依覆蓋問導電層3與其上之保護絕 4朕4的方式，利用CVD法層積多晶矽膜或非晶矽膜ι〇。此 \亦可為經摻雜p、A s或β等雜質’亦可無摻雜。不論 何種h況’膜厚為5nm〜20nm。 其-人/ ’為保護閘配線側壁而層積絕緣膜8 (圖1 2)。此絕 緣系採用對氧化膜利用R I E等施行乾式蝕刻之際，具較 充分高之蚀刻選擇比的膜。在此採用依CVD法所層積的氮 化膜或氧化氮膜。不論何種情況，膜厚均為l〇nm〜1〇0nm ^次’利用R I E法對整面施行氧化膜系乾式蝕刻，而形 成氮化膜之側壁外層間隙9(圖13)。此時，除側壁外層間
C:\2_E\9l-〇9'9l1]3742 _ 第13頁 564558
隙以外的部分，依在多晶矽膜丨〇上未殘留氮化膜之方 行蝕刻處理。 連 ’、尺藉由利用RIE法等施行多晶石夕糸乾式|虫刻處理， 而去除裸露出的多晶矽膜10，而裸露出多晶矽膜1〇上端盥 底部側端（圖1 4 )。然後，對位於氮化膜的側壁外層間^ 9、 ^下方的多晶矽膜端部，與閘導電層上部的多晶矽膜端 j j施行熱氧化處理。藉由此熱氧化處理，便形成從上述 端部朝内方的氧化矽膜丨丨，而獲得如圖丨〇所示半導體裝a
^ 此熱氧化處理可採用在氧環境中施行熱處理的乾式回 /；，L亦可採用在比0環境中施行熱處理的濕式回流。不論 何種情況，均在7〇〇°C〜120(TC溫度下實施。 ’ 本貫施形態的 (d 1 )配線採用 形成氧化膜之情 上覆蓋熱氧化膜 基板間的熱氧化 直接的接觸到側 間隙所引起的應 上，而導致電晶 形態所示半導體 多晶石夕膜予以熱 (d2 )再者，藉 未經熱氧化的多 層間隙上的應力 鎢等高 況時， 。因此 膜將僅 壁外層 力，將 體特性 裝置， 氧化， 由在閘 晶矽膜 下所述 溶點金 便無法 ，位於 為較薄 間隙。 強大的 的惡化 藉由在 便可具 導電層 ，便可 屬膜之半導 在閘導電層 氮化膜之側 的閘氧化膜 所以，隨氮 施加於矽基 。此種情況 形成側壁外 有緩和應力 與側壁外層 緩和施行於 體裝置 的側壁 壁外層 ’且閘 化膜之 板或閘 下，採 層間隙 的機能 間隙之 氮化膜 ，當無:¾ 與矽基木 間隙與石j 導電層步 側壁外J 導電層 用本實別 之後，消 〇 間，設置 之側壁外
564558 五、發明說明（11) 日（d3 )可將位於矽基板與側壁外層間隙之間的氧化膜膜 厚，形成較習知多出數倍厚。因此便可減輕氮化膜之側壁 外層間隙影響及矽基板丨的應力。此位置的氧化膜膜厚， 藉由改變多晶石夕膜膜厚便可輕易的改變。 (d4)再者，藉由使位於閘保護絕緣膜4與側壁外層間隙 之間的多晶矽膜被熱氧化，便可防止在爾後步驟中於閘配 線間所形成的插塞配線與閘導電層間的短路現象。 L實施形熊5 )
在以下的實施形態中，將多晶矽膜丨〇的氧化膜丨丨大小 於導電性膜3、閘保護絕緣膜4、及側壁外層間隙9間的關 係，予以特定。為此多晶矽膜10的氧化膜丨丨大小之特定， 便將從多晶矽膜1 〇底部側端起的氧化深度設定為X，將從 上端起的氧化深度設定為γ。X與γ之間，通常雖屬於相^ =情況較多，但亦有不同的情況。此外，將絕緣膜4厚度 定義為a，將側壁外層間隙9底部寬度定義為b， 二 膜厚度定義為c(圖15)。 日日碎
本實施形態5的半導體裝置，如圖16所示，屬於b$x< b + c、且Y <a的情況。換句話說，將有從上端起的氧化 膜11深度⑺將較淺於絕緣膜4厚度，而從底部側端起 化石夕膜1 1深度（X )則將終止於多晶矽膜丨〇内的情況。 本實施形態中的半導體裝置，可採用截至此所說明 導體裝置之製造方法進行製造。本實施形態的半: 構造之重點，如下所述。 -、置 (el)藉由在閘導電層3與側壁外層間隙9之間，設置多晶
564558 五、發明說明（12) _ :膜1。’便可緩和氮化 層的應力。 1㉟間隙9影響及閘導電 膜(膜3 了 Γ:=::=之側壁外層間隙間的氧化 ，壁外層間隙影響及力因化膜之 〆。ί 夕膜膜厚便可輕易的改變。 (e3)使位於閑保護絕 矽膜被熱氧化。因此，庙1u +卜層間隙之間的多晶 所形成的插塞配線盘閘電：2爾後步驟中於閘配線間 L實施形㈣ 1、“電層間的短路現象。 Φ 圖17中，本實施形態的半導 且Y -a的情況。換句話 係田b M〈b + c、 度（Y)設定為等於（哎^ ^ 攸上端起的氧化矽膜11深 側端起的氧化矽膜U深^ ^子度a)，而從底部 終止於多晶矽膜1 0内的情況。 卜曰間隙9並 本實施形態的半導體裝置之優點，如下所述。 (f 1 )因為從上端起的氧化矽膜〗丨較 矽膜1 0便未具有較高於n邕、 勺形成，因此多晶 步驟中於閘配線間所妒成的扞^ 6、一分。因此，在爾後 尺㈣形成的插塞配線盥闡 ^ 〇 產生短路現象。故，孽如杨^ ^ ^ 閘配線間，便不易 ^ 便可較S知對較短的办胳、早 大’而可將半導體裝置予以小型化。的工隙予以放 (實施形態7) 圖1 8中，本實施形離的本道 ^ Q . ^ ^〜心的牛導體裝置，係當0 <X <b、且γ 、月 、〇洁况，將有從上端起的氧化矽膜11深度
564558 五、發明說明（13) (二設上^交淺於閉保護膜4厚度(a)，而從底部側端起的 二：輔以度⑴則將終止於側壁外層間隙寬度⑻内的的 本實施形態的半導體裝置之優點，如下所述。 3 =位於側壁外層間隙下方範圍内的多晶石夕膜10並未 :王ή皮乳化’而殘留著一部分的多晶矽膜。目此，便可 更加緩和來自氮化膜的側壁外層間隙之應力。 施形熊?η >圖^中，本實施形態的半導體裝置，係當0 <x <b、且Υ (= 二广話說’將有從上端起的氧化矽膜11深度 側疋的 較深於）閉保護膜4厚度（a)，而從底部 側步而起的氧化石夕膜1】深庚「γ、 - 度⑻内的情況。、X )則將〜止於側壁外層間隙寬 本實施形態的半導體裝置之優點，如下所述。 h 1 )相較於貫施形態5的半導 如便可軔羽卦姐^ 个勿座玍短路現象。故，譬 予以小型化。、父短的空隙予以放大，而可將半導體裝置 L實施形熊？η b』2°lY’/實施形態的半導體裝置，係當㈣< 膜π深度⑺^定m句話說’將有從上端起的氧化石夕 X疋為杈淺於閉保護膜4厚度（a)，而從底部 第17頁 C: \2D-CODE\9] ·〇9\9Π 13742.ptd 564558
五、發明說明（14) 側端起的氧化矽膜U深度（X)則突穿多晶矽膜1〇，且側壁 内層氧化膜（下層氧化膜）7將更到達閘導電層的情況。土 本實施形態的半導體裝置之優點，如下所0述。 (i 1)相較於實施形態5的半導體裝置，可將帶有從側壁 内層氧化膜（下層氧化膜）7的底部起，突穿於閘導電層$ 球形的氧化層部分球形更加的膨脹。此乃因為來自底0部側 端的氧化矽膜11藉此送至側壁内層氧化膜（下層氧化膜）7 ，將被供應給氧化等側壁内層氧化膜（下層氧化膜）7的緣 Φ 故f致。藉由如上述般的加大球形部分，便可更進一步的 確實防止隨電場集中於閘邊緣部而所產生的埶 U施形熊1 m … 圖21中，本實施形態的半導體裝置，係當b + c ‘χ〈 n、且Y h的情況。換句話說，將有從上端起的氧化及 膑^深度（Y)設定為等於（或較深於）閘保護膜4厚度2 7從底部側端起的氧化矽膜u深度（x)則突穿多晶 1的〇情=側壁内層氧化膜（下層氧化膜）7將更到達閘導電層 本實施形態的半導體裝置之優點，如下所述。 (]1 )相較於實施形態5的半導體裝置，因為從上 氧化矽膜11將形成較深，因而I的 閘導雷M q Μ如X m U此夕日日矽膜1 0並未具有較高於 % y電曰3的邛刀。因此，便使在爾後步驟中於閘配 链形成的插塞配線與閘配線間，不易產生短路現象。、” ::便可較習知對較短的空隙予以放大，而 置予以小型化。 了卞导體表
564558 五、發明說明（15) (J2〃）相較於實施形態5的半導體裝置，可將帶有從側辟 内層氧化膜（下層氧化膜）7的底部起，突穿於閘導電層$ 球形的氧化層部分球形更加的膨脹。此乃因為來 端的氧化矽膜i丨藉此送至側壁内層氧化膜（下層氧化-膜 ，將被供應給氧化等側壁内層氧化膜（下層氧化膜）7的緣 文所致藉由如上述般的加大球形部分，便可更進一、+的 確貫防止隨電場集中於閘邊緣部而所產生的埶 少 L實施形熊π〉 …、 圖22中，本實施形態的半導體裝置，係當b <b + c、 的句話說’將有從上端起的氧化石夕膜11深 二（JO β又疋為較淺於閘保護膜4厚度（a)，而從底部 度(x)則突穿側壁外層間隙9,並終止於多 曰曰石夕膜1 0内的情況。 本實施形態的半導體褒置之優點，如下所述。 (kl )當閘導電層材料採用高熔點金屬膜 可避免形成實施形態U所示的熱氧化膜7心情寺況^ !ΐ法利用熱氧化膜覆蓋閘導電層側壁與矽基板。因此， 板1 ί; ΐ ί=置f ’位於氮化膜之側壁外層間隙與矽基 ，間勺氧化膜’將利用閘氧化膜等薄薄的構成。此外， 在習知+導體裝置中1導電層將直接的接觸到氮化膜的 :壁外層間隙。結果，“知的半導體 ，】；二 導電層與石夕基板上的應力便將變大。 施加於開 在本實施形態的半導體裝置中，如圖22所示，在氮化膜 的側壁外層間隙9與閘導電層3之間，隔著多晶矽膜! 〇，此
第19頁 564558 五、發明說明（16) t _ ί ^化膜的側壁外層間隙9與石夕基板1之門，h 矽膜經熱氧化讽AA ^ '^間，隔考多〇日 間隙9施加於閘°導氣化膜11。13此’攸氮化膜之側壁外； 減輕。、閘導電層3切基板！上的應力，便可大鴨的層 二1別係可將位於矽基板與氮化膜之側辟外厗P, 的氧化膜膜厚，形成較習知多出數倍厚。隙間 =側壁外層間隙影響及石夕基板的應力因=輕氮 膜膜厚，藉由改變多B 此位置的氧化 U3)因為從μ t 膑膜厚便可輕易的改變。 石夕膜1〇並ί且氧Μ膜11㈣成較深，因此多曰曰 爾後步驟中；二=問導電層3的部分。所以，便使在曰 易產生短路現象：間:形成的插塞配線與閘配線間，不 放大，而可;；導便可較習知對較短的空隙予以 (實施形』+導體裝置予以小型化。 圖23中’本實施形態的半導體梦f 且Yh的情況。換句話說+ 當“x<b + c、 度⑺設定為等於（或較深^ ^氧切膜11深 部側端起的氧化矽瞪〗7 τ ’…隻膜4厚度（a )，而從底 炊μ认夕矽膑深度（X)則突穿側壁外声門阽q廿 終止於多晶矽膜10内的情況。 土汗層間隙9，並 ϋ施f態的半導體裝置之優點，如下所述。 (Π )相較於實施形態！丨的半導體 起的氧化矽膜11將形成較 ^ ，因為從上端 高於閘導電層3的部分乂戶Λ #//曰石夕膜10並未具有較 線間所形成的插塞配線與 更使在上， /、闲配線間，不易產生短路現象。
C:\2D-OODH\9l-09\9in3742.ptd m
第20頁 564558 五、發明說明（17) 故’譬如便可較習知對較短的 體裝置予以小型化。 ]二隙予以放大，而可將半導 形態 1 3) 〈二24二’本Λ施形態的半導體裝置，係當°<x<b、且γ (Y)哎ί為"二话說’將有從上端起的氧化矽膜11深度 氡化Λ 保護膜4厚度（a)，而從底部側端起的 本it 將終止於側壁外層間_内的情況。 本貝，形恶的半導體裝置之優點’如下所述。 曰间除下方乾圍内的多晶矽膜 r 著-部分的多晶矽膜T因：：未全部被氧化，*殘留 側壁外層間隙之應ϊ。 可更加缓和來自氮化膜的 施形熊1 λ、
^ ' -V (Υ)机宏Ρ 有攸上端起的氧化矽膜11深度 的的乳切則深度⑴則將終止於側壁外層間隙9内 本實，形態的半導體裝置之優點，如下所述。 起形f11的半導體裝置之τ，因為從上端 高於閘導電層3的部分。所以，///石夕膜10並未具有較 線間所形成的插夷g己蟑 在爾後步驟中於閘配 故，链如i = 線與間配線間’不易產生短路現象。 d便可較f知對較短的空隙予以放大，而可將半導 第21頁 C:\2D-0ODH\9l.09\9lli3742.ptd 564558 五'發明說明（18) 體裝置予以小型化（ 乂 實施形態11的半導體襄置之T，位於側壁外 圍内的多晶石夕膜10並未全部被氧化，而殘留 者一口ρ刀的夕晶矽膜。因此’便可更 側壁外層間隙之應力。 u自乳化肤的
L實施形熊1U 、：Γ<\ΐ實施形態的半導體裳置，係當b + “X<b + 2c •mJ Λ"" ° ? 冰度（Υ)故疋為較淺於閘保護膜4厚度 :的氣化度⑴則將突穿側壁外層‘ 膑1 0，亚終止於閘導電層内的情況。 本實施形態的半導體裝置之優點’如下所述。 (:1)相較於實施形態"的半導體裝置之了，可將 :土内層氧化膜(下層氧化膜)7的底部起，突穿於閘導有 :“Vi形”氧化層部分球形更加的膨脹。此乃因為來自底 鳊的乳化矽膜丨〗藉此送至側壁内層氧化膜（下層氧化- 的，將被供應給氧化等側壁内層氧化膜（下層 :緣故：致。藉由如上述般的加大球形部分，便可更 二的確貫防止隨電場集中於閘邊緣部而所產生的埶載子 Θ施形熊]fn …戰子。 圖27中，本貫施形態的半導體裝置，係當b + c 〈 膜J、- ί情況。換句話說，將有從上端起的氧化切 而"Λ二又"又疋為等於（或較深於）閘保護膜4厚度（a) 而從底部側端起的氧化石夕膜η深度⑴則將突穿側1夕)卜層
564558 五、發明說明（1… 間：:9者與多晶矽膜1 〇 ’並終止於閘導電層内的情況。 貫施形態的半導體裝置之優點，如下所述。 起二較於實施形態11的半導體裝置之下’因為從上古山 高於ΐ導ΐί;1:二成較深’因此多晶石夕膜10並未具“ 绫門搞Ϊ電層分。所以’便使在爾後步驟中於間配 故:链/成的插塞配線與問配線間，以產生短路現象。 μ穿^:便可較習知對較短的空隙予以放大，而可將半導 體裝置予以小型化。 τ卞等 (P2)相較於實施形態丨丨的半導體之 側壁内声II仆Η替r aJ刑'帝有從 θ虱化膜（下層氧化膜）7的底部起，突穿於閘導 層之球形的氧化層部分球形更加的膨脹。此乃因為來導電 :側端的氧化石夕膜丨丨藉此送至側壁内層氧化膜（下層氧化 \ 7，將被供應給氧化等側壁内層氧化膜（下層氧化膜）7 的緣故所致。藉由如上述般的加大球形部分，便可更進一 步的確實防止隨電場集中於閘邊緣部而所產生的 (f施形熊]7 ) …戰于 在本實施形態中，半導體裝置係以具有在閘導電層側面 上形成熱氧化膜7，並在其外側層積多晶矽膜丨〇 為對象。 僻仏百 在本實施形態中，就上述半導體裝置為對象，並省 用離子植入法等將雜質植入於矽基板之源/汲極區域中 步驟之製造方法進行說明。在層積圖2所示多晶矽膜丨〇之 際，層積經摻雜P、As、或B等的多晶矽膜。然後，如圖Μ 所示’在氮氣環境中施行熱處理，並藉由使上述雜質固相 564558 五、發明說明（20) 擴散於矽基板 濃度、熱處理 域之方式進行 本實施形態 (Q 1 )如習知 極區域之情況 被導入雜質。 施形態的製造 際，藉由經摻 搭配組合，便 果，便可抑制 性。 Li施形態1 8 ) 中，而形 溫度、及 調整。 之製造方 製造方法 時，雜質 因此，電 方法，當 雜過雜質 可利用固 雜質擴展 在本 上，直 以，本 的閘導 在本 用離子 步驟之 際，層 所示， 擴散於 濃度、 實施形 接的累 實施形 電層之 實施形 植入法 製造方 積經摻 在氮氣 矽基板 熱處理 態中，半 積多晶石夕 態的製造 情況。 態中，就 等將雜質 法進行說 雜P 、 As 、 環境中施 中，而形 溫度、及 成源/汲極區域6。13、As、或B等的 時間等，將依形成所需源/汲極區 法的優點，如下所述。 ’當利用離子植入法而形成源/汲 將擴展，就連閘導電層3下側亦將 晶體的穿孔空隙將消失。依照本實 製造實施形態1〜3的半導體裝置之 ，多晶矽膜10的層#、與熱處理的 相擴散而形成源/汲極區域。处 於閘導電層下側，提升電晶體。特 =裝置係以具有在閘導電層側面 膜10之構造者為對象（圖29)。所 方法，最好使用於含高熔點金屬層 士述半導體裝置為對象，並省略利 入於矽基板之源/汲極區域中的 月，層積圖1 1所示多晶矽膜丨〇之 二ί的多晶矽骐。然後，如圖29 二二&理，並藉由使上述雜質固相 及極區域6 ep、As、或Β等的 ^ ，將依形成所需源/汲極區
C:\2D-C0DE\91-09\91113742.ptd 第24頁 564558 五、發明說明（21) 域之方式進行調整。 本實施形態之製造方法的優點，係如同實施形態1 7中所 述的優點。 (實施形態1 9) 圖3 0〜3 3所系係說明本發明實施形態1 9的半導體裝置之 製造方法的剖祝圖。在本實施形態中，半導體裝置係以具 有在閘導電層側面上形成熱氧化膜7，並於,其外側累積多 晶矽膜1 0之構造者為對象。 在本實施形態中’為製造上述半導體裝置，首先，如圖 3 0所示，在對閘導電層3施行圖案化處理之際，圖案化處 理至閘氧化膜2，、而裸露出矽基板1。其次，通常雖利用離 子植入法將雜質導入於源/汲極區域中，但是在本實施形 態的製造方法中，則省略此離子植入步驟。在圖3〇所示的 圖案化處理步驟之後，再施行圖31所示熱氧化處理。 此熱氧化處理’便在閘導電層3侧壁與矽基板 ： 形成熱氧化膜7。 ^ Χ 其次，如圖32所示，在層積多晶石夕膜1〇 雜P、As、或Β等的多晶石夕膜1〇。然後，如圖33所;積= 氣環境中施打熱處理，並藉由使上述雜質在氮 板中，而形成源/汲極區域6。上述 ^政於矽基 整。 4心万式進行調 本貫施形悲之製造方法的優點在 述的優點。 ）優點’係如同貫施形態17中所
564558 五、發明說明（22) ' "~ lAjfe 形熊 2 (η =與圖35所示係說明本發明實施形態2〇的半導體裝置 之衣ie方法的剖視圖。在本實施形態中’半導體裝置係以 t:在閘導電層側面上，直接的累積多晶矽膜1 〇之構造者 $ ϋ所以，本實施形態的製造方法，最好使用於含高 熔2孟屬層的閘導電層之情況。 » 30 Ϊ本實Ϊ形態中’為製造上述半導體裝置，首先，如圖 理二閘導電層3施行圖案化處理之際，圖案化處 子裸露出石夕基板1。#次，通常雖利用離 態的製造方法中，則省略肤雜工姑丫仁疋在本貝轭形 圖荦化處理離子植入步驟。在圖30所示的 Η茱化處理步驟之後，如圖34 之際，層積經摻雜p、As、夕日於層積夕日日矽膑10 圖^张- ^ . 或B 4的多晶矽膜10。然後，如 二5所不’在氮氣環境中施行熱處理， 所 基板中，而形成源"及極區域6 = 度、熱處理溫度、及時間等，將 31雜負展 之方式進行調整。 V斤而源/汲極區域 本實施形態之製造方法的優點，係如下所 (11)相較於實施形態1 9的製造方φ 擴散於矽基板中之際，因為在矽A i於使雜質固相 膑，亦未存在熱氧化膜，因此雜質便較]導電 散。 s文平乂各易進行固相擴 【元件編號說明】 1 带基板
564558 五、發明說明（23) 2 閘氧化膜 3 導電性膜 3 閘導電層 4 絕緣膜 4 閘保護絕緣膜 6 源/汲極區域 7 熱氧化膜 8 絕緣膜 9 側壁外層間隙 10 多晶矽膜 11 氧化$夕膜 11 氧化膜 12 下層 13 上層 14 η導電型矽層 15 ρ導電型矽層 102 閘氧化膜 103 閘導電性層 104 絕緣膜 105 光阻罩幕 107 熱氧化膜（下層氧化膜） 108 閘保護膜 109 側壁外層間隙
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發明實施形態1的半導體裝置剖視圖。 階段的剖視圖 置之製造+，層積多晶石夕膜之 層積保護膜層之階段的剖視圖。 圖圖4為經蝕刻處理而形成側壁外層間隙之階段的剖視 圖5為依僅裸露出多晶矽 之階段的剖視圖。 氧化骐端面之方式，施行餘刻 6為本發明貫施形態2的半導體裝置剖視圖。
^為在圖6所示半導體裝置之製造中，構成閘導電層之 、，同石化物側面的熱氧化膜，厚厚的突出狀態之剖視圖。 Θ為本發明實施形態3的半導體裝置剖視圖。 圖9為在圖8所示半導體裝置之製造中，於熱氧化處理之 際構成閘導電層側壁的熱氧化膜，在11導電型閘導電層 處形成較厚，而在Ρ導電型閘導電層處則形成較薄之狀態 的剖梘圖。 圖1 0為本發明實施形態4中，閘導電層側面未具熱氧化 膜的半導體裝置剖視圖。 圖11為圖10所示半導體裝置之製造中，依直接被覆 導電層與矽基板之方式，而形成依直接、被覆之多晶矽膜暑 之階段的剖視圖。 、 圖1 2為層積保護膜之階段的剖視圖。 圖1 3為經|虫刻處理而形成側壁外層間隙之階段的剖視 圖。
564558 圖式簡單綱 ---- 圖1 4為依僅裸露出多晶矽氧化膜端面之方式，施行I虫刻 之階段的剖視圖。 圖1 5為供說明本發明各實施形態之閘極構造用的半導體 裝置剖視圖。 圖1 6 圖2 9分別為本發明實施形態5〜1 8的半導體裝置剖 視圖。 言圖30為本發明實施形態1 9的半導體裝置之製造中，對閘 導電層與閘氧化膜施行圖案化處理階段的剖視圖。 圖3 1為省略離子植入步驟，而施行熱氧化處理
剖視圖。 丨白仅日、J 圖32為層積經摻雜雜質的多晶矽膜之階段的剖視圖。 圖33為從經摻雜雜質的多晶賴，使雜質進行固相擴 散’俾將雜質導入於源/汲極區域中之階段的剖視圖s 轨r化月實施形態2〇的半導體裝置之製= 式’而形成經摻雜雜質的多晶矽膜之階段的剖二，方 圖35為從經摻雜雜質的多晶矽 门 圖36為習知DRAM電晶體的剖視圖。 d視圖。 圖37為在圖36所示電晶體之製造中， 保護膜之階段的剖視圖。 在導電膜上形成閘 圖38為於閘保護膜上覆蓋光阻罩幕 圖39為對閘保護膜施行圖案化處理的心：剖視圖。 圖40為將間保護膜使用為罩幕，而對閉匕 J守笔層施行圖案 第29頁 C:\2D^WDE\91-09\9]113742.ptd 564558 圖式簡單說明 化處理之階段的剖視圖。 圖4 1為經離子植入法，而將雜質導入於源/汲極區域中 之階段的剖視圖。 圖4 2為經熱氧化處理，而在閘導電層側面與矽基板上形 成熱氧化膜之階段的剖視圖。 圖4 3為層積形成側壁外層間隙之保護膜之階段的剖視 圖。 圖44為習知另一DRAM電晶體剖視圖。
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Claims (1)

  1. 564558 _ 案號 9im742 六 申請專利範圍 1 · 一種半導體裝置，係具備有： 位於矽基板上的閘導電層； 覆蓋著上述閘導電層側壁與上述間導電層 j 基板，且含有矽膜的應力緩和膜；以及㈢下σ卩之上述矽 覆蓋著上述應力緩和膜，並使此應力緩 電層側壁上方之上端，與上述閘導電層下、勺上述閘導 露出的側壁外層間隙； 之底部側端裸 其中，上述應力緩和膜係具備有依從二π 之方式，位於從上述上端與底部側端至上述矽膜 2 ·如申請專利範圍第1項之半導體裝置，复、虱化矽膜。 有依直接覆蓋上述閘導電層側壁，且覆罢荽、中，更具備 面之方式而形成的下層氧化膜；而上d述矽基板表 二下層_，覆蓋著上述問導電層； 層下部的上述矽基板。 土兴上述閘導電 3·如申請專利範圍第2項之半導體桊 導電層係包含有由經摻雜過雜其中，上述問 層，與含有金屬石夕化物之層戶:；成的下部導電 導電声側而的K、+、 之上邛導電層，而覆蓋著上述上部 門4配崎，t :裂置’其係具備有至少2個閘配線，而該 閘配線係包含有如Φ & * ^ _ 人 含之上述開導電声：：利範圍第2項之半導體裝置中所 及上述側壁外層“ · i:層氧化膜：上述應力緩和膜、 愈别^ Ί W ’其中之一閘配線的閘導電層為η導 、 ’而另一閑配線的閘導電層則為ρ導電型矽。
    k
    第31頁 564558 月 曰 _修正_ 其中，上述應 且覆蓋著上述 其中，在上述 力缓，申請專利範圍第1項之丰導e壯m f、咬和膜係直接的覆罢L貝之+ ¥月豆爰置 閉導電層下部的上是:上述閘導電層側壁 6·如申心夕基板。 聞導電心且備圍第1項之半導體裳置，1中/ 电層上具備有閘保 I 具中，在上述 = 述:壁外層間=广 化石夕膜ί !位置處，且從上述底部側端朝=上她 述石夕膜内！"平面械之’ |穿上述側壁外層間隙而== 上：：圍第6項之半導體裳置，”一 而朝向内方延伸的氧化矽膜 /、中，從上述 方上述閑保護膜膜厚的位從=度等於或較深 而形成至上述石夕媒内。+面硯之，貫穿上述側壁外層間隙 .如申清專利範圍第6項 神 上端朝向内方延伸的氧化矽、肢衣置，其中，從上述 膜厚的位置處，且從上述底二 =淺於上述閑保 内位置處。 到達上述側壁外層間隙的底J Μ.如申請專利範圍第6項之半 t 上端朝向内方延伸的氧化 ：-中，從上述 於上述閑保護膜膜厚的位置等於或較深 且攸上述底部側端朝向内 C: \總檔\91\91113742\91 1 13742(替換）-1 .ptc 564558 六、申^ 膜係從平面觀之，形成到達上心 您⑷内位置處。 j建上述侧壁外層 上1」.二申請專利範圍第6項之半導體穿 朝向内方延伸的氧化矽膜，伏=置，其中，從上述 化侧從平^，且從上述底部侧端朝向内方ίΪ: 膜之方式4成…’依貫穿上述側壁外層間 上：:向V:專延項之半導體裝置，”，” 5上述間保護膜膜厚的位置處，深度等於或較深 隙與上述石夕膜之方式而依貫穿上述側壁外層間 13 ·如申睛專利範圍第1項之半導_ # ¥ '，由經摻雜過雜質切所構公…’其中，上述石夕 •如申凊專利範圍第丨 雕 :電層係包含有由經摻雜過雜中，上述閉 層’以及含有金屬石夕化物的上部導電^。構成的下部導電 第33頁 (：:\總檔\91\91 1 13742\911丨3742(替換）-1.1^(：
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JP2003100769A (ja) * 2001-09-20 2003-04-04 Nec Corp 半導体装置およびその製造方法
US6727534B1 (en) * 2001-12-20 2004-04-27 Advanced Micro Devices, Inc. Electrically programmed MOS transistor source/drain series resistance
TWI293187B (en) * 2005-06-15 2008-02-01 Promos Technologies Inc Gate structure and method for preparing the same
JP4568336B2 (ja) * 2008-02-21 2010-10-27 株式会社東芝 半導体装置、およびその製造方法
KR102036345B1 (ko) 2012-12-10 2019-10-24 삼성전자 주식회사 반도체 소자
US9941388B2 (en) * 2014-06-19 2018-04-10 Globalfoundries Inc. Method and structure for protecting gates during epitaxial growth
US20200135489A1 (en) * 2018-10-31 2020-04-30 Atomera Incorporated Method for making a semiconductor device including a superlattice having nitrogen diffused therein

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5990509A (en) * 1997-01-22 1999-11-23 International Business Machines Corporation 2F-square memory cell for gigabit memory applications
JP2001036072A (ja) * 1999-07-16 2001-02-09 Mitsubishi Electric Corp 半導体装置及び半導体装置の製造方法
US6437388B1 (en) * 2001-05-25 2002-08-20 Infineon Technologies Ag Compact trench capacitor memory cell with body contact

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