JP2003179224A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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崇 寺内
Akinobu Teramoto
章伸 寺本
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Abstract

(57)【要約】 【課題】 ゲート配線のサイドウォールを窒化膜等で形
成してもストレスが半導体基板やゲート配線にかかりに
くい構造の半導体装置およびその製造方法を提供する。 【解決手段】 シリコン基板１上に位置するゲート導電
層３と、ゲート導電層の側壁およびシリコン基板表面を
覆うように形成された下層酸化膜７と、下層酸化膜を介
して、ゲート導電層の側壁およびゲート導電層の裾部分
のシリコン基板を覆うシリコン膜１０を含むストレス緩
和膜と、ストレス緩和膜を覆い、そのストレス緩和膜
の、ゲート導電層の側壁上方における上端と、裾部分の
端における底部側端とを露出させるサイドウォール外層
スペーサ９とを備え、ストレス緩和膜が、シリコン酸化
膜を両端から挟むように、上端および底部側端から内方
にかけて位置するシリコン酸化膜１１を有する。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、メモリセルトラン
ジスタ等の半導体装置およびその製造方法に関するもの
である。
【０００２】
【従来の技術】図３６は、従来の一般的なＤＲＡＭ(Dyn
amic Random Access Memory)のトランジスタの断面図で
ある。シリコン基板上において、ゲート酸化膜１０２が
ゲート電極の下に、またそれ以外の場所に熱酸化膜１０
７が形成されている。ゲート導電層の下のチャネル領域
を挟むように、不純物が導入されたソース/ドレイン領
域が配置されている。上記の図３６の半導体装置は、ゲ
ート導電層の側面およびシリコン基板上に熱酸化膜（下
層酸化膜）１０７を形成するタイプのものである。この
熱酸化膜１０７のゲート導電層の側面の部分を、とくに
サイドウォール内層酸化膜と呼ぶ場合がある。
【０００３】次に、図３７〜図４３を参照して、図３６
に示すトランジスタの製造方法について説明する。ま
ず、半導体基板に素子分離領域を熱酸化膜および酸化膜
の埋め込み法等を用いて形成する。素子分離領域以外の
部分が活性領域となる。活性領域には、トランジスタの
ウェル、チャネルなどの注入を行う。その後、ゲート酸
化膜となるシリコン酸化膜１０２を形成し、その上部に
配線となる導電性膜１０３を積層する。その上に配線を
保護する絶縁膜１０４を形成する（図３７）。
【０００４】次に写真製版工程により、所望のゲート配
線パターンのフォトレジストマスク１０５をかける（図
３８）。次に、ＲＩＥ(Reactive Ion Etching)法等によ
り酸化膜系のドライエッチングを用い、絶縁膜１０４を
所望のパターンに形成する（図３９）。次に、絶縁膜１
０４をマスクに用いて、ＲＩＥ法等によりポリメタル系
のドライエッチングを行ない、ゲート配線形状を形成す
る。このときのエッチングは、一般的にはシリコン酸化
膜に対して高いエッチング選択比を有する条件で行う。
このため、ゲート酸化膜１０２の途中でエッチングは止
まる（図４０）。次に、トランジスタのソース/ドレイ
ン領域１０６に原子数/ｃｍ2で１０13〜1 4のオーダーの
ＰやＡｓ等の不純物を注入する（図４１）。
【０００５】次に、熱酸化処理を行い、ゲート配線の側
壁および基板上を熱酸化膜（下層酸化膜）１０７で被覆
する（図４２）。
【０００６】次にゲート配線の側壁を保護するために、
絶縁膜のゲート保護膜１０８を堆積する。このゲート保
護膜１０８には、酸化膜をＲＩＥ法等によりドライエッ
チングした際に高いエッチング選択比を有する絶縁膜を
用いる。通常、ＣＶＤ法で堆積した窒化膜や窒化酸化膜
である。いずれの場合も膜厚は１０ｎｍ〜１００ｎｍで
ある（図４３）。次に、ＲＩＥ法等により酸化膜系のド
ライエッチングを全面に行い、窒化膜または窒化酸化膜
のサイドウォール９を形成する。
【０００７】
【発明が解決しようとする課題】図４３に示すように、
窒化膜または窒化酸化膜のサイドウォールを形成すると
き、これらのサイドウォールが与えるストレスが問題と
なる。半導体基板に加えられるストレスは、トランジス
タのリーク電流を増加させ、リフレッシュ特性を劣化さ
せる。また、ゲート配線に加えられるストレスは、トラ
ンジスタの駆動能力を低下させる。
【０００８】特に、近年、微細化が推進され、配線抵抗
を下げるために配線材料に高融点金属膜が用いられるよ
うになってきた。しかしながら、高融点金属膜は熱酸化
処理に対して感受性が高く、熱酸化処理を行なうと好ま
しくない結果をもたらす。したがって、ゲート配線の導
電材料に高融点金属膜を用いる場合には、熱酸化処理を
行なうことができない。図４４に示す半導体装置がこの
タイプの半導体装置である。熱酸化処理を行なうことが
できないために、サイドウォール外層スペーサ１０９は
ゲート導電層１０３に接することになる。また、サイド
ウォール外層スペーサの窒化膜とシリコン基板との間に
位置する酸化膜は薄いままのものとなる。この結果、半
導体基板およびゲート配線にかかるストレスが、下層酸
化膜を設けるタイプの半導体装置に比べて大きくなる。
このため、トランジスタの駆動能力やリフレッシュ特性
が劣化し、リーク電流が増大する問題を生じる。
【０００９】本発明は、ゲート配線のサイドウォールを
窒化膜等で形成してもストレスが半導体基板やゲート配
線にかかりにくい構造の半導体装置およびその製造方法
を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明の半導体装置は、
シリコン基板上に位置するゲート導電層と、ゲート導電
層の側壁およびシリコン基板表面を覆うように形成され
た下層酸化膜と、下層酸化膜を介して、ゲート導電層の
側壁およびゲート導電層の下部のシリコン基板を覆う、
シリコン膜を含むストレス緩和膜とを備える。この半導
体装置は、また、ストレス緩和膜を覆い、そのストレス
緩和膜の、ゲート導電層の側壁上方における上端と、ゲ
ート導電層下部の側端における底部側端とを露出させる
サイドウォール外層スペーサとを備え、ストレス緩和膜
が、シリコン膜を両端から挟むように、上端および底部
側端から内方にかけて位置するシリコン酸化膜を有する
（請求項１）。
【００１１】この構成により、ゲート導電層とサイドウ
ォール外層スペーサとの間に、シリコン膜が位置するこ
とにより、窒化膜のサイドウォール外層スペーサがゲー
ト導電層に及ぼすストレスを緩和することができる。ま
た、シリコン基板とサイドウォール外層スペーサとの間
に位置するシリコン酸化膜を、従来の酸化膜に、熱酸化
されたシリコン酸化膜を加えたものとすることができ
る。この結果、上記位置の酸化膜の厚さを従来よりも数
倍厚くすることができ、窒化膜のサイドウォール外層ス
ペーサがシリコン基板に及ぼすストレスを緩和すること
ができる。このシリコン酸化膜の膜厚は、シリコン膜の
膜厚を変えることにより、適宜選択することができる。
また、上端から熱酸化されたシリコン酸化膜により、後
の工程でゲート配線間に形成されるプラグ配線とゲート
導電層とが短絡するのを防ぐことができる。
【００１２】上記のシリコン基板には、ゲート導電層の
下に前もって形成されたゲート絶縁膜やその他の絶縁膜
が、その全面を覆うように形成されていてもよい。この
ような場合、下層酸化膜はそれらの絶縁膜の上に配置さ
れることになる。また、上記のシリコン膜は、多結晶シ
リコン膜でもアモルファスシリコン膜でもよい。さら
に、サイドウォール外層スペーサは、窒化膜や酸化窒化
膜など窒素を含むシリコン化合物が用いられる場合が多
い。このようなシリコン窒化物は緻密に形成されるの
で、ストレスを周囲に及ぼし易い。また、シリコン膜を
挟むように位置するシリコン酸化膜は、上端および底部
側端の外部に露出した部分の上記シリコン膜を熱酸化処
理することなどにより形成される場合が多い。
【００１３】本発明の別の半導体装置は、シリコン基板
上に位置するゲート導電層と、ゲート導電層の側壁およ
びゲート導電層の下部の前記シリコン基板を覆う、シリ
コン膜を含むストレス緩和膜とを備える。この半導体装
置は、また、ストレス緩和膜を覆い、そのストレス緩和
膜の、ゲート導電層の側壁上方における上端と、ゲート
導電層下方における底部側端とを露出させるサイドウォ
ール外層スペーサとを備え、ストレス緩和膜が、シリコ
ン膜を両端から挟むように、上端および底部側端から内
方にかけて位置するシリコン酸化膜を有する（請求項
２）。
【００１４】配線にタングステン等の高融点金属膜を用
いた場合、熱酸化膜を形成することができない。この場
合、窒化膜のサイドウォール外層スペーサとシリコン基
板との間に位置する酸化膜は薄いゲート酸化膜しかな
く、かつゲート導電層は、直接、サイドウォール外層ス
ペーサと接する。このため、窒化膜のサイドウォール外
層スペーサに起因するストレスがシリコン基板やゲート
導電層に強く加わり、トランジスタ特性を劣化させる。
このような場合、上記の発明の半導体装置を用いること
により、ストレス緩和膜によって、サイドウォール外層
スペーサの形成に起因するストレスを緩和することがで
きる。
【００１５】また、ゲート導電層とサイドウォール外層
スペーサとの間に、酸化されないシリコン膜を配置する
ことにより、窒化膜のサイドウォール外層スペーサがゲ
ート導電層に加えるストレスを緩和することができる。
【００１６】さらに、シリコン基板と窒化膜のサイドウ
ォール外層スペーサとの間に位置する酸化膜の膜厚を、
従来よりも数倍厚くすることができる。このため、窒化
膜のサイドウォール外層スペーサがシリコン基板に及ぼ
すストレスを軽減することができる。また、上端から内
方にかけて位置するシリコン酸化膜のために、後工程で
ゲート配線間に形成されるプラグ配線とゲート導電層と
が短絡するのを防止することができる。
【００１７】本発明の半導体装置では、ゲート導電層の
上にゲート保護膜を備え、シリコン酸化膜の上端はゲー
ト保護膜とサイドウォール外層スペーサとの間において
露出することができる（請求項３）。
【００１８】この構成により、後工程においてゲート配
線間にプラグ配線を形成する場合、プラグ配線とゲート
導電層との短絡を確実に防止することができる。
【００１９】本発明の半導体装置では、シリコン膜が、
不純物をドープされたシリコンから構成されることがで
きる（請求項４）。
【００２０】この構成により、たとえば、上記ドープト
シリコン膜を形成した後、熱処理により不純物を固相拡
散させ、シリコン基板に不純物を導入することができ
る。このため、イオン注入工程を省略して、ソース/ド
レイン領域を形成することができる。
【００２１】本発明の半導体装置では、ゲート導電層
が、不純物をドープされたシリコン層からなる下部導電
層と、金属シリサイドを含む上部導電層とから構成され
ることができる（請求項５）。
【００２２】この構成により、金属シリサイドに高融点
金属シリサイドを用いて、熱酸化処理膜を直接、ゲート
導電層の側面に形成できない場合、窒化膜のサイドウォ
ール外層スペーサによるストレスを緩和することができ
る。すなわち、シリコン膜を覆うようにサイドウォール
外層スペーサを形成した後、熱酸化処理により上端おお
び底部側端から内方にシリコン酸化膜を形成することが
できる。熱酸化されないシリコン膜および熱酸化された
シリコン酸化膜はともに、上記窒化膜からのストレスを
緩和するのに有効に作用する。
【００２３】本発明の半導体装置では、ゲート導電層
が、不純物をドープされたシリコン層からなる下部導電
層と、金属シリサイドを含む上部導電層とから構成さ
れ、上部導電層の側面を覆う下層酸化膜が金属シリサイ
ドの側面で厚くなり膨らんでいることができる（請求項
６）。
【００２４】この構成により、上記の下層酸化膜の厚く
なった部分のために、サイドウォール外層スペーサの下
の下層酸化膜が薄くなった場合でも、シリコン膜が酸化
されたシリコン酸化膜が配置される。このため、上記サ
イドウォール外層スペーサからのストレスを緩和するこ
とができる。
【００２５】本発明の半導体装置では、上記のいずれか
の半導体装置に含まれる、ゲート導電層と、下層酸化膜
と、ストレス緩和膜と、サイドウォール外層スペーサと
を含むゲート配線を少なくとも２つ備え、一方のゲート
配線のゲート導電層がｎ導電型シリコンであり、他方の
ゲート配線のゲート導電層がｐ導電型シリコンであるよ
うにできる（請求項７）。
【００２６】この構成により、ゲート導電層の側壁に形
成される下層酸化膜の厚さが、そのゲート導電層がｐ導
電型シリコンとｎ導電型シリコンとで相違する場合、下
層酸化膜の形成を抑制することができる。この場合、サ
イドウォール外層スペーサからのストレスの緩和は、シ
リコン膜およびシリコン酸化膜に分担させることができ
る。
【００２７】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚より浅い位置
にまで形成され、かつ底部側端から内方に延びるシリコ
ン酸化膜は、平面的に見てサイドウォール外層スペーサ
を貫通しシリコン膜内にまで形成されることができる
（請求項８）。
【００２８】この構成により、ゲート導電層とサイドウ
ォール外層スペーサとの間に、シリコン膜が配置される
ことにより、サイドウォール外層スペーサがゲート導電
層に加えるストレスを緩和することができる。また、シ
リコン基板と窒化膜のサイドウォール外層スペーサとの
間に位置する酸化膜の膜厚を、従来よりも数倍厚くする
ことができる。このため、窒化膜のサイドウォール外層
スペーサがシリコン基板に及ぼすストレスを軽減するこ
とができる。さらに、ゲート保護膜とサイドウォール外
層スペーサとの間にシリコン酸化膜が位置する。このた
め、後工程でゲート配線間に形成されるプラグ配線とゲ
ート導電層とが短絡するのを防止することができる。
【００２９】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚と同じ深さか
それより深い位置にまで形成され、かつ底部側端から内
方に延びるシリコン酸化膜は、平面的に見てサイドウォ
ール外層スペーサを貫通しシリコン膜内にまで形成され
ている（請求項９）。
【００３０】この構成により、上部のシリコン酸化膜が
深い範囲に位置するので、シリコン膜はゲート導電層よ
り高い部分を持たない。このため、後工程でゲート配線
間に形成されるプラグ配線とゲート配線とが短絡しにく
くなる。このため、たとえば従来よりもショートに対す
るマージンを大きくすることができ、半導体装置を小型
化することができる。
【００３１】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚より浅い位置
にまで形成され、かつ底部側端から内方に延びるシリコ
ン酸化膜は、平面的に見てサイドウォール外層スペーサ
の底部内の位置にまで形成されることができる（請求項
１０）。
【００３２】この構成により、サイドウォール外層スペ
ーサの下に位置する範囲のシリコン膜がすべてシリコン
酸化膜とならず、一部のシリコン膜がサイドウォール外
層スペーサの下に残っている。このため、サイドウォー
ル外層スペーサからのストレスをより多く緩和すること
ができる。
【００３３】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚と同じ深さか
それより深い位置にまで形成され、かつ底部側端から内
方に延びるシリコン酸化膜は、平面的に見てサイドウォ
ール外層スペーサの底部内の位置にまで形成されること
ができる（請求項１１）。
【００３４】この構成により、上部のシリコン酸化膜が
深く配置されるので、シリコン膜はゲート導電層より高
い部分を持たない。このため、後工程でゲート配線間に
形成されるプラグ配線とゲート導電層とが短絡しにくく
なる。このため、ショートに対するマージンを大きくす
ることができ、半導体装置を小型化することができる。
【００３５】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚より浅い位置
にまで形成され、かつ底部側端から内方に延びるシリコ
ン酸化膜は、平面的に見てサイドウォール外層スペーサ
およびシリコン膜を貫通するように形成されることがで
きる（請求項１２）。
【００３６】この構成により、ゲート導電層に突き出し
た丸みを帯びた酸化層部分の丸みをさらに膨らませるこ
とができる。このように丸み部分を増大させることによ
り、ゲートエッジ部への電界が集中により生じるホット
キャリアを、一層確実に防止することが可能となる。
【００３７】本発明の半導体装置では、上端から内方に
延びるシリコン酸化膜は、ゲート保護膜厚と同じ深さか
それより深い位置に形成され、かつ底部側端から内方に
延びるシリコン酸化膜は、平面的に見てサイドウォール
外層スペーサおよびシリコン膜を貫通するように形成さ
れることができる（請求項１３）。
【００３８】この構成により、上端からのシリコン酸化
膜が深く配置されるので、シリコン膜はゲート導電層よ
り高い部分を持たない。このため、後工程でゲート配線
間に形成されるプラグ配線とゲート導電層とが短絡しに
くくなる。このため、ショートに対するマージンを大き
くすることができ、半導体装置を小型化することができ
る。
【００３９】また、ゲート導電層に突き出した丸みを帯
びた酸化層部分の丸みをさらに膨らませることができ
る。このように丸み部分を増大させることにより、ゲー
トエッジ部への電界が集中により生じるホットキャリア
を、一層確実に防止することが可能となる。
【００４０】本発明の半導体装置の製造方法では、シリ
コン基板上のゲート絶縁膜を介してゲート導電層および
ゲート保護膜を形成する工程と、熱酸化処理してゲート
導電層の側壁およびシリコン基板に下層酸化膜を形成す
る工程と、下層酸化膜の上から、ゲート導電層、ゲート
保護膜およびシリコン基板をシリコン膜で被覆する工程
と、シリコン膜の上から絶縁膜を被覆する工程と、絶縁
膜をエッチングしてサイドウォール外層スペーサを形成
し、ゲート保護膜とサイドウォール外層スペーサとで挟
まれるシリコン膜の上端、およびサイドウォール外層ス
ペーサの下のシリコン膜の底部側端を露出させる工程
と、酸化処理によりシリコン膜の上端および底部側端か
ら内方へとシリコン酸化膜を形成する工程とを備える
（請求項１４）。
【００４１】この構成により、サイドウォール外層スペ
ーサからシリコン基板やゲート導電層に加わるストレス
を緩和する、サイドウォール内層酸化層（下層酸化膜）
を有するタイプの半導体装置を既存の装置を用いて製造
することができる。上記の酸化処理には、通常、熱酸化
処理が用いられるが、上端および底部側端から内方にか
けてシリコン酸化膜を形成することができれば、必ずし
も熱酸化処理でなくてもよい。
【００４２】本発明の別の半導体装置の製造方法では、
シリコン基板上のゲート絶縁膜を介してゲート導電層お
よびゲート保護膜を形成する工程と、ゲート導電層、ゲ
ート保護膜およびシリコン基板をシリコン膜で被覆する
工程と、シリコン膜の上から絶縁膜を被覆する工程と、
絶縁膜をエッチングしてサイドウォール外層スペーサを
形成し、ゲート保護膜とサイドウォール外層スペーサと
で挟まれるシリコン膜の上端、およびサイドウォール外
層スペーサの下のシリコン膜の底部側端を露出させる工
程と、熱酸化処理によりシリコン膜の上端および底部側
端から内方へとシリコン酸化膜を形成する工程とを備え
る（請求項１５）。
【００４３】この構成により、サイドウォール外層スペ
ーサからシリコン基板やゲート導電層に加わるストレス
を緩和する、サイドウォール内層酸化層（下層酸化膜）
を持たないタイプの半導体装置を既存の装置を用いて製
造することができる。
【００４４】本発明の上記の半導体装置の製造方法で
は、ゲート導電層を形成する工程では、不純物をドープ
したシリコン層からなる下部層と、その下部層の上に位
置する金属シリサイド層からなる上部層とを形成するこ
とができる（請求項１６）。
【００４５】この構成により、半導体装置の微細化を実
現するために高融点金属のシリサイドをゲート導電層に
用いても、サイドウォール外層スペーサからゲート導電
層やシリコン基板に加わるストレスを緩和することが可
能となる。
【００４６】本発明の上記の半導体装置の製造方法で
は、ゲート導電層を形成する工程は、ｐ導電型シリコン
のゲート導電層を形成する工程と、そのゲート導電層と
は別のｎ導電型シリコンのゲート導電層を形成する工程
とを備えることができる（請求項１７）。
【００４７】この構成により、熱酸化処理によって、ゲ
ート導電層の側壁にシリコン酸化膜を形成する際に導電
型の相違によって生じるそのシリコン酸化膜の厚さのア
ンバランスを抑制することができる。すなわち、上記ア
ンバランスの抑制のためにその熱酸化処理を控えめにし
ても、上記シリコン基板やゲート導電層へのストレス
を、シリコン膜の熱酸化処理によって端部から生成する
シリコン酸化膜によって緩和することができる。
【００４８】本発明の上記の半導体装置の製造方法で
は、シリコン膜被覆工程では、不純物をドープしたシリ
コン膜で被覆し、その後、熱処理により、不純物を固相
拡散によりシリコン基板に導入して、ソース/ドレイン
領域を形成することができる（請求項１８）。
【００４９】この構成により、イオン注入の際に不純物
がゲート導電層の下で拡大して、トランジスタのパンチ
スルーマージンがなくなる事態を避けることができる。
【００５０】本発明の上記の半導体装置の製造方法で
は、ゲート導電層を形成する工程では、そのゲート導電
層をエッチングによりパターニングする際、ゲート導電
層以外の部分のシリコン基板を露出させ、熱酸化処理の
工程において、その露出したシリコン基板およびゲート
導電層の側面を酸化させ、シリコン膜被覆工程では、不
純物をドープしたシリコン膜で被覆し、その後、熱処理
により、不純物を固相拡散によりシリコン基板に導入し
て、ソース/ドレイン領域を形成することができる（請
求項１９）。
【００５１】この構成により、オン注入法を用いずに不
純物を導入する方法の多様性を増すことができる。
【００５２】本発明の上記の半導体装置の製造方法で
は、ゲート導電層を形成する工程では、そのゲート導電
層をエッチングによりパターニングする際、ゲート導電
層以外の部分のシリコン基板を露出させ、シリコン膜被
覆工程では、不純物をドープしたシリコン膜で被覆し、
その後、熱処理により、不純物を固相拡散によりシリコ
ン基板に導入して、ソース/ドレイン領域を形成するこ
とができる（請求項２０）。
【００５３】この構成により、不純物をシリコン基板に
固相拡散させる際、シリコン基板上にゲート酸化膜も熱
酸化膜も存在しないので、不純物を固相拡散させやす
い。
【００５４】
【発明の実施の形態】次に図面を用いて本発明の実施の
形態について説明する。
【００５５】（実施の形態１）図１は、本発明の実施の
形態１における半導体装置の断面図である。図１を参照
して、シリコン基板１には不純物を導入されたソース/
ドレイン領域６が形成されている。シリコン基板１の上
にはゲート酸化膜２が配置され、その上にゲート導電層
３および保護絶縁層４が設けられている。ゲート導電層
３の側壁と、その裾のシリコン基板の部分とには、連続
して熱酸化処理によって形成された酸化膜７が配置され
ている。この酸化膜７の外側を覆うように多結晶シリコ
ン膜１０が配置され、さらにその外側に窒化膜からなる
サイドウォール外層スペーサ９が設けられている。
【００５６】多結晶シリコン膜１０に連続する膜の上端
と底部側端との２箇所から、多結晶シリコン膜が酸化さ
れることによって形成されたシリコン酸化膜１１が、内
方に延びるように形成されている。
【００５７】次に本実施の形態の半導体装置の製造方法
について説明する。まず、半導体基板に素子分離領域を
熱酸化膜および酸化膜の埋め込み法等を用いて形成す
る。その後、ゲート酸化膜となるシリコン酸化膜２を形
成し、その上部に配線となるゲート導電層となる導電性
膜３を積層する（図２参照）。その上に配線を保護する
絶縁膜４を形成する。ゲート酸化膜２は、減圧ＣＶＤ(C
hemical Vapor Deposition)法や常圧ＣＶＤ法を用いて
堆積したノンドープのシリコン酸化膜であり、膜厚は２
ｎｍ〜１０ｎｍである。導電性膜３は、ＣＶＤ法で堆積
した多結晶シリコンやアモルファスシリコンであり、
Ｐ、Ａｓ、またはＢをドープしたものである。または、
ＴｉＮ、Ｗなどの高融点金属膜やそれらのシリサイド
膜、またはシリコンとそれらの積層膜である。いずれの
場合も、膜厚は４０ｎｍ〜３００ｎｍである。絶縁膜４
は、シリコン酸化膜をＲＩＥ(Reactive Ion Etching)法
等によりドライエッチングした際に、シリコン酸化膜に
対して高いエッチング選択比を有する絶縁膜を用いる。
通常は、ＣＶＤ法で堆積した窒化膜もしくは窒化酸化膜
またはこれらの重ね膜を用いる。酸化膜と窒化膜との２
層膜を用いてもよい。膜厚は、いずれの場合も２０ｎｍ
〜１００ｎｍである。
【００５８】次に写真製版工程により、所望のゲート配
線パターンのフォトレジストマスクをかける。次に、Ｒ
ＩＥ法等により酸化膜系のドライエッチングを用い、絶
縁膜４を所望のパターンに形成する。次に、パターニン
グされた絶縁膜４をマスクに用いて、ＲＩＥ法等により
ポリメタル系のドライエッチングを行ない、ゲート配線
形状を形成する。このときのエッチングは、一般的には
シリコン酸化膜に対して高いエッチング選択比を有する
条件で行う。このため、ゲート酸化膜２の途中でエッチ
ングは止まる。次に、トランジスタのソース/ドレイン
領域６に原子数/ｃｍ2で１０13〜14のオーダーのＰやＡ
ｓ等の不純物を注入する。
【００５９】次に、熱酸化処理を行い、ゲート配線の側
壁および基板上を熱酸化膜７で被覆する。この熱酸化膜
７を形成することによりゲートエッジが熱酸化膜で丸く
なる。このため、ゲートエッジに電界が集中することに
よって生じるホットキャリアを防止することができる。
また、ゲート配線形成の際に生じたエッチングダメージ
の除去およびソース/ドレイン領域への不純物注入時に
生じたダメージを除去する作用も得ることができる。上
記の熱酸化処理としては、酸素雰囲気中で熱処理を行う
ドライリフローとＨ2Ｏ雰囲気で熱処理を行うウェット
リフローとがある。どちらの場合も７００℃〜１２００
℃の温度で熱酸化する。形成された熱酸化膜の膜厚は、
５ｎｍ〜２０ｎｍ程度である。
【００６０】次に、図２に示すように、ＣＶＤ法によ
り、多結晶シリコン膜やアモルファスシリコン膜１０を
堆積する。このシリコン膜１０は、Ｐ、ＡｓまたはＢな
どの不純物をドープしてもよいし、ノンドープでもよ
い。膜厚はいずれの場合も５ｎｍ〜２０ｎｍとする。
【００６１】次に、ゲート配線の側壁を保護するために
絶縁膜８を堆積する。この絶縁膜８は、酸化膜をＲＩＥ
等によりドライエッチングする際に十分高いエッチング
選択比を有する絶縁膜を用いる。ここでは、ＣＶＤ法で
堆積した窒化膜または窒化酸化膜を用いる。膜厚はいず
れの場合も１０ｎｍ〜１００ｎｍである（図３）。
【００６２】この後、ＲＩＥ法等により酸化膜系のドラ
イエッチングを全面に行い、窒化膜のサイドウォール外
層スペーサ９を形成する。この際、サイドウォール外層
スペーサ以外の部分では、多結晶シリコン膜１０の上に
窒化膜または窒化酸化膜８を残さないようにエッチング
する（図４）。
【００６３】次にＲＩＥ法等により多結晶シリコン系の
ドライエッチングにより、露出している多結晶シリコン
膜１０を除去する（図５）。続いて熱酸化処理を行うこ
とにより、多結晶シリコンのサイドウォール外層スペー
サの下方の部分および上端の部分が酸化され、酸化膜１
１が形成される（図１）。この熱酸化処理として、酸素
ガス雰囲気で熱処理を行うドライリフローを用いてもよ
いし、Ｈ2Ｏ雰囲気で熱処理を行うウェットリフローを
用いてもよい。どちらも７００℃〜１２００℃の温度で
行う。
【００６４】本実施の形態における重要なポイントを次
に示す。 （ａ1）ゲート導電層３とサイドウォール外層スペーサ
９との間に、多結晶シリコン膜１０が位置することによ
り、窒化膜のサイドウォール外層スペーサ９がゲート導
電層３に及ぼすストレスを緩和することができる。 （ａ2）シリコン基板１とサイドウォール外層スペーサ
９との間に位置する酸化膜を、従来の酸化膜７に、熱酸
化された多結晶シリコンの酸化膜１１を加えたものとす
ることができる。この結果、上記位置の酸化膜の厚さを
従来よりも数倍厚くすることができるので、窒化膜のサ
イドウォール外層スペーサ９がシリコン基板１に及ぼす
ストレスを緩和することができる。上記位置の酸化膜の
膜厚は、多結晶シリコン膜１０の膜厚を変えることによ
り、適宜選択することができる。 （ａ3）ゲート保護膜４とサイドウォール外層スペーサ
９との間に位置する熱酸化された酸化膜により、後の工
程でゲート配線間に形成されるプラグ配線とゲート導電
層とが短絡するのを防ぐことができる。
【００６５】（実施の形態２）図６は本発明の実施の形
態２における半導体装置の断面図である。図６を参照し
て、このゲート導電層は２層構造からなり、下層１２が
多結晶シリコン層であり、上層１３がＷＳｉ等の高融点
金属のシリサイド膜である。
【００６６】熱酸化処理において、シリサイド膜の酸化
速度は多結晶シリコンの酸化速度よりも大きい。このた
め、図７に示すように、このシリサイド膜の側壁の酸化
膜の膜厚は、多結晶シリコンの側壁の酸化膜に比べて厚
くなり、外側に突き出る。この酸化膜が厚くなるほど、
ゲート導電層の間を層間絶縁膜で埋め込む際の埋め込み
マージンがなくなってしまう。
【００６７】このようなゲート配線の形状の場合には、
上記の熱酸化膜７の突出し長さを軽減するため、シリコ
ン基板上の熱酸化膜７の膜厚を厚くできない。このよう
な場合、サイドウォール外層スペーサを形成した後、熱
酸化膜の突出しのおそれがなくなった状態で熱酸化処理
を行い、シリコン基板上の酸化膜の膜厚を厚くすること
は、上述のストレスを緩和する上で非常に効果的であ
る。
【００６８】（実施の形態３）図８は、本発明の実施の
形態３における半導体装置の断面図である。この半導体
装置においては、ゲート導電層はｎ導電型シリコン層１
４とｐ導電型シリコン層１５とが混在している。ｎ導電
型シリコン層１４には不純物としてＰ、Ａｓ等がドープ
され、またｐ導電型シリコン層１５には不純物としてＢ
などがドープされている。一般にｎ導電型シリコン層１
４の酸化速度は、ｐ導電型シリコン層１５の酸化速度よ
り大きい。このため、図９に示すように、ゲート導電層
の側壁の熱酸化膜７の膜厚は、導電型によって変動す
る。
【００６９】一般に、酸化膜の膜厚が厚いほど、ｎ導電
型シリコン層とｐ導電型シリコン層との側壁の酸化膜の
膜厚の差が大きくなり、トランジスタ特性に悪影響を及
ぼす。このような半導体装置では、熱酸化処理を十分施
すことができない。本実施の形態によれば、サイドウォ
ール外層スペーサを形成した後、ｎ導電型シリコン層と
ｐ導電型シリコン層との側壁の酸化膜の膜厚の差が大き
くなるおそれがなくなった状態で、多結晶シリコン膜１
０に対して熱酸化処理を行うことができる。このため、
シリコン基板上の酸化膜の膜厚を厚くすることができ、
窒化膜のサイドウォール外層スペーサを形成しても、シ
リコン基板にかかるストレスを軽減することができる。
【００７０】（実施の形態４）図１０は、本発明の実施
の形態４における半導体装置の断面図である。図１０を
参照して、本実施の形態の半導体装置では、ゲート導電
層やシリコン基板表面に熱酸化処理によって形成された
酸化膜を備えていない。その他の構成は、実施の形態１
〜３の半導体装置と同じである。ゲート導電層３および
ゲート保護膜の側壁を覆うように多結晶シリコン膜１０
が形成され、サイドウォール外層スペーサ９を形成した
後、熱酸化処理のより２つの端部から内方へと熱酸化さ
れている。
【００７１】次に、図１０に示す半導体装置の製造方法
を説明する。まず、半導体基板に素子分離領域を熱酸化
膜および酸化膜の埋め込み法等を用いて形成する（図１
１参照）。その後、ゲート酸化膜となるシリコン酸化膜
２を形成し、その上部に配線となるゲート導電層となる
導電性膜３を積層する。その上に配線を保護する絶縁膜
４を形成する。ゲート酸化膜２は、減圧ＣＶＤ(Chemica
l Vapor Deposition)法や常圧ＣＶＤ法を用いて堆積し
たノンドープのシリコン酸化膜であり、膜厚は２ｎｍ〜
１０ｎｍである。導電性膜３は、ＣＶＤ法で堆積した多
結晶シリコンやアモルファスシリコンであり、Ｐ、Ａ
ｓ、またはＢをドープしたものである。または、Ｔｉ
Ｎ、Ｗなどの高融点金属膜やそれらのシリサイド膜、ま
たはシリコンとそれらの積層膜である。いずれの場合
も、膜厚は４０ｎｍ〜３００ｎｍである。絶縁膜４は、
シリコン酸化膜をＲＩＥ(Reactive Ion Etching)法等に
よりドライエッチングした際に、シリコン酸化膜に対し
て高いエッチング選択比を有する絶縁膜を用いる。通常
は、ＣＶＤ法で堆積した窒化膜もしくは窒化酸化膜また
はこれらの重ね膜を用いる。酸化膜と窒化膜との２層膜
を用いてもよい。膜厚は、いずれの場合も２０ｎｍ〜１
００ｎｍである。
【００７２】次に写真製版工程により、所望のゲート配
線パターンのフォトレジストマスクをかける。次に、Ｒ
ＩＥ法等により酸化膜系のドライエッチングを用い、絶
縁膜４を所望のパターンに形成する。次に、パターニン
グされた絶縁膜４をマスクに用いて、ＲＩＥ法等により
ポリメタル系のドライエッチングを行ない、ゲート配線
形状を形成する。このときのエッチングは、一般的には
シリコン酸化膜に対して高いエッチング選択比を有する
条件で行う。このため、ゲート酸化膜２の途中でエッチ
ングは止まる。次に、トランジスタのソース/ドレイン
領域６に原子数/ｃｍ2で１０13〜14のオーダーのＰやＡ
ｓ等の不純物を注入する。
【００７３】次に、図１１に示すように、ＣＶＤ法によ
り多結晶シリコン膜またはアモルファスシリコン膜１０
をゲート導電層３およびその上の保護絶縁層４を覆うよ
うに形成する。この多結晶シリコン膜１０はＰ、Ａｓま
たはＢをドープしてもよいし、また不純物をドープして
いなくてもよい。膜厚はいずれの場合も、５ｎｍ〜２０
ｎｍである。
【００７４】次に、ゲート配線の保護のために絶縁膜８
を形成する（図１２）。この絶縁膜８は、酸化膜をＲＩ
Ｅ法等でドライエッチングする際に十分高いエッチング
選択比がある膜とする。ここでは、ＣＶＤ法で堆積した
窒化膜や窒化酸化膜を用いることができる。膜厚はいず
れの場合も１０ｎｍ〜１００ｎｍである。
【００７５】次に、ＲＩＥ法等により酸化膜系のドライ
エッチングを全面に行い、窒化膜のサイドウォール外層
スペーサ９を形成する（図１３）。この際、サイドウォ
ール外層スペーサ以外の部分では、多結晶シリコン膜１
０の上に窒化膜を残さないようにエッチングする。
【００７６】次に、ＲＩＥ法等で多結晶シリコン系のド
ライエッチングを行うことにより、露出している多結晶
シリコン膜１０を除去し、多結晶シリコン膜１０の上端
と、底部側端とを露出させる（図１４）。次いで、窒化
膜のサイドウォール外層スペーサ９の下部に位置する多
結晶シリコン膜の端部およびゲート導電層上部の多結晶
シリコン膜の端部を熱酸化する。この熱酸化処理によ
り、上記端部から内方に酸化膜１１が形成され、図１０
に示した半導体装置を得ることができる。この熱酸化処
理として、酸素ガス雰囲気で熱処理を行うドライリフロ
ーを用いてもよいし、Ｈ2Ｏ雰囲気で熱処理を行うウェ
ットリフローを用いてもよい。どちらも７００℃〜１２
００℃の温度で行う。
【００７７】本実施の形態における重要なポイントは次
のとおりである。 （ｄ1）配線にタングステン等の高融点金属膜を用いた
半導体装置であって、熱酸化膜を形成できないとき、ゲ
ート導電層の側壁およびシリコン基板上を熱酸化膜で覆
うことができない。このため、窒化膜のサイドウォール
外層スペーサとシリコン基板との間に位置する熱酸化膜
は薄いゲート酸化膜しかなく、かつゲート導電層は、直
接、サイドウォール外層スペーサと接する。このため、
窒化膜のサイドウォール外層スペーサに起因するストレ
スがシリコン基板やゲート導電層に強く加わり、トラン
ジスタ特性を劣化させる。このような場合、本実施の形
態に示した半導体装置を用い、サイドウォール外層スペ
ーサを形成した後、多結晶シリコン膜を熱酸化すること
により、ストレスを緩和する機能をもたせることができ
る。 （ｄ2）また、ゲート導電層とサイドウォール外層スペ
ーサとの間に、熱酸化されない多結晶シリコン膜を配置
することにより、窒化膜のサイドウォール外層スペーサ
がゲート導電層に加えるストレスを緩和することができ
る。 （ｄ3）シリコン基板と窒化膜のサイドウォール外層ス
ペーサとの間に位置する酸化膜の膜厚を、従来よりも数
倍厚くすることができる。このため、窒化膜のサイドウ
ォール外層スペーサがシリコン基板に及ぼすストレスを
軽減することができる。この位置の酸化膜の膜厚は、多
結晶シリコン膜の膜厚を変えることにより、容易に変え
ることができる。 （ｄ4）また、ゲート保護絶縁層４とサイドウォール外
層スペーサとの間に位置する多結晶シリコン膜が熱酸化
されることにより、後工程でゲート配線間に形成される
プラグ配線とゲート導電層とが短絡するのを防止するこ
とができる。
【００７８】（実施の形態５）以後の実施の形態におい
ては、多結晶シリコン膜１０の酸化膜１１のサイズを、
ゲート導電層３、ゲート保護絶縁層４、サイドウォール
外層スペーサ９との関係において、特定する。この多結
晶シリコン膜１０の酸化膜１１のサイズの特定のため
に、多結晶シリコン膜１０の底部側端からの酸化奥行き
をＸとし、上端からの酸化深さをＹとする。ＸとＹと
は、通常は同じになる場合が多いが、異なる場合もあ
る。また、ゲート保護膜４の厚さをａ、サイドウォール
外層スペーサ９の底部幅をｂ、多結晶シリコン膜の膜厚
をｃと定義する（図１５）。
【００７９】本発明の実施の形態５の半導体装置は、図
１６に示すように、ｂ≦Ｘ<ｂ+ｃかつ Ｙ<ａの場合であ
る。すなわち、上端からのシリコン酸化膜１１の深さ
（Ｙ）がゲート保護膜４の厚さ（ａ）より浅く、底部側
端からのシリコン酸化膜１１の奥行き（Ｘ）が多結晶シ
リコン膜１０内に止まっている場合である。
【００８０】本実施の形態における半導体装置は、これ
まで説明した半導体装置の製造方法を用いて製造するこ
とができる。本実施の形態における半導体装置の構造上
のポイントは次のとおりである。 （ｅ1）ゲート導電層３とサイドウォール外層スペーサ
９との間に、多結晶シリコン膜１０が位置することによ
り、窒化膜のサイドウォール外層スペーサ９がゲート導
電層に加えるストレスを緩和することができる。 （ｅ2） シリコン基板と窒化膜のサイドウォール外層
スペーサとの間に位置する酸化膜の膜厚を、従来よりも
数倍厚くすることができる。このため、窒化膜のサイド
ウォール外層スペーサがシリコン基板に及ぼすストレス
を軽減することができる。この位置の酸化膜の膜厚は、
多結晶シリコン膜の膜厚を変えることにより、容易に変
えることができる。 （ｅ3）ゲート保護絶縁層４とサイドウォール外層スペ
ーサとの間に位置する多結晶シリコン膜が熱酸化され
る。このため、後工程でゲート配線間に形成されるプラ
グ配線とゲート導電層とが短絡するのを防止することが
できる。
【００８１】（実施の形態６）図１７は、本発明の実施
の形態６における半導体装置を示す断面図である。図１
７において、本実施の形態の半導体装置は、ｂ≦Ｘ<ｂ+
ｃ かつ Ｙ≧ａの場合である。すなわち、上端からのシ
リコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の厚さ
（ａ）と同じかそれより深く、底部側端からのシリコン
酸化膜１１の奥行き（Ｘ）がサイドウォール外層スペー
サ９を突き抜け、多結晶シリコン膜１０内に止まってい
る場合である。
【００８２】本実施の形態における半導体装置の利点は
次の点にある。 （ｆ1）上端からのシリコン酸化膜１１が深く形成され
るので、多結晶シリコン膜１０はゲート導電層３より高
い部分を持たない。このため、後工程でゲート配線間に
形成されるプラグ配線とゲート配線とが短絡しにくくな
る。このため、たとえば従来よりもショートに対するマ
ージンを大きくすることができ、半導体装置を小型化す
ることができる。
【００８３】（実施の形態７）図１８は、本発明の実施
の形態７における半導体装置を示す断面図である。図１
８において、本実施の形態の半導体装置は、０<Ｘ<ｂ
かつ Ｙ<ａの場合である。すなわち、上端のシリコン酸
化膜１１の深さ（Ｙ）がゲート保護膜４の厚さ（ａ）よ
り浅く、底部側端からのシリコン酸化膜１１の奥行き
（Ｘ）がサイドウォール外層スペーサの幅（ｂ）内に止
まっている場合である。
【００８４】本実施の形態における半導体装置の利点は
次の点にある。 （ｇ1）サイドウォール外層スペーサの下に位置する範
囲の多結晶シリコン膜１０がすべて酸化されず、一部の
多結晶シリコン膜が残っている。このため、窒化膜のサ
イドウォール外層スペーサからのストレスをより多く緩
和することができる。
【００８５】（実施の形態８）図１９は、本発明の実施
の形態８における半導体装置を示す断面図である。図１
９において、本実施の形態の半導体装置は、０<Ｘ<ｂ
かつ Ｙ≧ａの場合である。すなわち、上端からのシリ
コン酸化膜１１の深さ（Ｙ）がゲート保護膜４の厚さ
（ａ）と同じかそれより深く、底部側端からのシリコン
酸化膜１１の奥行き（Ｘ）がサイドウォール外層スペー
サの幅（ｂ）内に止まっている場合である。
【００８６】本実施の形態における半導体装置の利点は
次の点にある。 （ｈ1）実施の形態５の半導体装置に比べて、上端から
のシリコン酸化膜１１が深く形成されるので、多結晶シ
リコン膜１０はゲート導電層３より高い部分を持たな
い。このため、後工程でゲート配線間に形成されるプラ
グ配線とゲート配線とが短絡しにくくなる。このため、
たとえば従来よりもショートに対するマージンを大きく
することができ、半導体装置を小型化することができ
る。
【００８７】（実施の形態９）図２０は、本発明の実施
の形態９における半導体装置を示す断面図である。図２
０において、本実施の形態の半導体装置は、ｂ+ｃ≦Ｘ<
ｂ+２ｃ かつ Ｙ<ａの場合である。すなわち、上端から
のシリコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の
厚さ（ａ）より浅く、底部側端からのシリコン酸化膜１
１の奥行き（Ｘ）が多結晶シリコン膜１０を突き抜け、
サイドウォール内層酸化膜（下層酸化膜）７さらにはゲ
ート導電層に届いている場合である。
【００８８】本実施の形態における半導体装置の利点は
次の点にある。 （ｉ1）実施の形態５における半導体装置に比べて、サ
イドウォール内層酸化膜（下層酸化膜）７の底部からゲ
ート導電層に突き出した丸みを帯びた酸化層部分の丸み
をさらに膨らませることができる。これは、底部側端か
らのシリコン酸化膜１１がサイドウォール内層酸化膜
（下層酸化膜）７にまで届くことにより、酸素等がサイ
ドウォール内層酸化膜（下層酸化膜）７に供給されるた
めである。上記のように丸み部分を増大させることによ
り、ゲートエッジ部への電界が集中により生じるホット
キャリアを、一層確実に防止することが可能となる。
【００８９】（実施の形態１０）図２１は、本発明の実
施の形態１０における半導体装置を示す断面図である。
図２１において、本実施の形態の半導体装置は、ｂ+ｃ
≦Ｘ<ｂ+２ｃ かつ Ｙ≧ａの場合である。すなわち、上
端からのシリコン酸化膜１１の深さ（Ｙ）がゲート保護
膜４の厚さ（ａ）と同じかそれより深く、底部側端から
のシリコン酸化膜１１の奥行き（Ｘ）が多結晶シリコン
膜１０を突き抜け、サイドウォール内層酸化膜（下層酸
化膜）７さらにはゲート導電層に届いている場合であ
る。
【００９０】本実施の形態における半導体装置の利点は
次の点にある。 （ｊ1）実施の形態５の半導体装置に比べて、上端から
のシリコン酸化膜１１が深く形成されるので、多結晶シ
リコン膜１０はゲート導電層３より高い部分を持たな
い。このため、後工程でゲート配線間に形成されるプラ
グ配線とゲート配線とが短絡しにくくなる。このため、
たとえば従来よりもショートに対するマージンを大きく
することができ、半導体装置を小型化することができ
る。 （ｊ2）実施の形態５の半導体装置に比べて、サイドウ
ォール内層酸化膜（下層酸化膜）７の底部からゲート導
電層に突き出した丸みを帯びた酸化層部分の丸みをさら
に膨らませることができる。これは、底部側端からのシ
リコン酸化膜１１がサイドウォール内層酸化膜（下層酸
化膜）７にまで届くことにより、酸素等がサイドウォー
ル内層酸化膜（下層酸化膜）７に供給されるためであ
る。上記のように丸み部分を増大させることにより、ゲ
ートエッジ部への電界が集中により生じるホットキャリ
アを、一層確実に防止することが可能となる。
【００９１】（実施の形態１１）図２２は、本発明の実
施の形態１１における半導体装置を示す断面図である。
図２２において、本実施の形態の半導体装置は、ｂ≦Ｘ
<ｂ+ｃ かつ Ｙ<ａの場合である。すなわち、上端から
のシリコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の
厚さ（ａ）より浅く、底部側端からのシリコン酸化膜１
１の奥行き（Ｘ）がサイドウォール外層スペーサ９を突
き抜け、多結晶シリコン膜１０内に止まっている場合で
ある。
【００９２】本実施の形態における半導体装置の利点は
次の点にある。 （ｋ1）ゲート導電層の材料に高融点金属膜を用いた場
合、実施の形態１で示したような熱酸化膜７を形成する
ことは避けられることが多い。このような場合、ゲート
導電層の側壁およびシリコン基板を熱酸化膜で覆うこと
ができない。このため、従来の半導体装置では、窒化膜
のサイドウォール外層スペーサとシリコン基板との間に
位置する酸化膜はゲート酸化膜などで構成され薄くな
る。さらに、従来の半導体装置では、ゲート導電層は直
接、窒化膜のサイドウォール外層スペーサと接すること
になる。この結果、従来の半導体装置では、ゲート導電
層およびシリコン基板にかかるストレスは、大きくなっ
てしまう。
【００９３】本実施の形態における半導体装置では、図
２２に示すように、窒化膜のサイドウォール外層スペー
サ９とゲート導電層３との間には、多結晶シリコン膜１
０が介在する。また、窒化膜のサイドウォール外層スペ
ーサ９とシリコン基板１との間には、多結晶シリコン膜
が熱酸化された酸化膜１１が介在する。このため、窒化
膜のサイドウォール外層スペーサ９からのゲート導電層
３やシリコン基板１にかかるストレスを、大幅に軽減す
ることができる。 （ｋ2）とくに、シリコン基板と窒化膜のサイドウォー
ル外層スペーサとの間に位置する酸化膜の膜厚を、従来
よりも数倍厚くすることができる。このため、窒化膜の
サイドウォール外層スペーサがシリコン基板に及ぼすス
トレスを軽減することができる。この位置の酸化膜の膜
厚は、多結晶シリコン膜の膜厚を変えることにより、容
易に変えることができる。 （ｋ3）上端からのシリコン酸化膜１１が深く形成され
るので、多結晶シリコン膜１０はゲート導電層３より高
い部分を持たない。このため、後工程でゲート配線間に
形成されるプラグ配線とゲート配線とが短絡しにくくな
る。このため、たとえば従来よりもショートに対するマ
ージンを大きくすることができ、半導体装置を小型化す
ることができる。
【００９４】（実施の形態１２）図２３は、本発明の実
施の形態１２における半導体装置を示す断面図である。
図２３において、本実施の形態の半導体装置は、ｂ≦Ｘ
<ｂ+ｃ かつ Ｙ≧ａの場合である。すなわち、上端から
のシリコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の
厚さ（ａ）と同じかそれより深く、底部側端からのシリ
コン酸化膜１１の奥行き（Ｘ）がサイドウォール外層ス
ペーサ９を突き抜け、多結晶シリコン膜１０内に止まっ
ている場合である。
【００９５】本実施の形態における半導体装置の利点は
次の点にある。 （ｌ1）実施の形態１１における半導体装置に比べて、
上端からのシリコン酸化膜１１が深く形成されるので、
多結晶シリコン膜１０はゲート導電層３より高い部分を
持たない。このため、後工程でゲート配線間に形成され
るプラグ配線とゲート配線とが短絡しにくくなる。この
ため、たとえば従来よりもショートに対するマージンを
大きくすることができ、半導体装置を小型化することが
できる。
【００９６】（実施の形態１３）図２４は、本発明の実
施の形態１３における半導体装置を示す断面図である。
図２４において、本実施の形態の半導体装置は、０<Ｘ<
ｂ かつ Ｙ<ａの場合である。すなわち、上端からのシ
リコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の厚さ
（ａ）より浅く、底部側端からのシリコン酸化膜１１の
奥行き（Ｘ）がサイドウォール外層スペーサ９内に止ま
っている場合である。
【００９７】本実施の形態における半導体装置の利点は
次の点にある。 （ｍ1）実施の形態１１における半導体装置に比べて、
サイドウォール外層スペーサの下に位置する範囲の多結
晶シリコン膜１０がすべて酸化されず、一部の多結晶シ
リコン膜が残っている。このため、窒化膜のサイドウォ
ール外層スペーサからのストレスをより多く緩和するこ
とができる。
【００９８】（実施の形態１４）図２５は、本発明の実
施の形態１４における半導体装置を示す断面図である。
図２５において、本実施の形態の半導体装置は、０<Ｘ<
ｂ かつ Ｙ≧ａの場合である。すなわち、上端からのシ
リコン酸化膜１１の深さ（Ｙ）がゲート保護膜４の厚さ
（ａ）と同じかそれより深く、底部側端からのシリコン
酸化膜１１の奥行き（Ｘ）がサイドウォール外層スペー
サ９内に止まっている場合である。
【００９９】本実施の形態における半導体装置の利点は
次の点にある。 （ｎ1）実施の形態１１における半導体装置に比べて、
上端からのシリコン酸化膜１１が深く形成されるので、
多結晶シリコン膜１０はゲート導電層３より高い部分を
持たない。このため、後工程でゲート配線間に形成され
るプラグ配線とゲート配線とが短絡しにくくなる。この
ため、たとえば従来よりもショートに対するマージンを
大きくすることができ、半導体装置を小型化することが
できる。 （ｎ2）実施の形態１１における半導体装置に比べて、
サイドウォール外層スペーサの下に位置する範囲の多結
晶シリコン膜１０がすべて酸化されず、一部の多結晶シ
リコン膜が残っている。このため、窒化膜のサイドウォ
ール外層スペーサからのストレスをより多く緩和するこ
とができる。
【０１００】（実施の形態１５）図２６は、本発明の実
施の形態１５における半導体装置を示す断面図である。
図２６において、本実施の形態の半導体装置は、ｂ+ｃ
≦Ｘ<ｂ+２ｃ かつ Ｙ<ａの場合である。すなわち、上
端からのシリコン酸化膜１１の深さ（Ｙ）がゲート保護
膜４の厚さ（ａ）より浅く、底部側端からのシリコン酸
化膜１１の奥行き（Ｘ）がサイドウォール外層スペーサ
９および多結晶シリコン膜１０を突き抜け、ゲート導電
層内に止まっている場合である。
【０１０１】本実施の形態における半導体装置の利点は
次の点にある。 （ｏ1）実施の形態１１の半導体装置に比べて、サイド
ウォール内層酸化膜（下層酸化膜）７の底部からゲート
導電層に突き出した丸みを帯びた酸化層部分の丸みをさ
らに膨らませることができる。これは、底部側端からの
シリコン酸化膜１１がサイドウォール内層酸化膜（下層
酸化膜）７にまで届くことにより、酸素等がサイドウォ
ール内層酸化膜７に供給されるためである。上記のよう
に丸み部分を増大させることにより、ゲートエッジ部へ
の電界が集中により生じるホットキャリアを、一層確実
に防止することが可能となる。
【０１０２】（実施の形態１６）図２７は、本発明の実
施の形態１６における半導体装置を示す断面図である。
図２７において、本実施の形態の半導体装置は、ｂ+ｃ
≦Ｘ<ｂ+２ｃ かつ Ｙ≧ａの場合である。すなわち、上
端からのシリコン酸化膜１１の深さ（Ｙ）がゲート保護
膜４の厚さ（ａ）と同じかそれより深く、底部側端から
のシリコン酸化膜１１の奥行き（Ｘ）がサイドウォール
外層スペーサ９および多結晶シリコン膜１０を突き抜
け、ゲート導電層内に止まっている場合である。
【０１０３】本実施の形態における半導体装置の利点は
次の点にある。 （ｐ1）実施の形態１１における半導体装置に比べて、
上端からのシリコン酸化膜１１が深く形成されるので、
多結晶シリコン膜１０はゲート導電層３より高い部分を
持たない。このため、後工程でゲート配線間に形成され
るプラグ配線とゲート配線とが短絡しにくくなる。この
ため、たとえば従来よりもショートに対するマージンを
大きくすることができ、半導体装置を小型化することが
できる。 （ｐ2）実施の形態１１の半導体装置に比べて、サイド
ウォール内層酸化膜７の底部からゲート導電層に突き出
した丸みを帯びた酸化層部分の丸みをさらに膨らませる
ことができる。これは、底部側端からのシリコン酸化膜
１１がサイドウォール内層酸化膜７にまで届くことによ
り、酸素等がサイドウォール内層酸化膜７に供給される
ためである。上記のように丸み部分を増大させることに
より、ゲートエッジ部への電界が集中により生じるホッ
トキャリアを、一層確実に防止することが可能となる。
【０１０４】（実施の形態１７）図２８は、本発明の実
施の形態１７における半導体装置の製造方法を説明する
断面図である。本実施の形態では、半導体装置はゲート
導電層の側面に熱酸化膜７を形成し、その外側に多結晶
シリコン膜１０を堆積する構造を有するものを対象にす
る（図２８）。
【０１０５】本実施の形態では、上記半導体装置を対象
に、イオン注入法などによってシリコン基板のソース/
ドレイン領域に不純物を注入する工程を省略する製造方
法を説明する。図２に示す多結晶シリコン膜１０を堆積
する際、Ｐ、Ａｓ、またはＢ等をドープした多結晶シリ
コン膜を堆積する。この後、図２８に示すように、窒素
雰囲気中で熱処理を行い、上記の不純物をシリコン基板
中に固相拡散させることにより、ソース/ドレイン領域
６を形成する。Ｐ、Ａｓ、Ｂなどの濃度および熱処理の
温度および時間などは所望のソース/ドレイン領域とす
るよう調整する。
【０１０６】本実施の形態における製造方法の利点は次
の点にある。 （ｑ1）従来の製造方法のように、イオン注入法でソー
ス/ドレイン領域を形成した場合、不純物が広がりゲー
ト導電層３の下側にも不純物が導入される。このため、
トランジスタのパンチスルーマージンがなくなってしま
う。本実施の形態における製造方法にしたがい、実施の
形態１〜３の半導体装置の製造の際、不純物をドープし
た多結晶シリコン膜１０の堆積と、熱処理とを組み合わ
せることにより、固相拡散によりソース/ドレイン領域
を形成することができる。この結果、ゲート導電層の下
側への不純物の広がりを抑制してトランジスタ特性の向
上を図ることができる。
【０１０７】（実施の形態１８）図２９は、本発明の実
施の形態１８における半導体装置の製造方法を説明する
断面図である。本実施の形態では、半導体装置はゲート
導電層の側面に、直接、多結晶シリコン膜１０を堆積す
る構造を有するものを対象にする（図２９）。したがっ
て、本実施の形態の製造方法は、高融点金属層を含むゲ
ート導電層の場合に用いられることが望ましい。
【０１０８】本実施の形態では、上記半導体装置を対象
に、イオン注入法などによってシリコン基板のソース/
ドレイン領域に不純物を注入する工程を省略する製造方
法を説明する。図１１に示す多結晶シリコン膜１０を堆
積する際、Ｐ、Ａｓ、またはＢ等をドープした多結晶シ
リコン膜を堆積する。この後、図２９に示すように、窒
素雰囲気中で熱処理を行い、上記の不純物をシリコン基
板中に固相拡散させることにより、ソース/ドレイン領
域６を形成する。Ｐ、Ａｓ、Ｂなどの濃度および熱処理
の温度および時間などは所望のソース/ドレイン領域と
するよう調整する。
【０１０９】本実施の形態における製造方法の利点は、
実施の形態１７に述べた利点と同様である。
【０１１０】（実施の形態１９）図３０〜図３３は、本
発明の実施の形態１９における半導体装置の製造方法を
説明する断面図である。本実施の形態では、半導体装置
はゲート導電層の側面に熱酸化膜７を形成し、その外側
に多結晶シリコン膜１０を堆積する構造を有するものを
対象にする。
【０１１１】本実施の形態では、上記半導体装置を製造
するために、まず、図３０に示すように、ゲート導電層
３をパターニングする際、ゲート酸化膜２までパターニ
ングしてシリコン基板１を露出させる。次に、通常はイ
オン注入法により不純物をソース/ドレイン領域に導入
するが、本実施の形態の製造方法では、このイオン注入
工程を省略する。図３０に示すパターニング工程の後、
図３１に示す熱酸化処理を行う。この熱酸化処理によ
り、ゲート導電層３の側壁およびシリコン基板１の表面
層に、熱酸化膜７が形成される。
【０１１２】次に、図３２に示すように、多結晶シリコ
ン膜１０の堆積の際に、Ｐ、ＡｓまたはＢなどをドープ
した多結晶シリコン膜１０を堆積する。次いで、図３３
に示すように、窒素雰囲気中で熱処理を行い、上記の不
純物をシリコン基板中へ固相拡散させ、ソース/ドレイ
ン領域６を形成する。上記の不純物濃度および熱処理の
温度、時間などは所望のソース/ドレイン領域ができる
ように調整する。
【０１１３】本実施の形態における利点は、実施の形態
１７で説明した利点と同様である。 （実施の形態２０）図３４および図３５は、本発明の実
施の形態２０における半導体装置の製造方法を説明する
断面図である。本実施の形態では、半導体装置はゲート
導電層の側面に、直接、多結晶シリコン膜１０を堆積す
る構造を有するものを対象にする。したがって、本実施
の形態の製造方法は、高融点金属層を含むゲート導電層
の場合に用いられることが望ましい。
【０１１４】本実施の形態では、上記半導体装置を製造
するために、まず、図３０に示すように、ゲート導電層
３をパターニングする際、ゲート酸化膜２までパターニ
ングしてシリコン基板１を露出させる。次に、通常はイ
オン注入法により不純物をソース/ドレイン領域に導入
するが、本実施の形態の製造方法では、このイオン注入
工程を省略する。図３０に示すパターニング工程の後、
図３４に示すように、多結晶シリコン膜１０の堆積の際
に、Ｐ、ＡｓまたはＢなどをドープした多結晶シリコン
膜１０を堆積する。次いで、図３５に示すように、窒素
雰囲気中で熱処理を行い、上記の不純物をシリコン基板
中へ固相拡散させ、ソース/ドレイン領域６を形成す
る。上記の不純物濃度および熱処理の温度、時間などは
所望のソース/ドレイン領域ができるように調整する。
【０１１５】本実施の形態の製造方法の利点は次のとお
りである。 （ｔ1）実施の形態１９の製造方法に比べて、不純物を
シリコン基板に固相拡散させる際、シリコン基板上にゲ
ート酸化膜も熱酸化膜も存在しないので、不純物を固相
拡散させやすい。
【０１１６】上記において、本発明の実施の形態につい
て説明を行ったが、上記に開示された本発明の実施の形
態は、あくまで例示であって、本発明の範囲はこれら発
明の実施の形態に限定されない。本発明の範囲は、特許
請求の範囲の記載によって示され、さらに特許請求の範
囲の記載と均等の意味および範囲内でのすべての変更を
含むものである。
【０１１７】
【発明の効果】本発明の半導体装置およびその製造方法
を用いることにより次の効果を得ることができる。 (１)ゲート導電層と窒化膜のサイドウォール外層スペー
サとの間に位置する多結晶シリコン膜１０により、窒化
膜からゲート導電層に加えられるストレスを緩和するこ
とができる。 (２)シリコン基板と窒化膜のサイドウォール外層スペー
サとの間に位置する酸化膜の膜厚を、従来よりも数倍厚
くすることができる。このため、窒化膜のサイドウォー
ル外層スペーサがシリコン基板に及ぼすストレスを軽減
することができる。この位置の酸化膜の膜厚は、多結晶
シリコン膜の膜厚を変えることにより、容易に変えるこ
とができる。 （３）ゲート保護絶縁層４とサイドウォール外層スペー
サとの間に位置する多結晶シリコン膜が熱酸化される。
このため、後工程でゲート配線間に形成されるプラグ配
線とゲート導電層とが短絡するのを防止することができ
る。
【０１１８】(４) 上端からのシリコン酸化膜１１が深
く形成されることにより、多結晶シリコン膜１０がゲー
ト導電層３より高い部分を持たない構造をとることがで
きる。この構造では、後工程でゲート配線間に形成され
るプラグ配線とゲート配線とが短絡しにくくなる。この
ため、たとえば従来よりもショートに対するマージンを
大きくすることができ、半導体装置を小型化することが
できる。 (５) サイドウォール外層スペーサの下に位置する範囲
の多結晶シリコン膜１０がすべて酸化されず、一部の多
結晶シリコン膜が残っている構造にすることができる。
この構造では、窒化膜のサイドウォール外層スペーサか
らのストレスをより多く緩和することができる。 (６) 多結晶シリコン膜の熱酸化処理条件を調整して、
底部側端からのシリコン酸化膜１１がサイドウォール内
層酸化膜（下層酸化膜）７、さらにはゲート導電層にま
で届くようにできる。この構造では、サイドウォール内
層酸化膜７の底部からゲート導電層に突き出した丸みを
帯びた酸化層部分をさらに丸く膨らませることができ
る。上記のように丸み部分を膨らませることにより、ゲ
ートエッジ部への電界が集中により生じるホットキャリ
アを、一層確実に防止することが可能となる。 (７)不純物をドープした多結晶シリコン膜１０の堆積
と、熱処理とを組み合わせることにより、固相拡散によ
りソース/ドレイン領域を形成することができる。この
結果、ゲート導電層の下側への不純物の広がりを抑制し
てトランジスタ特性の向上を図ることができる。
【図面の簡単な説明】
【図１】 本発明の実施の形態１における半導体装置の
断面図である。
【図２】 図１の半導体装置の製造において、多結晶シ
リコン膜を堆積した段階の断面図である。
【図３】 保護膜を堆積した段階の断面図である。
【図４】 エッチングしてサイドウォール外層スペーサ
を形成した段階の断面図である。
【図５】 多結晶シリコン酸化膜の端面のみが露出する
ようにエッチングした段階の断面図である。
【図６】 本発明の実施の形態２における半導体装置の
断面図である。
【図７】 図６の半導体装置の製造において、ゲート導
電層を構成する金属シリサイドの側面の熱酸化膜が厚く
突き出た状態を示す断面図である。
【図８】 本発明の実施の形態３における半導体装置の
断面図である。
【図９】 図８の半導体装置の製造において、熱酸化処
理の際、ゲート導電層の側壁を構成する熱酸化膜がｎ導
電型ゲート導電層では厚く、ｐ導電型ゲート導電層では
それより薄く形成される状態を示す断面図である。
【図１０】 本発明の実施の形態４においてゲート導電
層の側面に熱酸化膜を有しない半導体装置の断面図であ
る。
【図１１】 図１０の半導体装置の製造において、ゲー
ト導電層およびシリコン基板を、直接、被覆するように
多結晶シリコン膜を形成した段階の断面図である。
【図１２】 保護膜を堆積した段階の断面図である。
【図１３】 エッチングしてサイドウォール外層スペー
サを形成した段階の断面図である。
【図１４】 多結晶シリコン酸化膜の端面のみが露出す
るようにエッチングした段階の断面図である。
【図１５】 本発明の各実施の形態におけるゲート電極
の構造を説明するための半導体装置の断面図である。
【図１６】 本発明の実施の形態５における半導体装置
の断面図である。
【図１７】 本発明の実施の形態６における半導体装置
の断面図である。
【図１８】 本発明の実施の形態７における半導体装置
の断面図である。
【図１９】 本発明の実施の形態８における半導体装置
の断面図である。
【図２０】 本発明の実施の形態９における半導体装置
の断面図である。
【図２１】 本発明の実施の形態１０における半導体装
置の断面図である。
【図２２】 本発明の実施の形態１１における半導体装
置の断面図である。
【図２３】 本発明の実施の形態１２における半導体装
置の断面図である。
【図２４】 本発明の実施の形態１３における半導体装
置の断面図である。
【図２５】 本発明の実施の形態１４における半導体装
置の断面図である。
【図２６】 本発明の実施の形態１５における半導体装
置の断面図である。
【図２７】 本発明の実施の形態１６における半導体装
置の断面図である。
【図２８】 本発明の実施の形態１７における半導体装
置の断面図である。
【図２９】 本発明の実施の形態１８における半導体装
置の断面図である。
【図３０】 本発明の実施の形態１９における半導体装
置の製造において、ゲート導電層とゲート酸化膜をパタ
ーニングした段階の断面図である。
【図３１】 イオン注入工程を省略して、熱酸化処理を
行なった段階の断面図である。
【図３２】 不純物をドープした多結晶シリコン膜を堆
積した段階の断面図である。
【図３３】 不純物をドープした多結晶シリコン膜から
不純物を固相拡散させソース/ドレイン領域に不純物を
導入した段階の断面図である。
【図３４】 本発明の実施の形態２０における半導体装
置の製造において、熱酸化処理工程を省略して、ゲート
導電層およびシリコン基板に、直接、接するように、不
純物をドープした多結晶シリコン膜を形成した段階の断
面図である。
【図３５】 不純物をドープした多結晶シリコン膜から
不純物を固相拡散させソース/ドレイン領域に不純物を
導入した段階の断面図である。
【図３６】 従来のＤＲＡＭのトランジスタを示す断面
図である。
【図３７】 図３６のトランジスタの製造において、導
電膜の上にゲート保護膜を形成した段階の断面図であ
る。
【図３８】 ゲート保護膜の上にフォトレジストマスク
をかけた段階の断面図である。
【図３９】 ゲート保護膜をパターニングした段階の断
面図である。
【図４０】 ゲート保護膜をマスクに用いて、ゲート導
電層をパターニングした段階の断面図である。
【図４１】 イオン注入法により、ソース/ドレイン領
域に不純物を導入した段階の断面図である。
【図４２】 熱酸化処理により、ゲート導電側面および
シリコン基板に熱酸化膜を形成した段階の断面図であ
る。
【図４３】 サイドウォール外層スペーサを形成する保
護膜を堆積した段階の断面図である。
【図４４】 従来の他のＤＲＡＭのトランジスタを示す
断面図である。
【符号の説明】
１ シリコン基板、２ ゲート酸化膜、３ ゲート導電
層、４ ゲート保護膜、６ ソース/ドレイン領域、７
下層酸化膜（サイドウォール内層酸化膜、熱酸化
膜）、９ サイドウォール外層スペーサ、１０ 多結晶
シリコン膜、１１多結晶シリコン膜を熱酸化処理して形
成した酸化膜、１２ ゲート導電層の多結晶シリコン層
（下層）、１３ ゲート導電層の金属シリサイド層（上
層）、１４ｎ導電型シリコンゲート導電層、１５ ｐ導
電型シリコンゲート導電層、ａゲート保護膜の厚さ、ｂ
サイドウォール外層スペーサの下部の幅（厚さ）、ｃ
多結晶シリコン膜の厚さ、Ｘ サイドウォール外層スペ
ーサ下部の熱酸化層１１の長さ（奥行き）、Ｙ 多結晶
シリコン膜の上端の熱酸化層１１の長さ（深さ）。
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F083 AD01 GA06 JA05 JA19 JA32 JA35 JA39 JA40 PR12 5F140 AA00 AA24 AC32 BA01 BD05 BD06 BE10 BF01 BF04 BF07 BF08 BF10 BF11 BF17 BF18 BF20 BF34 BG09 BG10 BG11 BG12 BG14 BG15 BG19 BG22 BG28 BG31 BG38 BG39 BG49 BG50 BG52 BG57 BG58 BJ27 BK13 BK16 CB01 CB04

Claims (20)

    【特許請求の範囲】
  1. 【請求項１】 シリコン基板上に位置するゲート導電層
    と、 前記ゲート導電層の側壁および前記シリコン基板表面を
    覆うように形成された下層酸化膜と、 前記下層酸化膜を介して、前記ゲート導電層の側壁およ
    び前記ゲート導電層の下部の前記シリコン基板を覆う、
    シリコン膜を含むストレス緩和膜と、 前記ストレス緩和膜を覆い、そのストレス緩和膜の、前
    記ゲート導電層の側壁上方における上端と、前記ゲート
    導電層下方における底部側端とを露出させるサイドウォ
    ール外層スペーサとを備え、 前記ストレス緩和膜が、前記シリコン膜を両端から挟む
    ように、前記上端および底部側端から内方にかけて位置
    するシリコン酸化膜を有する、半導体装置。
  2. 【請求項２】 シリコン基板上に位置するゲート導電層
    と、 前記ゲート導電層の側壁および前記ゲート導電層の下部
    の前記シリコン基板を覆う、シリコン膜を含むストレス
    緩和膜と、 前記ストレス緩和膜を覆い、そのストレス緩和膜の、前
    記ゲート導電層の側壁上方における上端と、前記ゲート
    導電層下方における底部側端とを露出させるサイドウォ
    ール外層スペーサとを備え、 前記ストレス緩和膜が、前記シリコン膜を両端から挟む
    ように、前記上端および底部側端から内方にかけて位置
    するシリコン酸化膜を有する、半導体装置。
  3. 【請求項３】 前記ゲート導電層の上にゲート保護膜を
    備え、前記シリコン酸化膜上端は前記ゲート保護膜と前
    記サイドウォール外層スペーサとの間において露出して
    いる、請求項１または２に記載の半導体装置。
  4. 【請求項４】 前記シリコン膜が、不純物をドープされ
    たシリコンから構成されている、請求項１〜３のいずれ
    かに記載の半導体装置。
  5. 【請求項５】 前記ゲート導電層が、不純物をドープさ
    れたシリコン層からなる下部導電層と、金属シリサイド
    を含む上部導電層とから構成されている、請求項１〜４
    のいずれかに記載の半導体装置。
  6. 【請求項６】 前記ゲート導電層が、不純物をドープさ
    れたシリコン層からなる下部導電層と、金属シリサイド
    を含む上部導電層とから構成され、前記上部導電層の側
    面を覆う前記下層酸化膜が前記金属シリサイドの側面で
    厚くなり膨らんでいる、請求項１、３〜５のいずれかに
    記載の半導体装置。
  7. 【請求項７】 請求項１〜６のいずれかに記載の半導体
    装置に含まれる、前記ゲート導電層と、前記下層酸化膜
    と、前記ストレス緩和膜と、前記サイドウォール外層ス
    ペーサとを含むゲート配線を少なくとも２つ備え、一方
    のゲート配線のゲート導電層がｎ導電型シリコンであ
    り、他方のゲート配線のゲート導電層がｐ導電型シリコ
    ンである、半導体装置。
  8. 【請求項８】 前記上端から内方に延びるシリコン酸化
    膜は、前記ゲート保護膜厚より浅い位置にまで形成さ
    れ、かつ前記底部側端から内方に延びるシリコン酸化膜
    は、平面的に見て前記サイドウォール外層スペーサを貫
    通し前記シリコン膜内にまで形成されている、請求項３
    〜７のいずれかに記載の半導体装置。
  9. 【請求項９】 前記上端から内方に延びるシリコン酸化
    膜は、前記ゲート保護膜厚と同じ深さかそれより深い位
    置にまで形成され、かつ前記底部側端から内方に延びる
    シリコン酸化膜は、平面的に見て前記サイドウォール外
    層スペーサを貫通し前記シリコン膜内にまで形成されて
    いる、請求項３〜７のいずれかに記載の半導体装置。
  10. 【請求項１０】 前記上端から内方に延びるシリコン酸
    化膜は、前記ゲート保護膜厚より浅い位置にまで形成さ
    れ、かつ前記底部側端から内方に延びるシリコン酸化膜
    は、平面的に見て前記サイドウォール外層スペーサの底
    部内の位置にまで形成されている、請求項３〜７のいず
    れかに記載の半導体装置。
  11. 【請求項１１】 前記上端から内方に延びるシリコン酸
    化膜は、前記ゲート保護膜厚と同じ深さかそれより深い
    位置にまで形成され、かつ前記底部側端から内方に延び
    るシリコン酸化膜は、平面的に見て前記サイドウォール
    外層スペーサの底部内の位置にまで形成されている、請
    求項３〜７のいずれかに記載の半導体装置。
  12. 【請求項１２】 前記上端から内方に延びるシリコン酸
    化膜は、前記ゲート保護膜厚より浅い位置にまで形成さ
    れ、かつ前記底部側端から内方に延びるシリコン酸化膜
    は、平面的に見て前記サイドウォール外層スペーサおよ
    び前記シリコン膜を貫通するように形成されている、請
    求項３〜７のいずれかに記載の半導体装置。
  13. 【請求項１３】 前記上端から内方に延びるシリコン酸
    化膜は、前記ゲート保護膜厚と同じ深さかそれより深い
    位置に形成され、かつ前記底部側端から内方に延びるシ
    リコン酸化膜は、平面的に見て前記サイドウォール外層
    スペーサおよび前記シリコン膜を貫通するように形成さ
    れている、請求項３〜７のいずれかに記載の半導体装
    置。
  14. 【請求項１４】 シリコン基板上のゲート絶縁膜を介し
    てゲート導電層およびゲート保護膜を形成する工程と、 酸化処理して前記ゲート導電層の側壁および前記シリコ
    ン基板に下層酸化膜を形成する工程と、 前記下層酸化膜の上から、前記ゲート導電層、前記ゲー
    ト保護膜および前記シリコン基板をシリコン膜で被覆す
    る工程と、 前記シリコン膜の上から絶縁膜を被覆する工程と、 前記絶縁膜をエッチングしてサイドウォール外層スペー
    サを形成し、前記ゲート保護膜と前記サイドウォール外
    層スペーサとで挟まれる前記シリコン膜の上端、および
    前記サイドウォール外層スペーサの下の前記シリコン膜
    の底部側端を露出させる工程と、 熱酸化処理により前記シリコン膜の前記上端および底部
    側端から内方へとシリコン酸化膜を形成する工程とを備
    える、半導体装置の製造方法。
  15. 【請求項１５】 シリコン基板上のゲート絶縁膜を介し
    てゲート導電層およびゲート保護膜を形成する工程と、 前記ゲート導電層、前記ゲート保護膜および前記シリコ
    ン基板をシリコン膜で被覆する工程と、 前記シリコン膜の上から絶縁膜を被覆する工程と、 前記絶縁膜をエッチングしてサイドウォール外層スペー
    サを形成し、前記ゲート保護膜と前記サイドウォール外
    層スペーサとで挟まれる前記シリコン膜の上端、および
    前記サイドウォール外層スペーサの下の前記シリコン膜
    の底部側端を露出させる工程と、 熱酸化処理により前記シリコン膜の前記上端および底部
    側端から内方へとシリコン酸化膜を形成する工程とを備
    える、半導体装置の製造方法。
  16. 【請求項１６】 前記ゲート導電層を形成する工程で
    は、不純物をドープしたシリコン層からなる下部層と、
    その下部層の上に位置する金属シリサイド層からなる上
    部層とを形成する、請求項１４または１５に記載の半導
    体装置の製造方法。
  17. 【請求項１７】 前記ゲート導電層を形成する工程は、
    ｐ導電型シリコンのゲート導電層を形成する工程と、そ
    のゲート導電層とは別のｎ導電型シリコンのゲート導電
    層を形成する工程とを備える、請求項１４〜１６のいず
    れかに記載の半導体装置の製造方法。
  18. 【請求項１８】 前記シリコン膜被覆工程では、不純物
    をドープしたシリコン膜で被覆し、その後、熱処理によ
    り、前記不純物を固相拡散により前記シリコン基板に導
    入して、ソース/ドレイン領域を形成する、請求項１４
    〜１７のいずれかに記載の半導体装置の製造方法。
  19. 【請求項１９】 前記ゲート導電層を形成する工程で
    は、そのゲート導電層をエッチングによりパターニング
    する際、前記ゲート導電層以外の部分の前記シリコン基
    板を露出させ、前記熱酸化処理の工程において、その露
    出したシリコン基板および前記ゲート導電層の側面を酸
    化させ、前記シリコン膜被覆工程では、不純物をドープ
    したシリコン膜で被覆し、その後、熱処理により、前記
    不純物を固相拡散により前記シリコン基板に導入して、
    ソース/ドレイン領域を形成する、請求項１４、１６、
    １７のいずれかに記載の半導体装置の製造方法。
  20. 【請求項２０】 前記ゲート導電層を形成する工程で
    は、そのゲート導電層をエッチングによりパターニング
    する際、前記ゲート導電層以外の部分の前記シリコン基
    板を露出させ、前記シリコン膜被覆工程では、不純物を
    ドープしたシリコン膜で被覆し、その後、熱処理によ
    り、前記不純物を固相拡散により前記シリコン基板に導
    入して、ソース/ドレイン領域を形成する、請求項１５
    〜１７のいずれかに記載の半導体装置の製造方法。
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